KR100813533B1 - 반도체 메모리 장치 및 그 데이터 마스크 방법 - Google Patents

반도체 메모리 장치 및 그 데이터 마스크 방법 Download PDF

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Abstract

본 발명은 메모리 셀 블록, 반도체 메모리 장치 외부에서 입력된 일반 데이터 및 마스크 정보를 상기 메모리 셀 블록에 전송 가능하도록 신호처리를 수행하여 출력하는 데이터 입력부, 상기 데이터 입력부와 상기 메모리 셀 블록 사이에 연결된 광역 데이터 라인, 상기 광역 데이터 라인과 연결되고 상기 광역 데이터 라인을 통해 전송되는 마스크 정보를 기록하는 복수개의 레지스터, 및 마스크 정보 선택신호에 따라 상기 복수개의 레지스터의 마스크 정보들 중 하나를 선택하여 상기 메모리 셀 블록으로 출력하는 다중화부를 포함한다.
Figure R1020060088742
데이터 마스크, GIO

Description

반도체 메모리 장치 및 그 데이터 마스크 방법{Semiconductor Memory Apparatus and Data Mask Method of the same}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 블록도,
도 2는 종래의 기술에 따른 반도체 메모리 장치의 데이터 마스크 방법을 나타낸 도면,
도 3은 본 발명에 따른 반도체 메모리 장치의 블록도,
도 4는 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도,
도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 마스크 방법을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110: 메모리 셀 블록 120: 패드
130: SPC(Serial to Parallel Converter) 140: 제 1 래치부
310: 제 1 레지스터 320: 제 2 레지스터
330: 다중화부 340: 제 2 래치부
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 마스크 기능을 갖는 반도체 메모리 장치 및 그 데이터 마스크 방법에 관한 것이다.
데이터 마스크(Data Mask)는 반도체 메모리 장치에 새로운 데이터가 기록(Write) 되더라도 기 저장된 마스크 정보를 이용하여 특정 메모리 영역에 기록된 정보가 바뀌지 않도록 하는 방법으로서, 다양한 반도체 메모리 장치들에 사용되고 있다.
종래의 기술에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 메모리 셀 블록(110), 패드(120), SPC(Serial to Parallel Converter)(130), 제 1 래치부(140), 리피터(Repeater)(150), 레지스터(160), 다중화부(170), 및 제 2 래치부(180)를 포함한다.
상기 패드(120)는 메모리 용량과 모델 등의 차이에 따라 데이터 입출력 핀(Pin)의 수가 다르게 구성될 수 있으며, 도 1은 8개의 데이터 입출력 핀(DQ<0:7>)을 포함한 경우를 도시한 것이다.
상기 SPC(130)는 상기 패드(120)의 각 핀을 통해 입력되는 직렬 데이터를 병렬데이터로 변환하여 상기 제 1 래치부(140)로 출력한다.
상기 제 1 래치부(140)는 상기 SPC(130)에서 출력된 병렬 데이터를 래치(Latch) 하고 있다가 DINSTBP 신호에 따라 광역 데이터 라인(GIO)을 통해 메모리 셀 블록(110)으로 출력한다.
상기 리피터(150)는 상기 SPC(130)의 출력 중에서 1 바이트(Byte)의 마스크 정보(이하, DM)를 증폭하여 상기 레지스터(160)로 출력한다. 이때 리피터(150)를 사용하는 이유는 SPC(130)의 구동능력으로는 상기 DM을 레지스터(160)까지 안전하게 전송할 수 없기 때문이다.
상기 레지스터(160)는 상기 리피터(150)에서 출력된 DM을 DMRSTBP 신호에 따라 다중화부(170)로 출력한다.
상기 다중화부(170)는 데이터 기록과 데이터 마스크를 병행하라는 명령인 WRM(Write with Data Mask)과 기록 명령인 WR(Write) 신호에 따라, 상기 DM을 출력하거나 자신의 출력단 레벨을 접지레벨로 만든다.
상기 제 2 래치부(180)는 상기 다중화부(170)에서 출력된 DM을 래치시키고 있다가 상기 DINSTBP 신호와 동일한 타이밍에 발생되는 DMSTBP 신호에 따라 메모리 셀 블록(110)으로 출력한다.
상기 메모리 셀 블록(110)에서 상기 광역 데이터 라인(GIO)을 통해 전송되는 데이터 중에서 상기 DM에 해당하는 데이터가 메모리 영역에 기록되는 패스(Path)를 차단함으로서 데이터 마스크가 이루어지고, 그 이외의 데이터는 해당 메모리 영역에 기록된다.
이때 데이터 마스크 동작을 도 2를 참조하여 설명하면 다음과 같다.
먼저, 데이터 마스크 동작이 이루어지기 위해서는 도 1의 레지스터(160)에 마스크 정보(DM)를 기록하는 과정이 선행되어야 한다.
따라서 반도체 메모리 장치 외부에서 도 1의 레지스터(160)에 상기 DM을 기록하라는 명령 즉, WRMR(Write Data Mask Register) 명령이 입력되고, 패드(120)의 DQ<0:7>을 통해 DM이 입력된다.
그리고 상기 WRMR에 이어서 입력된 WRM(Write with Data Mask) 명령에 따라 상기 패드(120)의 DQ<0:7>을 통해 데이터가 입력된다.
이때 DM은 도 2에 도시된 바와 같이, 버스트 랭스(Burst Length) 4인 경우(Burst 4) 한 클럭 주기동안 1 바이트(0 ~ 7)가 입력되는데 반하여, 데이터는 버스트 랭스 8(Burst 8) 동작에 따라 두 클럭 주기동안 8 바이트(Q0 ~ Q7) 즉, 64 비트가 입력된다. 즉, DM 입력과 데이터 입력의 동작 시간 주기가 다르다.
상기 데이터(Q0 ~ Q7)가 메모리 셀 블록(110)에 입력됨과 동시에 제 2 래치부(180)에 래치되어있던 DM(0 ~ 7)이 메모리 셀 블록(110)에 입력되어 데이터 마스크가 이루어진다.
상술한 종래의 반도체 메모리 장치는 마스크 정보와 데이터의 동작 시간 주기가 다르므로 마스크 정보를 레지스터에 전달하기 위해 광역 데이터 라인(GIO)을 이용할 수 없고 전용 신호라인을 추가해야 하며, 전용 신호라인을 통해 인출된 마스크 정보의 신호레벨이 약하므로 이를 저장하기 위한 레지스터까지 안정적으로 전송하기 위해 리피터(Repeater) 또한 추가되어야 한다. 따라서 데이터 마스크로 인한 회로 면적이 증가하는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 회로 면적을 최소화할 수 있도록 한 반도체 메모리 장치 및 그 데이터 마스크 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀 블록; 반도체 메모리 장치 외부에서 입력된 일반 데이터 및 마스크 정보를 상기 메모리 셀 블록에 전송 가능하도록 신호처리를 수행하여 출력하는 데이터 입력부; 상기 데이터 입력부와 상기 메모리 셀 블록 사이에 연결된 광역 데이터 라인; 상기 광역 데이터 라인과 연결되고 상기 광역 데이터 라인을 통해 전송되는 마스크 정보를 기록하는 복수개의 레지스터; 및 마스크 정보 선택신호에 따라 상기 복수개의 레지스터의 마스크 정보들 중 하나를 선택하여 상기 메모리 셀 블록으로 출력하는 다중화부를 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 데이터 마스크 방법은 메모리 셀 블록, 상기 메모리 셀 블록에 연결되어 일반 데이터 및 마스크 정보를 전송하기 위한 광역 데이터 라인, 및 상기 광역 데이터 라인과 연결된 복수개의 마스크 정보 기록용 레지스터를 구비한 반도체 메모리 장치의 데이터 마스크 방법으로서, 마스크 정보 기록명령이 입력되면 기설정된 일반 데이터 버스트 랭스(Burst Length)와 동일한 주기로 복수개의 마스크 정보를 상기 복수개의 마스크 정보 기록용 레지스터에 기록하는 단계; 및 마스크를 포함한 데이터 기록명령이 입력되면 상기 복수개의 마스크 정보 중 하나를 선택하여 상기 메모리 셀 블록에 출력하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치 및 그 데이터 마스크 방법의 바람직한 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블록도, 도 4는 본 발명에 따 른 반도체 메모리 장치의 동작 타이밍도, 도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 마스크 방법을 나타낸 도면이다.
본 발명에 따른 반도체 메모리 장치는 도 3에 도시된 바와 같이, 메모리 셀 블록(110), 데이터 입력부(120, 130, 140), 광역 데이터 라인(GIO), 제 1 레지스터(310), 제 2 레지스터(320), 다중화부(330), 및 제 2 래치부(340)를 포함한다.
상기 메모리 셀 블록(110)은 마스크 정보에 해당하는 데이터는 해당 메모리 셀에 기록하지 않고 그 이외의 데이터는 해당 메모리 영역에 기록한다. 이는 마스크 정보에 해당하는 데이터를 메모리 셀에 기록하기 위한 패스(Path)가 상기 마스크 정보에 의해 차단되기 때문이다. 그리고 메모리 셀 블록(110)은 소정 제어신호 즉, 기록 제어신호(WRSTBP)를 입력 받아 마스크 정보가 상기 광역 데이터 라인(GIO)을 통해 전송되는 구간 동안 기록 동작을 수행하지 않는다. 그 이유는 마스크 정보가 광역 데이터 라인(GIO)을 통해 전송되므로 상기 마스크 정보가 메모리 셀 블록(110)에 기록되는 것을 방지하기 위함이다.
상기 데이터 입력부(120, 130, 140)는 반도체 메모리 장치 외부에서 입력된 일반 데이터 및 마스크 정보를 상기 메모리 셀 블록에 전송 가능하도록 소정 신호처리를 수행하여 출력한다. 그 구성을 살펴보면, 복수개의 데이터 입출력 핀(DQ<0:7>)을 갖는 패드(120), 상기 패드(120)를 통해 반도체 메모리 장치 외부에서 입력되는 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부(Serial to Parallel Converter, 이하, SPC)(130), 및 상기 병렬 데이터를 래치 시켰다가 제 1 출력 제어신호(DINSTBP)에 따라 광역 데이터 라인(GIO)으로 출력하는 제 1 래치 부(140)를 포함한다. 이때 제 1 출력 제어신호(DINSTBP)는 반도체 메모리 장치 외부에서 입력된 라이트(Write) 명령에 따라 소정 시간차를 두고 생성된 신호이다.
상기 광역 데이터 라인(GIO)은 데이터 입력부(120, 130, 140)의 제 1 래치부(140)와 상기 메모리 셀 블록(110) 사이에 연결된다. 그리고 상기 광역 데이터 라인(GIO)은 반도체 메모리 장치가 데이터 라인을 리드(Read)와 라이트(Write)에 대해 별도의 라인을 사용하는 경우 라이트용 광역 데이터 라인(WGIO)에 해당한다.
상기 제 1 및 제 2 레지스터(310, 320)는 상기 광역 데이터 라인(GIO)과 연결되고 상기 광역 데이터 라인(GIO)을 통해 전송되는 마스크 정보를 기록하고 있다가, 제 2 출력 제어신호(DMRSTBP)에 따라 상기 다중화부(330)로 출력한다. 이때 제 1 및 제 2 레지스터(310, 320)를 사용한 것은 일 예를 든 것일 뿐, 그 이상의 레지스터를 사용하는 것도 가능하다. 단, 종래기술의 문제점에서 기 설명했던 바와 같이, 모든 레지스터에 마스크 정보가 기록되는 총(Total) 버스트 랭스(Burst Length)와 상기 메모리 셀 블록(110)에 일반 데이터가 기록되는 버스트 랭스가 동일하게 되어야 광역 데이터 라인(GIO)을 이용하여 마스크 정보를 전송할 수 있다. 따라서 이 조건을 만족하는 범위내에서 레지스터의 수를 원하는 대로 사용할 수 있다. 그리고 이 경우 일반 데이터의 버스트 랭스와 사용되는 레지스터의 수에 따라 각 레지스터에 기록될 마스크 정보의 버스트 랭스가 결정된다.
상기 다중화부(330)는 마스크 정보 선택신호(WRM1, WRM2, WR)에 따라 상기 제 1 및 제 2 레지스터(310, 320)의 마스크 정보들 중 하나를 선택하여 출력한다.
이때 WRM1은 제 1 레지스터(310)의 마스크 정보를 선택하라는 명령이고, WRM2는 제 2 레지스터(320)의 마스크 정보를 선택하라는 명령이며, WR은 일반 기록 명령이다. 상기 다중화부(330)는 WR이 입력되면 자신의 출력단 레벨을 접지레벨(VSS)로 만든다.
상기 제 2 래치부(340)는 상기 다중화부(330)에서 출력된 마스크 정보를 래치 시켰다가 제 3 출력 제어신호(DMSTBP)에 따라 상기 제 1 래치부(140)의 데이터 출력 타이밍과 동일한 타이밍에 상기 메모리 셀 블록(110)으로 출력한다. 이때 제 3 출력 제어신호(DMSTBP)는 상기 제 1 출력 제어신호(DINSTBP)와 동일한 타이밍에 발생되는 신호이다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 데이터 마스크 동작을 도 4 및 도 5를 참조하여 설명하면 다음과 같다.
먼저, 데이터 마스크 동작이 이루어지기 위해서는 도 3의 제 1 및 제 2 레지스터(310, 320)에 마스크 정보(DM)를 기록하는 과정이 선행되어야 한다.
따라서 도 4에 도시된 바와 같이, 반도체 메모리 장치 외부에서 상기 DM을 기록하라는 명령 즉, WRMR(Write Data Mask Register) 명령이 입력되고, 패드(120)의 DQ<0:7>을 통해 DM이 두 클럭(T1, T2) 동안 입력된다.
그리고 DM에 이어서 두 클럭(T3, T4) 동안 상기 패드(120)의 DQ<0:7>을 통해 일반 데이터가 입력된다.
이어서 상기 DM과 일반 데이터는 SPC(130)를 통해 각각 병렬 데이터로 변환되어 제 1 래치부(140)로 출력된다.
그리고 제 1 래치부(140)는 DINSTBP 신호에 따라 상기 DM과 일반 데이터를 순차적으로 광역 데이터 라인(GIO)으로 전송한다.
이어서 제 1 및 제 2 레지스터(310, 320)는 광역 데이터 라인(GIO)을 통해 각각 DM(0 ~ 7)과 DM(8 ~ 15)를 기록하였다가 DMRSTBP 신호에 따라 DMREG1(0 ~ 7), DMREG2(8 ~ 15)을 출력한다.
그리고 다중화부(330)가 WRMR 다음에 입력된 WRM1(Write with Data Mask) 명령에 따라 제 1 레지스터(310)의 출력인 DMREG1(0 ~ 7)을 선택하여 제 2 래치부(340)로 출력한다.
이어서 제 2 래치부(340)가 상기 DMREG1(0 ~ 7)을 래치시켰다가 DMSTBP 신호에 따라 DM_GIO(0 ~ 7)를 메모리 셀 블록(110)으로 출력한다.
이때 DMSTBP는 상기 DINSTBP와 동일한 타이밍에 생성되는 신호이므로 메모리 셀 블록(110)에는 일반 데이터와 상기 DM(0 ~ 7)이 동일한 타이밍에 입력된다.
그에 따라 메모리 셀 블록(110)에서는 상기 일반 데이터 중에서 상기 DM(0 ~ 7)에 해당하는 데이터의 마스크가 이루어지고, 나머지 일반 데이터는 정상적으로 기록된다.
이때 DM 기록 및 마스크 과정을 도 5를 참조하여 더욱 상세하게 설명하면 다음과 같다.
도 5에 도시된 바와 같이, DM은 제 1 레지스터(310)를 위한 DM1(a0 ~ a7)과 제 2 레지스터(320)를 위한 DM2(b0 ~ b7)로 구분되며, 각각 버스트 랭스 4(Burst4)로 입력되므로 DM1과 DM2의 총 버스트 랭스는 8이 되어 일반 데이터(Q0 ~ Q7)의 버스트 랭스8(Burst8)과 같아진다. 따라서 버스트 랭스 즉, 동작시간 주기가 같으므 로 광역 데이터 라인(GIO)를 통해 일반 데이터(Q0 ~ Q7)와 마스크 정보를 같이 전송할 수 있는 것이다.
이때 마스크 정보의 버스트 랭스는 일반 데이터(Q0 ~ Q7)의 버스트 랭스와 레지스터의 수에 따라 결정되는데, 상기 레지스터가 2개(310, 320)이므로 각 레지스터의 버스트 랭스가 4가 된다. 만약 레지스터가 4개 라면 마스크 정보 또한 4개가 되며, 각 마스크 정보의 버스트 랭스는 2가 된다.
결국, 본 발명은 마스크 정보의 총 버스트 랭스와 일반 데이터의 버스트 랭스를 같게 하여, 광역 데이터 라인(GIO)을 통해 마스크 정보의 전송이 가능하도록 하였으며, 복수개의 레지스터를 통해 복수개의 마스크 정보를 기록하였다가 선택적으로 사용할 수 있도록 한 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치 및 그 데이터 마스크 방법은 다음과 같은 효과가 있다.
첫째, 광역 데이터 라인(GIO)을 이용하여 마스크 정보를 기록하므로 전용 신호라인은 물론이고 리피터(Repeater) 또한 필요 없어 회로 면적을 최소화할 수 있고 그에 따라 레이아웃 마진을 증가시킬 수 있다.
둘째, 복수개의 레지스터를 이용하여 다양한 마스크 정보를 기록하고 원하는 것을 선택하여 사용할 수 있으므로 사용자 입장에서 데이터 마스크 편의도 및 성능을 향상시킬 수 있다.

Claims (23)

  1. 메모리 셀 블록;
    반도체 메모리 장치 외부에서 입력된 일반 데이터 및 마스크 정보를 상기 메모리 셀 블록에 전송 가능하도록 신호처리를 수행하여 출력하는 데이터 입력부;
    상기 데이터 입력부와 상기 메모리 셀 블록 사이에 연결된 광역 데이터 라인;
    상기 광역 데이터 라인과 연결되고 상기 광역 데이터 라인을 통해 전송되는 마스크 정보를 기록하는 복수개의 레지스터; 및
    마스크 정보 선택신호에 따라 상기 복수개의 레지스터의 마스크 정보들 중 하나를 선택하여 상기 메모리 셀 블록으로 출력하는 다중화부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 블록은 소정 제어신호를 입력받아 상기 마스크 정보가 상기 광역 데이터 라인을 통해 전송되는 구간 동안 기록 동작을 수행하지 않도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 데이터 입력부는
    복수개의 데이터 입출력 핀을 갖는 패드,
    상기 패드를 통해 반도체 메모리 장치 외부에서 입력되는 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부, 및
    상기 병렬 데이터를 래치시켰다가 출력 제어신호에 따라 상기 광역 데이터 라인으로 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 출력 제어신호는 반도체 메모리 장치 외부에서 입력된 라이트(Write) 명령에 따라 생성된 신호인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 복수개의 레지스터 모두에 마스크 정보가 기록되는 동작시간 주기와 상기 메모리 셀 블록에 데이터가 기록되는 동작시간 주기가 동일한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    일반 데이터의 버스트 랭스(Burst Length)와 상기 복수개의 레지스터의 수에 따라 마스크 정보의 버스트 랭스가 결정됨을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 다중화부에서 출력된 마스크 정보를 래치시켰다가 상기 데이터 입력부의 데이터 출력 타이밍과 동일한 타이밍에 출력하는 래치부를 더 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 메모리 셀 블록;
    반도체 메모리 장치 외부에서 입력된 일반 데이터 및 마스크 정보를 상기 메모리 셀 블록에 전송 가능하도록 신호처리를 수행하여 출력하는 데이터 입력부;
    상기 데이터 입력부와 상기 메모리 셀 블록 사이에 연결된 광역 데이터 라인;
    상기 광역 데이터 라인과 연결되고 상기 광역 데이터 라인을 통해 전송되는 마스크 정보를 기록하는 제 1 및 제 2 레지스터; 및
    마스크 정보 선택신호에 따라 상기 제 1 및 제 2 레지스터의 마스크 정보들 중 하나를 선택하여 상기 메모리 셀 블록으로 출력하는 다중화부를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 메모리 셀 블록은 소정 제어신호를 입력받아 상기 마스크 정보가 상기 광역 데이터 라인을 통해 전송되는 구간 동안 기록 동작을 수행하지 않도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 데이터 입력부는
    복수개의 데이터 입출력 핀을 갖는 패드,
    상기 패드를 통해 반도체 메모리 장치 외부에서 입력되는 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부, 및
    상기 병렬 데이터를 래치시켰다가 출력 제어신호에 따라 상기 광역 데이터 라인으로 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 출력 제어신호는 반도체 메모리 장치 외부에서 입력된 라이트 명령에 따라 생성된 신호인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 및 제 2 레지스터에 마스크 정보가 기록되는 동작시간 주기와 상기 메모리 셀 블록에 데이터가 기록되는 동작시간 주기가 동일한 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 레지스터는 일반 데이터 버스트 랭스의 절반에 해당하는 버스트 랭스로 마스크 정보가 기록되고, 상기 제 2 레지스터는 상기 일반 데이터 버스트 랭스의 나머지 절반에 해당하는 버스트 랭스로 마스크 정보가 기록되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 8 항 또는 제 9 항에 있어서,
    상기 다중화부에서 출력된 마스크 정보를 래치시켰다가 상기 데이터 입력부의 데이터 출력 타이밍과 동일한 타이밍에 출력하는 래치부를 더 포함함을 특징으로 하는 반도체 메모리 장치.
  15. 메모리 셀 블록, 상기 메모리 셀 블록에 연결되어 일반 데이터 및 마스크 정보를 전송하기 위한 광역 데이터 라인, 및 상기 광역 데이터 라인과 연결된 복수개의 마스크 정보 기록용 레지스터를 구비한 반도체 메모리 장치의 데이터 마스크 방법으로서,
    마스크 정보 기록명령이 입력되면 기설정된 일반 데이터 버스트 랭스(Burst Length)와 동일한 주기로 복수개의 마스크 정보를 상기 복수개의 마스크 정보 기록용 레지스터에 기록하는 단계; 및
    마스크를 포함한 데이터 기록명령이 입력되면 상기 복수개의 마스크 정보 중 하나를 선택하여 상기 메모리 셀 블록에 출력하는 단계를 포함하는 반도체 메모리 장치의 데이터 마스크 방법.
  16. 제 15 항에 있어서,
    상기 마스크 정보를 상기 복수개의 마스크 정보 기록용 레지스터에 기록하는 단계는
    상기 복수개의 마스크 정보 기록용 레지스터 각각에 대해 상기 일반 데이터 버스트 랭스를 상기 레지스터의 수로 나눈 버스트 랭스로 마스크 정보를 기록하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 마스크 방법.
  17. 제 15 항에 있어서,
    상기 마스크 정보를 상기 복수개의 마스크 정보 기록용 레지스터에 기록하는 동안 소정 제어신호를 이용하여 상기 메모리 셀 블록의 기록 동작을 중지시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 마스크 방법.
  18. 제 15 항에 있어서,
    상기 마스크를 포함한 데이터 기록명령은 상기 마스크 정보 기록용 레지스터의 수 만큼 정의되어 있는 것을 특징으로 하는 반도체 메모리 장치의 데이터 마스크 방법.
  19. 메모리 셀 블록, 상기 메모리 셀 블록에 연결되어 일반 데이터 및 마스크 정보를 전송하기 위한 광역 데이터 라인, 및 상기 광역 데이터 라인과 연결된 제 1 및 제 2 레지스터를 구비한 반도체 메모리 장치의 데이터 마스크 방법으로서,
    마스크 정보 기록명령이 입력되면 기설정된 일반 데이터 버스트 랭스(Burst Length)와 동일한 주기로 제 1 및 제 2 마스크 정보를 상기 제 1 및 제 2 마스크 정보 기록용 레지스터에 기록하는 단계; 및
    마스크를 포함한 데이터 기록명령이 입력되면 상기 제 1 및 제 2 마스크 정보 중 하나를 선택하여 상기 메모리 셀 블록에 출력하는 단계를 포함하는 반도체 메모리 장치의 데이터 마스크 방법.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 마스크 정보를 상기 제 1 및 제 2 레지스터에 기록하는 단계는
    상기 제 1 레지스터에 대해 상기 일반 데이터 버스트 랭스의 일부에 해당하는 버스트 랭스로 제 1 마스크 정보를 기록하는 단계, 및
    상기 제 2 레지스터에 대해 상기 일반 데이터 버스트 랭스의 나머지에 해당하는 버스트 랭스로 제 2 마스크 정보를 기록하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 마스크 방법.
  21. 제 19 항에 있어서,
    상기 제 1 및 제 2 마스크 정보를 상기 제 1 및 제 2 레지스터에 기록하는 단계는
    상기 제 1 레지스터에 대해 상기 일반 데이터 버스트 랭스의 절반에 해당하는 버스트 랭스로 제 1 마스크 정보를 기록하는 단계, 및
    상기 제 2 레지스터에 대해 상기 일반 데이터 버스트 랭스의 나머지 절반에 해당하는 버스트 랭스로 제 2 마스크 정보를 기록하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 마스크 방법.
  22. 제 19 항에 있어서,
    상기 제 1 및 제 2 마스크 정보를 상기 제 1 및 제 2 레지스터에 기록하는 동안 소정 제어신호를 이용하여 상기 메모리 셀 블록의 기록 동작을 중지시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 마스크 방법.
  23. 제 19 항에 있어서,
    상기 마스크를 포함한 데이터 기록명령은 상기 제 1 및 제 2 레지스터 각각에 대해 정의되어 있는 것을 특징으로 하는 반도체 메모리 장치의 데이터 마스크 방법.
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