KR100664852B1

KR100664852B1 - 2개의 핀을 이용한 시리얼 인터페이스

Info

Publication number: KR100664852B1
Application number: KR1020000051367A
Authority: KR
Inventors: 배종곤
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2000-08-31
Filing date: 2000-08-31
Publication date: 2007-01-04
Also published as: KR20020017852A

Abstract

클럭신호와 연동되어 미리 정해진 일정한 규칙에 따라 데이터 읽기신호를 발생시키는 제1 핀과 클럭신호를 제공하기 위한 제2 핀을 구비한 제1 IC칩과, 상기한 제1 IC칩의 데이터 읽기신호에 따라 클럭 타이밍에 동기되어 데이터를 전송하는 제1 핀과 클럭신호를 감지하기 위한 제2 핀을 구비한 제2 IC칩을 포함하여 이루어지며, 1개의 핀으로 칩셀렉트핀과 데이터핀 또는 읽기쓰기핀의 기능을 수행하도록 함으로써 2개의 핀으로 IC칩과 IC칩간의 직렬 인터페이스가 이루어질 수 있도록 하여 IC칩을 경소단박화시킬 수 있는 효과를 가진 2개의 핀을 이용한 시리얼 인터페이스를 제공한다.

2개, 핀, 시리얼, 인터페이스

Description

2개의 핀을 이용한 시리얼 인터페이스{A serial interface using two pins}

도 1은 종래의 4개의 핀을 이용한 시리얼 인터페이스의 구성도이다.

도 2는 도 1의 읽기시의 동작 타이밍도이다.

도 3은 도 1의 쓰기시의 동작 타이밍도이다.

도 4는 종래의 3개의 핀을 이용한 시리얼 인터페이스의 구성도이다.

도 5는 도 4의 동작 타이밍도이다.

도 6은 이 발명의 실시예에 따른 2개의 핀을 이용한 시리얼 인터페이스의 구성도이다.

도 7은 도 6의 동작 타이밍도이다.

도 8은 이 발명의 실시예에 따른 2개의 핀을 이용한 시리얼 인터페이스의 상세 구성 회로도이다.

도 9는 도 8의 주요부분 동작 타이밍도이다.

도 10은 이 발명의 실시예에 따른 2개의 핀을 이용한 시리얼 인터페이스의 박스부의 상세 구성 회로도이다.

도 11은 도 10의 주요부분 동작 타이밍도이다.

도 12는 이 발명의 다른 실시예에 따른 2개의 핀을 이용한 시리얼 인터페이 스의 구성도이다.

도 13은 도 12의 읽기시의 동작 타이밍도이다.

도 14는 도 12의 쓰기시의 동작 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

1, 3, 5, 7 : 제1 IC칩 2, 4, 6, 8 : 제2 IC칩

이 발명은 2개의 핀을 이용한 시리얼 인터페이스(serial interface)에 관한 것으로서, 더욱 상세하게 말하자면 1개의 핀으로 칩셀렉트핀과 데이터핀 또는 읽기쓰기핀의 기능을 수행하도록 함으로써 2개의 핀으로 IC칩과 IC칩간의 직렬 인터페이스가 이루어질 수 있도록 하여 IC칩의 경소단박화에 도움이 될 수 있는, 2개의 핀을 이용한 시리얼 인터페이스에 관한 것이다.

IC와 IC간에 데이터를 직렬로 주고 받기 위한 시리얼 인터페이스를 구성하기 위해서 4개 또는 3개의 핀이 일반적으로 이용된다.

도 1은 4개의 핀을 이용한 시리얼 인터페이스를 나타낸 것으로서, 제1 IC칩(1)과 제2 IC칩(2)은 칩셀렉트핀(CS), 읽기/쓰기핀(RD/WR), 데이터핀(DATA), 클럭핀(CLOCK)의 4개의 핀으로 서로 연결되는 구조로 이루어진다.

도 2는 이와 같은 4개의 핀을 이용한 시리얼 인터페이스의 읽기시의 동작 타 이밍을 나타낸 것으로서, 제1 칩(1)의 칩셀렉트핀(CS)의 신호가 인에이블된 뒤에 클럭핀(CLOCK)의 신호가 인가되고 있는 상태에서 읽기/쓰기핀(RD/WR)의 신호가 하이레벨 상태가 되면 제2 IC칩(2)으로부터 제1 IC칩(1)으로 데이터 신호가 데이터핀(DATA)을 통하여 입력된다.

도 3은 4개의 핀을 이용한 시리얼 인터페이스의 쓰기시의 동작 타이밍을 나타낸 것으로서, 제1 칩(1)의 칩셀렉트핀(CS)의 신호가 인에이블된 뒤에 클럭핀(CLOCK)의 신호가 인가되고 있는 상태에서 읽기/쓰기핀(RD/WR)의 신호의 로우레벨 상태가 지속되면 제1 IC칩(1)으로부터 제2 IC칩(2)으로 데이터 신호가 데이터핀(DATA)을 통하여 출력된다.

그러나, 상기한 바와 같은 4개의 핀을 이용한 시리얼 인터페이스는 상대적으로 핀의 수가 많기 때문에 IC칩의 소형화에 걸림돌이 되는 문제점이 있다. 이 때문에 3개의 핀을 이용한 시리얼 인터페이스가 자주 사용된다.

도 4는 3개의 핀을 이용한 시리얼 인터페이스를 나타낸 것으로서, 제1 IC칩(3)과 제2 IC칩(4)은 칩셀렉트핀(CS), 데이터핀(DATA), 클럭핀(CLOCK)의 3개의 핀을 이용하여 IC간에 데이터를 직렬로 주고 받는 구조로 이루어진다.

도 5는 3개의 핀을 이용한 시리얼 인터페이스의 동작 타이밍을 나타낸 것으로서, 제1 IC칩(3) 제2 IC칩(4)으로부터 데이터를 읽는 경우에, 제1 IC칩(3)이 칩셀렉트핀(CS)의 신호를 인에이블 시켜 제2 IC칩(4)으로 인가하고, 이와 동시에 제1 IC칩(3)이 제2 IC칩(4)에 클럭핀(CLOCK)의 신호를 인가하면, 제2 IC칩(4)은 클럭신호에 동기시켜서 데이터 신호를 제1 IC칩(3)의 데이터핀(DATA)으로 전달하게 되고, 제1 IC칩(3)은 데이터를 다 읽은 후 칩셀렉트핀(CS)의 신호를 디스에이블시킨다.

그러나, 이와 같은 종래의 시리얼 인터페이스는 4개 또는 3개의 핀을 사용하기 때문에 상대적으로 핀의 수가 많아서 IC칩의 경소단박화에 역행이되는 문제점이 있다.

이 발명의 목적은 이와 같은 종래의 문제점을 해결하기 위한 것으로서, 1개의 핀으로 칩셀렉트핀과 데이터핀 또는 읽기쓰기핀의 기능을 수행하도록 함으로써 2개의 핀으로 IC칩과 IC칩간의 직렬 인터페이스가 이루어질 수 있도록 하여 IC칩을 소형화시킬 수 있는, 2개의 핀을 이용한 시리얼 인터페이스를 제공하는 데 있다.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 클럭신호와 연동되어 미리 정해진 일정한 규칙에 따라 데이터 읽기신호를 발생시키는 제1 핀과 클럭신호를 제공하기 위한 제2 핀을 구비한 제1 IC칩과, 상기한 제1 IC칩의 데이터 읽기신호에 따라 클럭 타이밍에 동기되어 데이터를 전송하는 제1 핀과 클럭신호를 감지하기 위한 제2 핀을 구비한 제2 IC칩을 포함하여 이루어진다.

이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다.

참고로, 여기에서 개시되는 실시예는 여러가지 실시가능한 예중에서 당업자의 이해를 돕기 위하여 가장 바람직한 예를 선정하여 제시한 것일 뿐, 이 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니다.

도 6 및 도 8 및 도 9에 도시되어 있는 바와 같이, 이 발명의 실시예에 따른 2개의 핀을 이용한 시리얼 인터페이스의 구성은, 초기에 하이레벨-Z 상태를 유지하고 있는 상태에서 하이레벨 상태로 2 클럭 구간동안 유지된 후 다시 하이레벨-Z 상태로 바뀌게 됨으로써 첫 번째 데이터 읽기신호를 발생하고 다시 하이레벨 상태로 1 클럭 구간동안 유지한 뒤에 1 클럭 구간만큼 하이레벨-Z 상태로 유지함으로써 두 번째 데이터 읽기신호를 발생하고 다시 로우레벨 상태로 1 클럭구간동안 유지한 뒤에 하이레벨-Z 상태로 유지함으로써 세 번째 데이터 읽기신호를 발생시키는 칩셀렉트데이터핀과 클럭신호를 제공하기 위한 클럭핀을 구비한 제1 IC칩(5)과, 상기한 제1 IC칩(5)의 데이터 읽기신호에 따라 클럭 타이밍에 동기되어 데이터를 전송하는 칩셀렉트데이터핀과 클럭신호를 감지하기 위한 클럭핀을 구비한 제2 IC칩(6)을 포함하여 이루어진다.

상기한 구성에 의한, 이 발명의 실시예에 따른 2개의 핀을 이용한 시리얼 인터페이스의 작용은 다음과 같다.

초기에 제1 IC칩(5)의 칩셀렉트데이터핀(CS/DATA)과 제2 IC칩(6)의 칩셀렉트데이터핀(CS/DATA)은 모두 하이레벨-Z 상태가 되도록 한다.

다음에, 제1 IC칩(5)의 칩셀렉트데이터핀(CS/DATA)의 신호는 하이레벨 상태로 2 클럭 구간동안 유지되며(a 구간), 데이터 전송을 위한 시작신호를 발생시키기 위하여 하이레벨 상태이후 다시 하이레벨-Z 상태로 바뀌게 된다.

제2 IC칩(6)은 제1 IC칩(5)의 칩셀렉트데이터핀(CS/DATA)의 신호가 하이레벨 상태에서 하이레벨-Z 상태로 되면, 데이터 전송 시작신호로 인지하여 2 클럭 구간 뒤에 칩셀렉트데이터핀(CS/DATA)을 통해 첫번째 데이터를 1 클럭 구간동안 출력시킨다(b 구간).

이와 같이 1 클럭 구간동안 첫번째 데이터를 출력하고 나면, 제2 IC칩(6)은 칩셀렉트데이터핀(CS/DATA)의 신호를 하이레벨-Z 상태로 유지한다(c 구간).

이때, 제1 IC칩(5)은 다음 두 번째 데이터를 받기 위해서 데이터 전송을 위한 시작신호를 발생시키기 위하여 칩셀렉트데이터핀(CS/DATA)을 하이레벨 상태로 1 클럭 구간동안 유지한 뒤에(c 구간), 다시 칩셀렉트데이터핀(CS/DATA)을 1 클럭 구간만큼 하이레벨-Z 상태로 유지한다(d 구간).

제2 IC칩(6)은 첫 번째 데이터를 전송하고 난 뒤에 1 클럭 구간(c구간)동안 제1 IC칩(5)의 칩셀렉트데이터핀(CS/DATA)이 하이레벨 상태로 되어 있는 것을 감지하면, 데이터 전송 시작신호로 인지하여 다음 클럭 구간에서 두 번째 데이터를 1 클럭구간동안 출력한다(d 구간).

이와 같이 1 클럭 구간동안 두번째 데이터를 출력하고 나면, 제2 IC칩(6)은 1 클럭 구간동안 칩셀렉트데이터핀(CS/DATA)의 신호를 하이레벨-Z 상태로 유지한다(e 구간).

한편, 제1 IC칩(5)은 세 번째 데이터 전송을 끝내기 위해 칩셀렉트데이터핀(CS/DATA)의 신호를 로우레벨 상태로 1 클럭구간동안 유지한다(e 구간). 다음에 제1 IC칩(5)은 칩셀렉트데이터핀(CA/DATA)의 신호를 하이레벨-Z 상태로 유지한다(f 구간, g 구간).

제2 IC칩(6)은 두 번째 데이터를 전송하고 난 뒤에, 제1 IC칩(5)의 칩셀렉트데이터핀(CS/DATA)이 로우레벨 상태로 되어 있는 것을 감지하면, 데이터 전송 시작신호로 인지하여 다음 클럭 구간에서 세 번째 데이터를 1 클럭 구간동안 출력한다(f 구간).

이와 같이 1 클럭 구간동안 세번째 데이터를 출력하고 나면, 제2 IC칩(6)은 더 이상 데이터를 출력하지 않고 칩셀렉트데이터핀(CS/DATA)의 신호를 하이레벨-Z 상태로 계속 유지한다(g 구간).

제1 IC칩(5)과 제2 IC칩(6)의 새로운 데이터의 전송을 위해서는 상기한 과정이 반복 수행된다.

도 12에 도시되어 있는 바와 같이, 이 발명의 실시예에 따른 2개의 핀을 이용한 시리얼 인터페이스의 구성은, 2클럭구간동안 하이레벨상태를 유지한 뒤에 로우레벨상태를 유지하게 되면 3클럭 구간뒤에 데이터를 읽어들이고 3클럭구간동안 하이레벨상태를 유지한 뒤에 로우레벨상태를 유지하게 되면 2클럭 구간뒤에 데이터를 출력하는 칩셀렉트읽기쓰기데이터핀과 클럭신호를 출력하기 위한 클럭핀을 구비한 제1 IC칩(7)과, 상기한 제1 IC칩(7)이 2클럭구간동안 하이레벨상태를 유지한 뒤에 로우레벨상태를 유지하는 것이 감지되면 3클럭 구간뒤에 데이터를 출력하고 3클럭구간동안 하이레벨상태를 유지한 뒤에 로우레벨상태를 유지하는 것이 감지되면 2클럭 구간뒤에 데이터를 입력하는 칩셀렉트읽기쓰기데이터핀과 클럭신호를 입력하 기 위한 클럭핀을 구비한 제2 IC칩(8)을 포함하여 이루어진다.

상기한 구성에 의한 이 발명의 다른 실시예에 따른 2개의 핀을 이용한 시리얼 인터페이스의 동작은 다음과 같다.

도 13은 이 발명의 다른 실시예에 따른 2개의 핀을 이용한 시리얼 인터페이스의 읽기시의 동작 타이밍을 나타낸 것으로서, 제1 칩(6)의 칩셀렉트읽기쓰기데이터핀(CS,RD/WR,DATA)의 신호가 2클럭 구간동안 하이레벨 상태를 유지하고 난 뒤에 로우레벨 상태가 되면 3클럭 구간뒤에 제2 IC칩(7)으로부터 제1 IC칩(6)으로 데이터 신호가 칩셀렉트읽기쓰기데이터핀(CS,RD/WR,DATA)을 통하여 입력된다.

도 14는 이 발명의 다른 실시예에 따른 2개의 핀을 이용한 시리얼 인터페이스의 쓰기시의 동작 타이밍을 나타낸 것으로서, 제1 IC칩(6)의 칩셀렉트읽기쓰기데이터핀(CS,RD/WR,DATA)의 신호가 3클럭 구간동안 하이레벨 상태를 유지하고 난 뒤에 로우레벨 상태가 되면 2클럭 구간뒤에 제1 IC칩(6)으로부터 제1 IC칩(7)으로 데이터 신호가 칩셀렉트읽기쓰기데이터핀(CS,RD/WR,DATA)을 통하여 출력된다.

이상의 설명에서와 같이 이 발명의 실시예에서, 1개의 핀으로 칩셀렉트핀과 데이터핀 또는 읽기쓰기핀의 기능을 수행하도록 함으로써 2개의 핀으로 IC칩과 IC칩간의 직렬 인터페이스가 이루어질 수 있도록 하여 IC칩을 경소단박화시킬 수 있는 효과를 가진 2개의 핀을 이용한 시리얼 인터페이스를 제공할 수가 있다. 이 발명의 이와 같은 효과는 IC칩 설계 분야에서 이 발명의 기술적 사상의 범위를 벗어 나지 않는 범위내에서 다양하게 응용되어 이용될 수가 있다.

Claims

클럭신호와 연동되어 미리 정해진 일정한 규칙에 따라 데이터 읽기신호를 발생시키는 제1 핀과 클럭신호를 제공하기 위한 제2 핀을 구비한 제1 IC칩; 및

상기한 제1 IC칩의 데이터 읽기신호에 따라 클럭 타이밍에 동기되어 데이터를 전송하는 제1 핀과 클럭신호를 감지하기 위한 제2 핀을 구비한 제2 IC칩을 포함하되,

상기한 제1 IC칩은,

초기에 하이레벨-Z 상태를 유지하고 있는 상태에서 하이레벨 상태로 2 클럭 구간동안 유지된 후 다시 하이레벨-Z 상태로 바뀌게 됨으로써 첫 번째 데이터 읽기신호를 발생하고 다시 하이레벨 상태로 1 클럭 구간동안 유지한 뒤에 1 클럭 구간만큼 하이레벨-Z 상태로 유지함으로써 두 번째 데이터 읽기신호를 발생하고 다시 로우레벨 상태로 1 클럭구간동안 유지한 뒤에 하이레벨-Z 상태로 유지함으로써 세 번째 데이터 읽기신호를 발생시키는 것을 특징으로 하는 2개의 핀을 이용한 시리얼 인터페이스.
삭제
제 1 항에 있어서,

상기한 제2 IC칩은 제1 IC칩의 제1 핀의 신호가 하이레벨 상태에서 하이레벨-Z 상태로 되면 데이터 전송 시작신호로 인지하여 2 클럭 구간 뒤에 제1 핀을 통해 첫번째 데이터를 1 클럭 구간동안 출력하고, 첫번째 데이터를 전송하고 난 뒤에 1 클럭 구간동안 제1 IC칩의 제1 핀이 하이레벨 상태로 되어 있는 것을 감지하면 데이터 전송 시작신호로 인지하여 다음 클럭 구간에서 두 번째 데이터를 1 클럭구간동안 출력하고, 두 번째 데이터를 전송하고 난 뒤에, 제1 IC칩의 제1 핀이 로우레벨 상태로 되어 있는 것을 감지하면 데이터 전송 시작신호로 인지하여 다음 클럭 구간에서 세 번째 데이터를 1 클럭 구간동안 출력하는 것을 특징으로 하는 2개의 핀을 이용한 시리얼 인터페이스.
제 3 항에 있어서,

상기한 제2 IC칩은 첫 번째, 두 번째, 세 번째 데이터를 출력하고 난 뒤에 하이레벨-Z 상태를 유지하는 것을 특징으로 하는 2개의 핀을 이용한 시리얼 인터페이스.
제 1 항에 있어서,

상기한 제1 IC칩의 제1 핀의 신호가 2클럭 구간동안 하이레벨 상태를 유지하 고 난 뒤에 로우레벨 상태가 되면 3클럭 구간뒤에 제2 IC칩으로부터 제1 IC칩으로 데이터 신호가 제1 핀을 통하여 입력되는 것을 특징으로 하는 2개의 핀을 이용한 시리얼 인터페이스.
제 1 항에 있어서,

상기한 제1 IC칩의 제1 핀의 신호가 3클럭 구간동안 하이레벨 상태를 유지하고 난 뒤에 로우레벨 상태가 되면, 2클럭 구간뒤에 제1 IC칩으로부터 제1 IC칩으로 데이터 신호가 제1 핀을 통하여 출력되는 것을 특징으로 하는 2개의 핀을 이용한 시리얼 인터페이스.