JP2007141454A - メモリ素子 - Google Patents

Abstract

【課題】従来と同じパッケージを適用しつつ、必要に応じてデータのパラレル転送を可能とするメモリ素子を実現する。
【解決手段】シリアルデータをパラレルデータに変換するシリアル−パラレル変換部４２と、パラレルデータをシリアルデータに変換するパラレル−シリアル変換部４４と、パラレルデータのビット幅を変更するパラレル−パラレル変換部４６と、を備え、シリアルインターフェースによるアクセスを行う場合、シリアル−パラレル変換部４２及びパラレル−シリアル変換部４４にそれぞれ１つの外部端子を接続し、パラレルインターフェースによるアクセスを行う場合、パラレル−パラレル変換部４６に複数の外部端子を接続するメモリ素子により上記課題を解決できる。
【選択図】図１

Description

本発明は、シリアルインターフェースによるアクセスとパラレルインターフェースによるアクセスを切り替え可能としたメモリ素子に関する。

フラッシュメモリ等のメモリ素子では、シンプルな４線式のシリアルインターフェースによりアクセスを可能としたアーキテクチャが採用されている。シリアルインターフェースを採用したメモリ素子は、例えば図６に示すように、通常８ピン又は１６ピンのチップ・パッケージに組み込まれる。従って、パラレルインターフェースを採用するメモリ素子よりも素子を小型化でき、パッケージのコストを下げることができる。

例えば、８ピンのチップ・パッケージを採用した場合、電源端子（ＶＤＤ，ＶＳＳ）に加えて、アドレス／データ入力端子（ＳＩ）、データ出力端子（ＳＯ）、チップセレクト端子（ＣＳ＃）、システムクロック入力端子（ＳＣＫ）の４線式のシリアルインターフェースの端子が割り当てられる。その他のピンには、書き込み・消去アクセス許可を決定するライトプロテクト端子、割り込み時に処理を停止させるリセット端子、処理を一端中断させて状態を保持させるホールド端子等のコントロール端子が割り当てられる。

シリアルインターフェースを採用したメモリ素子１００は、図７に示すように、アドレスバッファ／ラッチ部１０、コントロールロジック部１２、データレジスタ１４、Ｘデコーダ１６、Ｙデコーダ１８、メモリアレイ２０、シリアル−パラレル変換部２２及びパラレル−シリアル変換部２４を含んで構成される。

メモリ素子１００からデータを読み出す際には、図８のタイミングチャートに示すように制御が行われる。

まず、チップセレクト端子（ＣＳ＃）をローレベルに変更してアクセス対象となるメモリ素子１００が選択される。コントロールロジック部１２は、チップセレクト端子（ＣＳ＃）がローレベルに変更されると各部をコマンドの受け付け状態に設定する。

次に、アドレス／データ入力端子（ＳＩ）からデータの読み出しを示すコマンド（図８では０３ｈ）が入力される。コマンドは、例えば８ビットで構成され、システムクロック入力端子（ＳＣＫ）から入力されるシステムクロックに同期して１ビットずつシリアルにシリアル−パラレル変換部２２に入力される。コマンドは、シリアル−パラレル変換部２２でシリアルデータから内部バスのビット幅（例えば８ビット）に対応するパラレルデータに変換されて、コントロールロジック部１２に送られる。

コントロールロジック部１２ではコマンドが解析される。例えば、データ読み出しを示すコマンド（０３ｈ）であった場合、コントロールロジック部１２は、各部をアドレス値の受け付けの状態に設定する。

次に、アドレス／データ入力端子（ＳＩ）からアドレス値（Ａｄｄ．）が入力される。アドレス値は、例えば２４ビットで表され、システムクロックに同期して１ビットずつシリアルにシリアル−パラレル変換部２２に入力される。シリアル−パラレル変換部２２は、アドレス値をシリアルデータから内部バスのビット幅（例えば８ビット）のパラレルデータに順次変換する。コントロールロジック部１２は、パラレルデータに変換されたアドレス値をシリアル−パラレル変換部２２からアドレスバッファ／ラッチ部１０へ順次転送
させる。

アドレスバッファ／ラッチ部１０は、アドレス値を受信すると、Ｘデコーダ１６及びＹデコーダ１８に制御信号を出力して、メモリアレイ２０内の対応するメモリ要素を特定すし、そのメモリ要素に保持されているデータを読み出す。読み出されたデータは、Ｙデコーダ１８を介してデータレジスタ１４に格納される。パラレル−シリアル変換部２４は、データレジスタ１４に格納されているデータをシリアルデータに変換し、システムクロックに同期させてデータ出力端子（ＳＯ）から出力する。

アドレスバッファ／ラッチ部１０は、アドレス値を順次増加させ、次のアドレス値で特定されるメモリ要素から順次データが読み出されるように制御を行う。

しかしながら、４線式のシリアルインターフェースを採用したメモリ素子では、アドレス及びデータの入出力が１ビットのシリアル通信であるため、パラレルインターフェースを採用したメモリ素子に比べて転送レートの低さが顕著である。

そこで、本発明は、上記従来技術の問題を鑑み、従来のシリアルインターフェースを採用したメモリ素子と同じパッケージを適用しつつ、必要に応じてデータのパラレル転送を可能とするメモリ素子を提供することを目的とする。

本発明では、メモリ素子は、第１端子、第２端子、第３端子及び前記第１端子に接続されたコントロールロジック部を有し、前記第１端子がアドレス／データ入力端子として機能し、前記第２端子がデータ出力端子として機能し、前記第３端子がコントロール端子として機能している状態において、前記第１端子からの入力により、前記コントロールロジック部がパラレルインターフェースによるデータ読み出しコマンドを受け付けると、前記第１端子、前記第２端子、前記第３端子の少なくとも２つは入出力端子として機能することを特徴とする。

本発明では、メモリ素子は、第１端子、第２端子、第３端子及び前記第１端子に接続されたコントロールロジック部を有し、前記第１端子、前記第２端子、前記第３端子の少なくとも２つが入出力端子として機能している状態において、前記入出力端子として機能している端子からの入力により、前記コントロールロジック部がシリアルインターフェースによるデータ読み出しコマンドを受け付けると、前記第１端子がアドレス／データ入力端子として機能し、前記第２端子がデータ出力端子として機能し、前記第３端子がコントロール端子として機能することを特徴とする。

本発明によれば、従来のシリアルインターフェースを採用したメモリ素子と同じサイズのパッケージを適用しつつ、必要に応じてパラレルインターフェースによるアクセスが可能となる。

本実施の形態におけるメモリ素子２００は、図１に示すように、アドレスバッファ／ラッチ部３０、コントロールロジック部３２、データレジスタ３４、Ｘデコーダ３６、Ｙデコーダ３８、メモリアレイ４０、シリアル−パラレル変換部４２、パラレル−シリアル変換部４４、パラレル−パラレル変換部４６及びマルチプレクサ４８を含んで構成される。

メモリ素子２００は、従来のシリアルインターフェースを採用したメモリ素子と同様のパッケージを採用している。シリアルインターフェースによるアクセスとパラレルインターフェースによるアクセスとにおいて端子の接続を切り替えるためにマルチプレクサ４８が備わっている。

マルチプレクサ４８は、図２に示すように、複数の切替スイッチ４８ａを備えている。マルチプレクサ４８は、コントロールロジック部３２から切替制御信号を受けて、チップ・パッケージの外部端子をそれぞれシリアル−パラレル変換部４２、パラレル−シリアル変換部４４、パラレル−パラレル変換部４６のいずれか１つに接続する。

例えば、８ピンのチップ・パッケージを採用した場合、シリアルインターフェースによるアクセスを行う際には、切替スイッチ４８ａは左側の端子にそれぞれ接続され、図６と同様に端子が割り当てられる。すなわち、データ出力端子（ＳＯ）はパラレル−シリアル変換部４４、アドレス／データ入力端子（ＳＩ）はシリアル−パラレル変換部４２、第１コントロール端子（Ｃ０）及び第２コントロール端子（Ｃ１）はコントロールロジック部３２にそれぞれ接続される。

一方、パラレルインターフェースによるデータの読み出しを行う際には、切替スイッチ４８ａは右側の端子にそれぞれ接続され、例えば図３に示すように、データ出力端子（ＳＯ）が第４のデータ入出力端子（ＳＩＯ３）、第１コントロール端子（Ｃ０）が第３のデータ入出力端子（ＳＩＯ２）、第２コントロール端子（Ｃ１）が第２のデータ入出力端子（ＳＩＯ１）、アドレス／データ入力端子（ＳＩ）が第１のデータ入出力端子（ＳＩＯ０）に割り当てられる。これによって、パラレルインターフェースによるアクセスを可能とする。すなわち、データ出力端子（ＳＯ）、アドレス／データ入力端子（ＳＩ）、第１コントロール端子（Ｃ０）及び第２コントロール端子（Ｃ１）はすべてパラレル−パラレル変換部４６に接続される。

次に、シリアルインターフェースによるデータの読み出し処理、パラレルインターフェースによるデータの読み出し処理及びシリアルインターフェースへの復帰処理についてそれぞれ説明する。
＜シリアルインターフェースによるデータ読み出し＞
メモリ素子２００は、通常はシリアルインターフェースによるアクセスを行う状態に設定されている。このとき、マルチプレクサ４８の各切替スイッチ４８ａは左側の端子に接続され、図６と同様に端子が割り当てられる。

従って、メモリ素子２００からデータを読み出す際には、従来のメモリ素子と同様に図８のタイミングチャートに沿って処理が行われる。この処理は、従来のメモリ素子と同様であるので説明を省略する。
＜パラレルインターフェースによるデータ読み出し＞
パラレルインターフェースによるアクセスを行う場合、図４のタイミングチャートで示すように処理が行われる。初期状態では、マルチプレクサ４８の各切替スイッチ４８ａは左側の端子に接続され、図６と同様に端子が割り当てられているものとする。

まず、チップセレクト端子（ＣＳ＃）をローレベルに変更してアクセス対象となるメモリ素子２００が選択される。コントロールロジック部３２は、チップセレクト端子（ＣＳ＃）がローレベルに変更されると各部をコマンドの受け付け状態に設定する。

次に、アドレス／データ入力端子（ＳＩ）からパラレルインターフェースによるデータの読み出しを示すコマンド（例えばＤ４ｈ）が入力される。コマンドは、例えば８ビットで構成され、システムクロック入力端子（ＳＣＫ）から入力されるシステムクロックに同
期して１ビットずつシリアルにシリアル−パラレル変換部４２に入力される。コマンドは、シリアル−パラレル変換部４２でシリアルデータから内部バスのビット幅（例えば８ビット）に対応するパラレルデータに変換されて、コントロールロジック部３２に送られる。

コントロールロジック部３２ではコマンドが解析される。パラレルインターフェースによるデータ読み出しを示すコマンド（Ｄ４ｈ）であった場合、コントロールロジック部３２は、各部をアドレス値の受け付けの状態に設定すると共に、マルチプレクサ４８の切替スイッチ４８ａをそれぞれ右側に端子に切り替える。これによって、データ出力端子（ＳＯ）、アドレス／データ入力端子（ＳＩ）、第１コントロール端子（Ｃ０）及び第２コントロール端子（Ｃ１）はすべてパラレル−パラレル変換部４６に接続され、データ出力端子（ＳＯ）が第４のデータ入出力端子（ＳＩＯ３）、第１コントロール端子（Ｃ０）が第３のデータ入出力端子（ＳＩＯ２）、第２コントロール端子（Ｃ１）が第２のデータ入出力端子（ＳＩＯ１）、アドレス／データ入力端子（ＳＩ）が第１のデータ入出力端子（ＳＩＯ０）に割り当てられる。

このとき、チップセレクト端子（ＣＳ＃）をハイレベルに戻して、再びローレベルに変更するタイミングでマルチプレクサ４８の切り替えを行うことが好適である。また、システムクロック端子（ＳＣＫ）に入力されるシステムクロックに同期させて、コントロールロジック３２が所定数のシステムクロックをカウントした後にマルチプレクサ４８の切り替えを行っても良い。

次に、４つのデータ入出力端子（ＳＩＯ０〜ＳＩＯ３）からアドレス値（Ａｄｄ．）が同時に４ビットずつパラレルに入力される。アドレス値は、例えば２４ビットで表され、システムクロックに同期して４ビットずつパラレルにパラレル−パラレル変換部４６に入力される。パラレル−パラレル変換部４６は、アドレス値を内部バスのビット幅（例えば８ビット）のパラレルデータに順次変換する。コントロールロジック部３２は、内部バスのビット幅に変換されたアドレス値をパラレル−パラレル変換部４６からアドレスバッファ／ラッチ部３０へ順次転送させる。

アドレスバッファ／ラッチ部３０は、アドレス値を受信すると、Ｘデコーダ３６及びＹデコーダ３８に制御信号を出力して、メモリアレイ４０内の対応するメモリ要素を特定すし、そのメモリ要素に保持されているデータを読み出す。読み出されたデータは、Ｙデコーダ３８を介してデータレジスタ３４に格納される。パラレル−パラレル変換部４６は、データレジスタ３４に格納されている内部バスのビット幅を有するデータを４ビットのパラレルデータに変換し、システムクロックに同期させて４つのデータ入出力端子（ＳＩＯ０〜ＳＩＯ３）から出力する。

アドレスバッファ／ラッチ部３０は、アドレス値を順次増加させ、次のアドレス値で特定されるメモリ要素から順次データが読み出されるように制御を行う。

なお、本実施の形態ではアドレス値及びデータは、システムクロックに同期して入出力されるものとしたが、ダブルデータレート（ＤＤＲ）等の高速転送の技術を適用することも好適である。
＜シリアルインターフェースによるアクセスへの復帰＞
図５を参照して、パラレルインターフェースによるアクセスからシリアルインターフェースによるアクセスへ戻す処理について説明する。チップセレクト端子（ＣＳ＃）をハイレベルに一旦戻してメモリ素子の選択を解除し、再びチップセレクト端子（ＣＳ＃）をローレベルに変更する。このチップセレクト端子（ＣＳ＃）へのパルスの入力を新たなコマンドの入力を受け付ける処理のトリガとする。すなわち、コントロールロジック部３２は
、メモリ素子２００をコマンドに入力を受け付ける状態とする。その後、４つのデータ入出力端子（ＳＩＯ０〜ＳＩＯ３）からコマンドを同時に４ビットずつパラレルに入力する。

コマンドは、例えば８ビットで表され、システムクロックに同期して４ビットずつパラレルにパラレル−パラレル変換部４６に入力される。パラレル−パラレル変換部４６は、コマンドを内部バスのビット幅（例えば８ビット）に変換し、コントロールロジック部３２へ送信する。

コントロールロジック部３２ではコマンドが解析される。コマンドがシリアルインターフェースに戻すコマンドであった場合、コントロールロジック部３２は、マルチプレクサ４８の切替スイッチ４８ａをそれぞれ左側に端子に切り替える。これにより、通常のシリアルインターフェースによるアクセスが可能な状態に戻される。

このとき、チップセレクト端子（ＣＳ＃）をハイレベルに戻して、再びローレベルに変更するタイミングでマルチプレクサ４８の切り替えを行うことが好適である。また、システムククロック端子（ＳＣＫ）に入力されるシステムクロックに同期させて、所定の待機時間の経過後にマルチプレクサ４８の切り替えを行っても良い。

以上のように、本実施の形態によれば、従来のシリアルインターフェースを採用したメモリ素子と同じサイズのパッケージを適用しつつ、必要に応じてパラレルインターフェースによるアクセスが可能であるメモリ素子を実現することができる。

本発明の実施の形態におけるメモリ素子の構成を示すブロック図である。 本発明の実施の形態におけるマルチプレクサの構成を示す図である。 パラレルインターフェースによるアクセスを行う際のピンの割り当てを示す図である。 本発明の実施の形態におけるパラレルインターフェースによるデータ読み出し処理のタイミングチャートを示す図である。 本発明の実施の形態におけるパラレルインターフェースからシリアルインターフェースへの切り替え処理のタイミングチャートを示す図である。 シリアルインターフェースによるアクセスを行うメモリ素子のピンの割り当てを示す図である。 従来のメモリ素子の構成を示すブロック図である。 シリアルインターフェースによるデータ読み出し処理のタイミングチャートを示す図である。

符号の説明

１０ アドレスバッファ／ラッチ部、１２ コントロールロジック部、１４ データレジスタ、１６ Ｘデコーダ、１８ Ｙデコーダ、２０ メモリアレイ、２２ シリアル−パラレル変換部、２４ パラレル−シリアル変換部、３０ アドレスバッファ／ラッチ部、３２ コントロールロジック部、３４ データレジスタ、３６ Ｘデコーダ、３８ Ｙデコーダ、４０ メモリアレイ、４２ シリアル−パラレル変換部、４４ パラレル−シリアル変換部、４６ パラレル−パラレル変換部、４８ マルチプレクサ、４８ａ 切替スイッチ、１００，２００ メモリ素子。

Claims (6)

1. メモリ素子は、第１端子、第２端子、第３端子及び前記第１端子に接続されたコントロールロジック部を有し、
   前記第１端子がアドレス／データ入力端子として機能し、前記第２端子がデータ出力端子として機能し、前記第３端子がコントロール端子として機能している状態において、
   前記第１端子からの入力により、前記コントロールロジック部がパラレルインターフェースによるデータ読み出しコマンドを受け付けると、前記第１端子、前記第２端子、前記第３端子の少なくとも２つは入出力端子として機能する。
2. 請求項１に記載のメモリ素子は、さらにチップセレクト端子を有し、
   前記コントロールロジック部が前記パラレルインターフェースによるデータ読み出しコマンドを受け付けた後、前記チップセレクト端子がいったん非アクティブ状態になった後、次にアクティブ状態になったタイミングで、前記第１端子、前記第２端子、前記第３端子の少なくとも２つは入出力端子として機能する。
3. 請求項１に記載のメモリ素子は、さらにシステムクロック端子を有し、
   前記コントロールロジック部が前記パラレルインターフェースによるデータ読み出しコマンドを受け付けた後、前記システムクロック端子に入力されるシステムクロックを所定数だけカウントした後に、前記第１端子、前記第２端子、前記第３端子の少なくとも２つは入出力端子として機能する。
4. メモリ素子は、第１端子、第２端子、第３端子及び前記第１端子に接続されたコントロールロジック部を有し、
   前記第１端子、前記第２端子、前記第３端子の少なくとも２つが入出力端子として機能している状態において、
   前記入出力端子として機能している端子からの入力により、前記コントロールロジック部がシリアルインターフェースによるデータ読み出しコマンドを受け付けると、前記第１端子がアドレス／データ入力端子として機能し、前記第２端子がデータ出力端子として機能し、前記第３端子がコントロール端子として機能する。
5. 請求項４に記載のメモリ素子は、さらにチップセレクト端子を有し、
   前記コントロールロジック部が前記シリアルインターフェースによるデータ読み出しコマンドを受け付けた後、前記チップセレクト端子がいったん非アクティブ状態になった後、次にアクティブ状態になったタイミングで、前記第１端子がアドレス／データ入力端子として機能し、前記第２端子がデータ出力端子として機能し、前記第３端子がコントロール端子として機能する。
6. 請求項４に記載のメモリ素子は、さらにシステムクロック端子を有し、
   前記コントロールロジック部が前記シリアルインターフェースによるデータ読み出しコマンドを受け付けた後、前記システムクロック端子に入力されるシステムクロックを所定数だけカウントした後に、前記第１端子がアドレス／データ入力端子として機能し、前記第２端子がデータ出力端子として機能し、前記第３端子がコントロール端子として機能する。

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