TW202223671A - 記憶體系統 - Google Patents

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Abstract

實施方式提供一種提高了記憶體控制器與記憶體晶片之間之資料傳輸頻率的記憶體系統。 實施方式之記憶體系統具備記憶體晶片、及控制記憶體晶片之記憶體控制器。記憶體控制器於寫入動作中，將與第1時脈同步之第1時序信號、及與第1時序信號同步之第1資料發送至記憶體晶片。記憶體控制器於讀取動作中，將指令及位址發送至記憶體晶片之後，在第1期間與第2期間持續發送第2時序信號。第1期間係與第1時脈同步之期間，第2期間係較第1期間靠後且與第2時脈同步之期間，上述第2時脈具有與第1時脈之第1頻率不同之第2頻率。

Description

記憶體系統
實施方式係關於一種記憶體系統。
具備記憶體控制器及複數個記憶體晶片之記憶體系統已得到普及。業界希望儘可能提高記憶體控制器與各記憶體晶片之間之資料傳輸頻率。
一實施方式提供一種提高了記憶體控制器與記憶體晶片之間之資料傳輸頻率的記憶體系統。
根據一實施方式，記憶體系統具備記憶體晶片、及控制記憶體晶片之記憶體控制器。記憶體控制器於寫入動作中，將與第1時脈同步之第1時序信號、及與第1時序信號同步之第1資料發送至記憶體晶片。記憶體控制器於讀取動作中，將指令及位址發送至記憶體晶片之後，在第1期間與第2期間持續發送第2時序信號。第1期間係與第1時脈同步之期間，第2期間係較第1期間靠後且與第2時脈同步之期間，上述第2時脈具有與第1時脈之第1頻率不同之第2頻率。記憶體晶片於讀取動作中，基於與第2時脈同步之第2時序信號產生第3時序信號，並將第3時序信號、及與第3時序信號同步之第2資料發送至記憶體控制器。
以下，參照隨附圖式，詳細地說明實施方式之記憶體系統。再者，本發明不受該實施方式限定。
(實施方式) 圖1係表示與主機連接之實施方式之記憶體系統之一構成例的模式圖。記憶體系統1能夠與主機2連接。記憶體系統1與主機2之間之通信路徑之標準並不限定於特定之標準。一例中，可採用SAS(Serial Attached SCSI，串列連接小電腦系統介面)。
主機2例如為個人電腦、攜帶型資訊終端、或伺服器。記憶體系統1可自主機2受理存取請求(讀取請求或寫入請求等)。
記憶體系統1具備記憶體控制器100、及NAND(Not AND，反及)型快閃記憶體(NAND記憶體)200。NAND記憶體200包含複數個記憶體晶片210。再者，該等記憶體晶片210之種類並不限定於NAND型快閃記憶體。
NAND記憶體200具備16個記憶體晶片210a～210p作為複數個記憶體晶片210。構成NAND記憶體200之16個記憶體晶片210分別經由4個通道(ch.0～ch.3)中之任一個而連接於記憶體控制器100。
根據圖1所示之例，記憶體晶片210a～210d共通地連接於通道#0(ch.0)。記憶體晶片210e～210h共通地連接於通道#1(ch.1)。記憶體晶片210i～210l共通地連接於通道#2(ch.2)。記憶體晶片210m～210p共通地連接於通道#3(ch.3)。
各通道具有將複數條信號線束集而成之構成。記憶體控制器100能夠個別地控制各通道。記憶體控制器100藉由個別地控制複數個通道，能使各自所連接之通道有所不同之複數個記憶體晶片210同時執行動作。將於下文中敍述通道之一構成例。
記憶體系統1所具備之記憶體晶片210之數量並不限定於16個。記憶體系統1所具備之通道之數量並不限定於4個。連接於1個通道之記憶體晶片210之數量並不限定於4個。
記憶體控制器100具備CPU(Central Processing Unit，中央處理單元)110、主機介面(主機I/F)120、RAM(Random Access Memory，隨機存取記憶體)130、以及與通道之數量對應之數量(此處為4個)的NAND控制器140。記憶體控制器100例如可構成為SoC(System-On-a-Chip，晶片上系統)。記憶體控制器100亦可包含複數個晶片。
RAM130可用作主機2與NAND記憶體200之間之資料傳輸之緩衝器。具體而言，於RAM130中配置有寫入緩衝區131，該寫入緩衝區131使傳輸至NAND記憶體200之前之資料緩衝。又，於RAM130中配置有讀取緩衝區132，該讀取緩衝區132使自NAND記憶體200被讀出之資料緩衝。RAM130除了作為資料傳輸之緩衝器發揮功能以外，還可作為CPU110之工作區、各種資料之快取記憶體等發揮功能。
構成RAM130之記憶體之種類並不限定於特定種類之記憶體。例如，RAM130可由DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)、SRAM(Static Random Access Memory，靜態隨機存取記憶體)、或其等之組合構成。RAM130亦可作為與記憶體控制器100不同之晶片配備於記憶體系統1中。
主機I/F120控制主機2與記憶體控制器100之間之資訊(存取請求、應答、資料)之收發。例如，主機I/F120受理主機2發送之存取請求。又，主機I/F120將自主機2接收到之資料儲存至RAM130內之寫入緩衝區131中。又，主機I/F120將自NAND記憶體200中讀出並被儲存至RAM130內之讀取緩衝區132中的資料發送至主機2。
CPU110係基於程式(韌體程式)進行動作之處理器。CPU110總括地控制整個記憶體控制器100之動作。作為控制整個記憶體控制器100之動作之一個環節，CPU110決定NAND記憶體200中之存取對象之特定、對NAND記憶體200進行存取之存取種類、對NAND記憶體200進行存取之存取順序等。存取種類為寫入動作及讀取動作等。
各NAND控制器140連接於4個通道#0～#3中之1個。圖1中，連接於通道#i之NAND控制器140記作NAND控制器140-i。i係0以上3以下之整數。各NAND控制器140基於CPU110之決定，對經由自身所連接之通道之4個記憶體晶片210執行存取。當對記憶體晶片210進行存取時，NAND控制器140經由通道對該記憶體晶片210執行指令之傳輸、位址之傳輸、及資料之傳輸等。
記憶體控制器100之各構成要素之功能可藉由專用之硬體電路來實現，亦可藉由CPU110執行程式來實現。
圖2係表示實施方式之通道之一構成例之模式圖。4個通道具有相互等同之構成。本圖中，作為4個通道之代表，對通道#0之構成進行說明。
通道#0包含晶片賦能信號線CEn、指令鎖存賦能信號線CLE、位址鎖存賦能信號線ALE、寫入賦能信號線WEn、一對讀取賦能信號線REn/RE、一對資料選通信號線DQS/DQSn、及IO(input output，輸入輸出)信號線DQ。
晶片賦能信號線CEn係用以傳輸晶片賦能信號CEn之信號線。晶片賦能信號CEn係使成為存取對象之記憶體晶片為賦能狀態之信號。
IO信號線DQ係用以傳輸信號DQ之信號線。信號DQ為指令、位址、或資料。IO信號線DQ例如具有8位元之位寬。IO信號線DQ之位寬並不限定於此。
指令鎖存賦能信號線CLE係用以傳輸指令鎖存賦能信號CLE之信號線。指令鎖存賦能信號CLE表示於IO信號線DQ中傳輸之信號DQ為指令。NAND控制器140-0於將指令作為信號DQ傳輸時，傳輸指令鎖存賦能信號CLE。
位址鎖存賦能信號線ALE係用以傳輸位址鎖存賦能信號ALE之信號線。位址鎖存賦能信號ALE表示於IO信號線DQ中傳輸之信號DQ為位址。NAND控制器140-0於將位址作為信號DQ傳輸時，傳輸位址鎖存賦能信號ALE。
寫入賦能信號線WEn係傳輸寫入賦能信號WEn之信號線。寫入賦能信號WEn係表示擷取作為信號DQ被傳輸之指令或位址之時序的時序信號。因此，指令及位址與寫入賦能信號WEn同步被傳輸。NAND控制器140-0於將指令或位址作為信號DQ傳輸時，傳輸寫入賦能信號WEn。
一對讀取賦能信號線REn/RE係用以傳輸一對讀取賦能信號REn/RE之信號線對。一對讀取賦能信號REn/RE構成為差動信號。圖2中，為了避免圖之繁雜化，一對讀取賦能信號線REn/RE被繪製成一條線。一對讀取賦能信號REn/RE係NAND控制器140-0對記憶體晶片210指示資料之輸出時序的時序信號。以下，針對一對讀取賦能信號REn/RE進行說明時，僅提及讀取賦能信號REn，省略對讀取賦能信號RE之說明。
一對資料選通信號線DQS/DQSn係傳輸一對選通信號DQS/DQSn之信號線對。一對選通信號DQS/DQSn構成為差動信號。圖2中，為了避免圖之繁雜化，一對選通信號DQS/DQSn被繪製成一條線。一對選通信號DQS/DQSn係於資料傳輸時對傳輸對象指示資料之擷取時序的時序信號。於寫入動作時，NAND控制器140-0發送一對選通信號DQS/DQSn。即，於寫入動作時，與NAND控制器140-0發送之一對選通信號DQS/DQSn同步地傳輸資料。於讀取動作時，4個記憶體晶片210a～210d中之成為資料輸出源之記憶體晶片210發送一對選通信號DQS/DQSn。即，於讀取動作時，與成為輸出源之記憶體晶片210發送之一對選通信號DQS/DQSn同步地傳輸資料。以下，針對一對選通信號DQS/DQSn進行說明時，僅提及選通信號DQS，省略對選通信號DQSn之說明。
各通道之構成並不限定於以上所敍述之例。各通道除了包含上述信號線以外，還可包含任意之信號線。亦可省略上述信號線中之一部分。
如此，連接於1個NAND控制器140之信號線、尤其是IO信號線DQ及一對資料選通信號線DQS/DQSn分別分支成複數支，複數支中之每一支分別連接於不同之記憶體晶片。
業界希望儘可能提高記憶體控制器與各記憶體晶片之間之資料傳輸頻率、即信號DQ及選通信號DQS之頻率。若能提高信號DQ及選通信號DQS之頻率，記憶體控制器與複數個記憶體晶片之間之資料傳輸速度就會提高，因此能夠提高記憶體系統之性能。
於寫入動作中，記憶體控制器(更準確而言為NAND控制器)對連接有成為寫入對象之記憶體晶片之1個通道上所連接之複數個記憶體晶片驅動信號DQ及選通信號DQS。因此，信號DQ及選通信號DQS之驅動負載大，並且信號DQ及選通信號DQS容易受反射影響。為了於寫入動作中使信號DQ及選通信號DQS之眼圖開口較容許之程度寬，無法過度提高資料傳輸頻率。
相對於此，於讀取動作中，記憶體晶片對記憶體控制器(更準確而言為NAND控制器)驅動信號DQ及選通信號DQS，故而有容易確保眼圖開口之傾向。因此，即便使讀取動作之資料傳輸頻率高於寫入動作之資料傳輸頻率，亦能使信號DQ及選通信號DQS之眼圖開口較容許之程度寬。
因此，例如於寫入動作與讀取動作中僅能使用相同之頻率作為資料傳輸頻率之記憶體系統(以下，記作比較例之記憶體系統)之情形時，讀取動作中之資料傳輸頻率之速率受寫入動作中之資料傳輸頻率之上限限制。即，讀取動作中之資料傳輸頻率有進一步提高之餘地。
實施方式之記憶體系統1構成為於讀取動作中以與寫入動作不同之頻率執行資料傳輸。更具體而言，於讀取動作中，記憶體系統1將與較寫入動作中使用之時脈信號高之頻率之時脈同步之選通信號用於資料傳輸。藉此，在寫入動作及讀取動作中，能分別以儘可能高之頻率進行資料傳輸。
又，根據近年來顧客之要求，有相較於對記憶體系統寫入資料時之性能更加重視自記憶體系統中讀取資料時之性能這一傾向。實施方式之記憶體系統1中，能以較寫入動作中之資料傳輸頻率高之頻率自記憶體晶片210向記憶體控制器100進行資料傳輸。因此，能夠提高自記憶體系統1讀取資料時之性能，從而能以更高之水平滿足顧客要求。
實施方式之NAND控制器140為了在讀取動作與寫入動作中使用與不同頻率之時脈同步之選通信號作為資料傳輸頻率，而具備2個相位同步電路(PLL，phase locked loop(鎖相環路))。
參照圖3及圖4對實施方式之記憶體系統1之概況進行說明。圖3係用以說明實施方式之寫入動作中在NAND控制器140與記憶體晶片210之間傳輸之一部分信號的圖。4個NAND控制器140具備相互相同之構成。圖3及圖4中，作為4個NAND控制器140之代表，對控制通道#0之NAND控制器140-0之構成進行說明。又，16個記憶體晶片210具備相互相同之構成。本圖中，省略了連接於通道#0之4個記憶體晶片210a～210d中之記憶體晶片210b～210d之圖示。
NAND控制器140-0具備WPLL(write PLL)151及RPLL(read PLL)152。WPLL151係產生寫入動作中之資料傳輸等所使用之時脈之PLL。RPLL152係產生讀取動作中之資料傳輸等所使用之時脈之PLL。將WPLL151產生之時脈記作寫入時脈。將RPLL152產生之時脈記作讀取時脈。讀取時脈之頻率亦可高於寫入時脈之頻率。產生寫入時脈之電路類型並不限定於PLL。產生讀取時脈之電路類型並不限定於PLL。產生寫入時脈之電路及產生讀取時脈之電路分別能夠採用任意類型之時脈產生電路。
於寫入動作中，NAND控制器140-0將與寫入時脈、即WPLL151所產生之時脈同步之資料選通信號DQS傳輸至記憶體晶片210a。又，NAND控制器140-0將與資料選通信號DQS同步之資料作為信號DQ傳輸至記憶體晶片210a。即，於寫入動作中，資料選通信號DQS及作為信號DQ被傳輸之資料與寫入時脈同步。記憶體晶片210a基於接收到之資料選通信號DQS擷取作為信號DQ接收之資料，並將擷取之資料寫入至記憶胞陣列(下述記憶胞陣列222)中。
圖4係用以說明實施方式之讀取動作中在NAND控制器140與記憶體晶片210之間傳輸之一部分信號的圖。
於讀取動作中，NAND控制器140-0將與讀取時脈、即RPLL152所產生之時脈同步之讀取賦能信號REn傳輸至記憶體晶片210a。這樣一來，記憶體晶片210a基於讀取賦能信號REn產生資料選通信號DQS。記憶體晶片210a將所產生之資料選通信號DQS傳輸至NAND控制器140-0，並且將與資料選通信號DQS同步之讀取對象資料作為信號DQ傳輸至NAND控制器140-0。即，於讀取動作中，資料選通信號DQS及作為信號DQ被傳輸之資料與讀取時脈同步。NAND控制器140-0基於接收到之資料選通信號DQS擷取作為信號DQ接收到之資料。
圖5係表示實施方式之NAND控制器140及記憶體晶片210之更詳細之一構成例之模式圖。本圖中，與圖3及圖4相同，作為4個NAND控制器140之代表，對控制通道#0之NAND控制器140-0進行說明，作為連接於通道#0之4個記憶體晶片210a～210d之代表，對記憶體晶片210a進行說明。
記憶體晶片210a具備控制電路221、記憶胞陣列222、資料暫存器223、占空比校正電路224、用於信號DQ之IO端子225、及用於資料選通信號DQS之IO端子226。再者，圖5中省略了用於晶片賦能信號CEn之IO端子、用於指令鎖存賦能信號CLE之IO端子、用於位址鎖存賦能信號ALE之IO端子、用於寫入賦能信號WEn之IO端子、及用於讀取賦能信號REn之IO端子之圖示。
控制電路221基於晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、及寫入賦能信號WEn對記憶體晶片210之動作進行控制。
記憶胞陣列222具有排列有複數個記憶胞電晶體之構成。複數個記憶胞電晶體分別連接於位元線BL及字元線WL。記憶胞陣列222可將資料非揮發性地記憶。
資料暫存器223係具有規定容量之記憶體。規定容量例如為對記憶胞陣列222進行資料讀寫之單位大小。
於寫入動作時，資料自NAND控制器140-0作為信號DQ被傳輸，經由IO端子225被接收。該資料於基於經由IO端子226接收到之資料選通信號DQS的時序儲存至資料暫存器223中。其後，儲存至資料暫存器223中之資料自資料暫存器223被寫入至記憶胞陣列222中。
於讀取動作時，自記憶胞陣列222讀出之資料被儲存至資料暫存器223中。其後，儲存至資料暫存器223中之一部分或全部資料於基於讀取賦能信號REn之時序被讀出。此時，讀取賦能信號REn被輸入至占空比校正電路224中。記憶體晶片210a藉由利用占空比校正電路224對讀取賦能信號REn進行占空比校正等波形整形，而產生資料選通信號DQS。而且，記憶體晶片210a將所產生之資料選通信號DQS經由IO端子226傳輸。又，記憶體晶片210a將自資料暫存器223中讀出之資料經由IO端子225作為信號DQ傳輸。該資料與所產生之資料選通信號DQS同步。
NAND控制器140-0除了具備WPLL151及RPLL152以外，還具備NAND指令序列控制電路153、Cmd/Adr控制電路154、DQ/DQS發送電路155、DQ/DQS接收電路156、第1REn發送電路157、第2REn發送電路158、寫入資料路徑159、讀取資料路徑160、第1計時器161、第2計時器162、切換電路163、用於信號DQ之IO端子164、及用於資料選通信號DQS之IO端子165。
NAND指令序列控制電路153、Cmd/Adr控制電路154、DQ/DQS發送電路155、寫入資料路徑159、第1REn發送電路157、及第1計時器161基於寫入時脈來執行動作。DQ/DQS接收電路156、讀取資料路徑160、第2REn發送電路158、及第2計時器162基於讀取時脈來執行動作。
Cmd/Adr控制電路154對晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、及寫入賦能信號WEn之發送進行控制。
DQ/DQS發送電路155進行IO信號DQ及資料選通信號DQS之發送。更具體而言，DQ/DQS發送電路155於寫入動作時發送資料選通信號DQS，並且將寫入對象資料(記作寫入資料)作為信號DQ發送。
寫入資料路徑159藉由對自NAND控制器140-0之外部、更準確而言為RAM130內之寫入緩衝區131獲取之資料進行錯誤訂正編碼，而產生奇偶性，藉由將產生之奇偶性附加於該資料而產生寫入資料，並將該寫入資料傳輸至DQ/DQS發送電路155。
DQ/DQS接收電路156進行IO信號DQ及資料選通信號DQS之接收。更具體而言，DQ/DQS接收電路156於讀取動作時，基於自記憶體晶片210a接收之資料選通信號DQS擷取作為信號DQ自記憶體晶片210a接收之讀取對象資料(記作讀取資料)。再者，如上所述，自記憶體晶片210a接收之資料選通信號DQS係基於讀取賦能信號REn而產生。自記憶體晶片210a接收之資料選通信號DQS可具有與讀取時脈相同之頻率。
讀取資料路徑160基於奇偶性對DQ/DQS接收電路156所擷取之讀取資料進行錯誤訂正，並將錯誤訂正後之資料傳輸至NAND控制器140-0之外部、更準確而言為RAM130內之讀取緩衝區132。
第1REn發送電路157及第2REn發送電路158進行讀取賦能信號REn之發送。切換電路163係將讀取賦能信號REn之發送源在第1REn發送電路157及第2REn發送電路158之間進行切換之電路。
第1計時器161及第2計時器162係測定複數個信號間或某一信號之生效、否定間之時間以使複數個信號間之時序關係或某一信號之生效、否定間之時序關係滿足預先規定之時序制約的計時器電路。該時序制約亦被稱為AC(Alternating Current，交流)規格。第1計時器161基於寫入時脈進行時間之測定。第2計時器162基於讀取時脈進行時間之測定。
NAND指令序列控制電路153執行NAND控制器140-0之整體控制。針對存取之每個種類，決定了應發送之指令之種類、以及指令傳輸、位址傳輸、及資料傳輸之順序。NAND指令序列控制電路153於針對記憶體晶片210a執行存取時，以按照已決定之順序與記憶體晶片210a之間收發種類已定之指令、位址、及資料之方式，控制NAND控制器140-0所具備之各構成要素。
繼而，對實施方式之記憶體系統1之動作進行說明。
於寫入動作之情形時，NAND指令序列控制電路153自寫入緩衝區131獲取資料。該資料作為寫入資料經由寫入資料路徑159被發送至DQ/DQS發送電路155。NAND指令序列控制電路153對Cmd/Adr控制電路154及DQ/DQS發送電路155指示指令與位址之發送。指令係意指寫入之指令，位址係表示記憶體晶片210中之寫入資料之儲存目的地之位址。DQ/DQS發送電路155將指令及位址作為信號DQ經由IO端子164發送至記憶體晶片210。Cmd/Adr控制電路154於開始發送指令及位址之前，基於來自NAND指令序列控制電路153之指示，使晶片賦能信號CEn轉變為有效狀態(低位準)。然後，Cmd/Adr控制電路154於與指令及位址之發送對應之時序驅動指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、及寫入賦能信號WEn。其後，DQ/DQS發送電路155將已通過寫入資料路徑159之寫入資料作為信號DQ經由IO端子164予以發送，並且將資料選通信號DQS經由IO端子165予以發送。當寫入動作完成後，Cmd/Adr控制電路154使晶片賦能信號CEn轉變為無效狀態(高位準)。
由於NAND指令序列控制電路153、Cmd/Adr控制電路154、DQ/DQS發送電路155、及寫入資料路徑159基於寫入時脈來執行動作，故而寫入資料與寫入時脈同步地自NAND控制器140向記憶體晶片210傳輸。即，寫入動作中自記憶體控制器100向記憶體晶片210之資料傳輸頻率與寫入時脈相等。又，晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、以及作為信號DQ被發送之指令及位址與寫入時脈同步地自NAND控制器140向記憶體晶片210傳輸。
於讀取動作之情形時，NAND指令序列控制電路153對Cmd/Adr控制電路154及DQ/DQS發送電路155指示指令與位址之發送。指令係意指讀取之指令，位址係表示記憶體晶片210中之讀取資料之儲存位置之位址。DQ/DQS發送電路155將指令及位址作為信號DQ經由IO端子164發送至記憶體晶片210。Cmd/Adr控制電路154於開始發送指令及位址之前，基於來自NAND指令序列控制電路153之指示，使晶片賦能信號CEn為有效狀態(低位準)。然後，Cmd/Adr控制電路154於與指令及位址之發送對應之時序驅動指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、及寫入賦能信號WEn。其後，第1REn發送電路157及第2REn發送電路158發送讀取賦能信號REn。
於讀取動作之情形時，晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、以及作為信號DQ被發送之指令及位址亦係與寫入時脈同步地自NAND控制器140向記憶體晶片210傳輸。
讀取賦能信號REn被觸變(toggle)與讀取資料之大小對應之數量。於與讀取資料之大小對應數量之觸變開始之前，首先，將第1REn發送電路157所產生之與寫入時脈同步之讀取賦能信號REn經由切換電路163發送至記憶體晶片210。此處發送之信號僅為讀取賦能信號REn最初之轉變(例如自高位準向低位準之轉變)。讀取賦能信號REn最初之轉變被發送後，利用切換電路163使讀取賦能信號REn之發送源自第1REn發送電路157切換為第2REn發送電路158。然後，將第2REn發送電路158所產生之與讀取時脈同步之讀取賦能信號REn經由切換電路163發送至記憶體晶片210。
第2REn發送電路158使讀取賦能信號REn觸變與讀取資料之大小對應之數量。其後，利用切換電路163使讀取賦能信號REn之發送源自第2REn發送電路158切換為第1REn發送電路157。
記憶體晶片210當接收到讀取賦能信號REn時，基於讀取賦能信號REn讀出自記憶胞陣列222被讀出到資料暫存器223之資料(即讀取資料)。然後，將讀出之資料作為信號DQ經由IO端子225發送至記憶體控制器100。進而，記憶體晶片210將讀取賦能信號REn利用占空比校正電路224進行波形整形之後，作為資料選通信號DQS經由IO端子226發送至記憶體控制器100。記憶體晶片210將自資料暫存器223讀出之資料與資料選通信號DQS同步地作為信號DQ予以發送。
此處，讀取賦能信號REn與讀取時脈同步地被觸變。又，記憶體晶片210對記憶體控制器100發送之資料選通信號DQS可具有與讀取賦能信號REn相同之頻率。因此，能以與讀取時脈相同之頻率執行讀取資料之傳輸。
NAND控制器140中，DQ/DQS接收電路156於基於輸入至IO端子165之資料選通信號DQS之時序擷取作為信號DQ被輸入至IO端子164之讀取資料。DQ/DQS接收電路156所擷取之讀取資料經由讀取資料路徑160被發送至NAND控制器140之外部、更準確而言為RAM130內之讀取緩衝區132。
圖6係用以說明讀取動作中之實施方式之記憶體系統1之動作的時序圖。本時序圖示出了將已儲存於資料暫存器223中之讀取資料自記憶體晶片210傳輸至記憶體控制器100之動作。
首先，Cmd/Adr控制電路154使晶片賦能信號CEn轉變為有效狀態(低位準)(未圖示)。其次，Cmd/Adr控制電路154使指令鎖存賦能信號CLE轉變為有效狀態(高位準)(S1)。而且，當指令鎖存賦能信號CLE為有效狀態時，DQ/DQS發送電路155將指令C0作為信號DQ予以發送(S2)。指令C0係表示一連串指令序列與自記憶體晶片210向記憶體控制器100之資料傳輸相關之指令。當發送指令C0時，Cmd/Adr控制電路154觸變寫入賦能信號WEn，以使記憶體晶片210擷取指令C0(S3)。藉此，指令C0與寫入賦能信號WEn同步被傳輸。
再者，此處作為一例，設為作為信號DQ被發送之指令及位址於寫入賦能信號WEn之上升時序被擷取。
繼而，Cmd/Adr控制電路154使位址鎖存賦能信號ALE轉變為有效狀態(高位準)(S4)。而且，當位址鎖存賦能信號ALE為有效狀態時，DQ/DQS發送電路155將位址ADR作為信號DQ予以發送(S5)。此處發送之位址ADR表示儲存於資料暫存器223中之資料之讀出位置之開頭。當發送位址ADR時，Cmd/Adr控制電路154觸變寫入賦能信號WEn，以使記憶體晶片210擷取位址ADR(S6)。藉此，位址ADR與寫入賦能信號WEn同步被傳輸。
再者，於圖6之例中，位址ADR係以5個週期被發送。因此，寫入賦能信號WEn被觸變5次。再者，位址ADR之發送所需之週期數並不限定於5個週期。
繼而，Cmd/Adr控制電路154使指令鎖存賦能信號CLE轉變為有效狀態(高位準)(S7)。而且，當指令鎖存賦能信號CLE為有效狀態時，DQ/DQS發送電路155將指令C1作為信號DQ予以發送(S8)。指令C1係指示準備資料傳輸之指令。當發送指令C1時，Cmd/Adr控制電路154觸變寫入賦能信號WEn，以使記憶體晶片210擷取指令C1(S9)。
當接收到指令C1時，記憶體晶片210執行資料傳輸之準備。資料傳輸之準備係指如下處理：使讀取指標移動至作為ADR輸入之位置，並使資料開始自資料暫存器223移動至IO端子225之近前。於IO信號線DQ具有8位元之位寬之情形時，讀取資料以8位元為單位進行傳輸。此種情形時，於資料傳輸之準備處理中，記憶體晶片210將讀取資料開頭之8位元傳輸至IO端子225。
為了準備資料傳輸而應確保之時間係根據時序制約來定義。圖6所示之時間t WHR2係根據時序制約而定義之為了準備資料傳輸而應確保之時間。由寫入賦能信號WEn規定之指令C1之擷取時序、即指令C0、C1、及位址ADR全部傳輸完成之時序被定義為時間t WHR2之開始時序。
自指令C1之擷取時序起經過時間t WHR2以上之時間之後，記憶體晶片210可受理讀取賦能信號REn之初次轉變(此處為自高位準向低位準之轉變)。IO端子225及IO端子226之模式構成為能夠於受理信號之輸入之輸入模式與輸出信號之輸出模式之間進行切換。當受理讀取賦能信號REn之初次轉變時，記憶體晶片210將IO端子225及IO端子226之模式設定為輸出模式。
為了設定IO端子225及IO端子226之模式而應確保之時間亦係根據時序制約來定義。圖6所示之時間t RPRE係根據時序制約而定義之為了設定IO端子225及IO端子226之模式而應確保之時間。記憶體控制器100於讀取賦能信號REn之初次轉變後經過了時間t RPRE以上之時間之後，可使讀取賦能信號REn觸變與讀取資料之大小對應之數量。
第1計時器161於指令C1之擷取時序之後，與寫入時脈同步地測定時間t WHR2。第2計時器162於讀取賦能信號REn之初次轉變之後，與讀取時脈同步地測定時間t RPRE。
具體而言，於S9中執行寫入賦能信號WEn之觸變，於該觸變中寫入賦能信號WEn之上升時序，NAND指令序列控制電路153使第1計時器161啟動時間t WHR2之測定(S10)。
第1計時器161基於寫入時脈來測定時間。當第1計時器161之測定值達到相當於時間t WHR2之值時，NAND指令序列控制電路153使第1REn發送電路157執行讀取賦能信號REn之初次轉變(S11)。此時，NAND指令序列控制電路153利用切換電路163將讀取賦能信號REn之發送源設為第1REn發送電路157。藉此，讀取賦能信號REn之初次轉變被自第1REn發送電路157發送至記憶體晶片210。
NAND指令序列控制電路153於讀取賦能信號REn之初次轉變時，使第2計時器162啟動時間t RPRE之測定，利用切換電路163使讀取賦能信號REn之發送源自第1REn發送電路157切換為第2REn發送電路158(S12)。
第2計時器162基於讀取時脈來測定時間。寫入時脈與讀取時脈相互獨立。因此，於基於寫入時脈之時序(例如讀取賦能信號REn之初次轉變)時啟動基於讀取時脈來執行動作之第2計時器162之情形時，與第2計時器162之測定值對應之時間包含約1時脈(讀取時脈下之1時脈)之同步損失。當第2計時器162之測定值達到與時間t RPRE減去相當於該同步損失之時間後所得之時間相當之值時，推定自讀取賦能信號REn之初次轉變開始已經過了時間t RPRE。因此，當第2計時器162之測定值達到與時間t RPRE減去相當於該同步損失之時間後所得之時間相當之值時，NAND指令序列控制電路153使第2REn發送電路158開始讀取賦能信號REn之觸變(S13)。第2REn發送電路158以與讀取資料之大小對應之數量觸變讀取賦能信號REn。
記憶體晶片210中，將IO端子225及IO端子226之模式設定為輸出模式之後，接收已開始觸變之讀取賦能信號REn。記憶體晶片210利用占空比校正電路224對讀取賦能信號REn進行波形整形，並將實施過波形整形後之讀取賦能信號REn作為資料選通信號DQS予以發送(S14)。記憶體晶片210將自資料暫存器223讀出之讀取資料與基於讀取賦能信號REn所產生之資料選通信號DQS同步地作為信號DQ輸出(S15)。
當第2REn發送電路158使讀取賦能信號REn觸變與讀取資料之大小對應之數量時，NAND指令序列控制電路153利用切換電路163使讀取賦能信號REn之發送源自第2REn發送電路158切換為第1REn發送電路157(S16)。同時，NAND指令序列控制電路153使第1計時器161啟動時間t RPST之測定(S17)。
與讀取資料之大小對應之數量之讀取賦能信號之觸變完成後之保持時間係根據時序制約來定義。圖6所示之時間t RPST為該保持時間。NAND指令序列控制電路153根據第1計時器161之測定，檢測該保持時間之經過。再者，於基於讀取時脈之時序(例如利用第2REn發送電路158使讀取賦能信號REn觸變完成)時啟動基於寫入時脈來執行動作之第1計時器161之情形時，與第1計時器161之測定值對應之時間包含約1時脈(寫入時脈下之1時脈)之同步損失。當第1計時器161之測定值達到與時間t RPST減去相當於該同步損失之時間後所得之時間相當之值時，推定已經過了時間t RPST。因此，當第1計時器161之測定值達到與時間t RPST減去相當於該同步損失之時間後所得之時間相當之值時，NAND指令序列控制電路153指示Cmd/Adr控制電路154使晶片賦能信號CEn轉變為無效狀態(高位準)(S18)。
S18後經過規定時間(圖6中為時間t RPSTH)之後，NAND指令序列控制電路153使第1REn發送電路157執行讀取賦能信號REn之最後之轉變(此處為自低位準向高位準之轉變)(S19)。藉此，讀取動作結束。
如上所述，根據實施方式，於寫入動作中，記憶體控制器100將與寫入時脈同步之資料選通信號DQS、及與該資料選通信號DQS同步之寫入資料傳輸至記憶體晶片210。於讀取動作中，記憶體控制器100將與讀取時脈同步之讀取賦能信號REn傳輸至記憶體晶片210。讀取時脈之頻率高於寫入時脈之頻率。於讀取動作中，記憶體晶片210基於讀取賦能信號REn產生與讀取時脈同步之資料選通信號DQS，並將該資料選通信號DQS、及與該資料選通信號DQS同步之讀取資料傳輸至記憶體控制器100。
因此，與比較例之記憶體系統相比，能夠提高讀取動作中之資料傳輸頻率。即，實施例之記憶體系統於寫入動作及讀取動作中分別能以儘可能高之頻率進行資料傳輸。即，能夠提高記憶體控制器100與記憶體晶片210之間之資料傳輸頻率。
進而，能以更高之水平滿足顧客之以下要求：相較於對記憶體系統寫入資料時之性能更加重視自記憶體系統中讀取資料時之性能。
根據實施方式，記憶體控制器100於讀取動作中，將與寫入時脈同步之寫入賦能信號WEn、以及與寫入賦能信號WEn同步之指令及位址傳輸至記憶體晶片210。其後，記憶體控制器100將讀取賦能信號REn傳輸至記憶體晶片210。
自指令及位址向記憶體晶片210之傳輸完成後至讀取賦能信號REn之初次轉變為止應確保之時間t WHR2係根據時序制約來定義。記憶體控制器100基於寫入時脈測定時間t WHR2。時間t WHR2之測定完成後，記憶體控制器100執行讀取賦能信號REn之初次轉變。
進而，記憶體控制器100於讀取賦能信號REn之初次轉變之後，基於讀取時脈測定時間t RPRE。時間t RPRE係根據時序制約而定義之為了準備資料傳輸而應確保之時間。時間t RPRE之測定完成後，記憶體控制器100使讀取賦能信號REn與讀取時脈同步地觸變，換言之使讀取賦能信號REn轉變。
因此，能夠同時滿足關於時間t WHR2及時間t RPRE之時序制約。
若讀取賦能信號REn之初次轉變時序較經過時間t WHR2之後更遲，或讀取賦能信號REn之觸變開始時序較經過時間t RPRE之後更遲，則指令執行時間(command overhead)會變長，自記憶體系統中讀取資料時之性能劣化。實施方式中，記憶體控制器100具有對時間t WHR2及時間t RPRE分別進行測定之構成。因此，能夠防止讀取賦能信號REn之初次轉變時序之延遲、及讀取賦能信號REn之觸變開始時序之延遲，因而能夠抑制自記憶體系統1中讀取資料時之性能劣化。
又，根據實施方式，記憶體控制器100於時間t WHR2之測定完成後，使讀取賦能信號REn與讀取時脈同步地觸變與讀取資料之大小對應之數量。
然後，記憶體控制器100於讀取賦能信號REn之觸變完成後，基於寫入時脈測定時間t RPST。時間t RPST係由時序制約定義之與讀取資料之大小對應之數量之讀取賦能信號REn之觸變完成後之保持時間。時間t RPST之測定完成後，記憶體控制器100於基於寫入時脈之時序執行讀取賦能信號REn之最後之轉變。
因此，能夠滿足關於時間t RPST之時序制約。
根據實施方式，記憶體控制器100具備產生寫入時脈之WPLL151、及產生讀取時脈之RPLL152。
因此，設計者能夠任意決定寫入時脈之頻率與讀取時脈之頻率。
再者，記憶體控制器100亦可不必具備產生寫入時脈之時脈產生電路與產生讀取時脈之時脈產生電路這2個電路。記憶體控制器100亦可藉由對1個時脈產生電路所產生之時脈進行分頻等，而產生2個時脈、即寫入時脈及讀取時脈。
記憶體晶片210具備占空比校正電路224。於讀取動作中，記憶體晶片210藉由利用占空比校正電路224對讀取賦能信號REn進行波形整形，而產生資料選通信號DQS。
因此，記憶體晶片210能以與基於寫入時之資料選通信號DQS之動作速度不同之速度進行資料之輸出。又，記憶體晶片210能夠產生頻率與所輸入之讀取賦能信號REn之頻率相同之資料選通信號DQS。
以上對讀取時脈之頻率高於寫入時脈之頻率之例進行了說明。寫入時脈之頻率亦可高於讀取時脈之頻率。例如，於設計上難以使讀取動作中之資料傳輸頻率高於寫入動作中之資料傳輸頻率之情形時，藉由使寫入時脈之頻率高於讀取時脈之頻率，而能夠於寫入動作及讀取動作中分別以儘可能高之頻率進行資料傳輸。
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施方式能以其他各種方式實施，於不脫離發明主旨之範圍內，能夠進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及與其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2020-206820號(申請日：2020年12月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的所有內容。
1:記憶體系統 2:主機 100:記憶體控制器 110:CPU 120:主機I/F 130:RAM 131:寫入緩衝區 132:讀取緩衝區 140:NAND控制器 140-0～140-3:NAND控制器 151:WPLL 152:RPLL 153:NAND指令序列控制電路 154:Cmd/Adr控制電路 155:DQ/DQS發送電路 156:DQ/DQS接收電路 157:第1REn發送電路 158:第2REn發送電路 159:寫入資料路徑 160:讀取資料路徑 161:第1計時器 162:第2計時器 163:切換電路 164:IO端子 165:IO端子 200:NAND記憶體 210:記憶體晶片 210a～210p:記憶體晶片 221:控制電路 222:記憶胞陣列 223:資料暫存器 224:占空比校正電路 225:IO端子 226:IO端子 ADR:位址 ALE:位址鎖存賦能信號 C0:指令 C1:指令 CEn:晶片賦能信號 ch.0～ch.3:通道 CLE:指令鎖存賦能信號 DQS/DQSn:資料選通信號 DQ:IO信號線 REn/RE:讀取賦能信號 t RPRE:時間 t RPST:時間 t RPSTH:時間 t WHR2:時間 WEn:寫入賦能信號
圖1係表示與主機連接之實施方式之記憶體系統之一構成例的模式圖。 圖2係表示實施方式之通道之一構成例之模式圖。 圖3係用以說明實施方式之寫入動作中在NAND控制器與記憶體晶片之間傳輸之一部分信號之圖。 圖4係用以說明實施方式之讀取動作中在NAND控制器與記憶體晶片之間傳輸之一部分信號之圖。 圖5係表示實施方式之NAND控制器及記憶體晶片之更詳細之一構成例的模式圖。 圖6係用以說明讀取動作中之實施方式之記憶體系統之動作的時序圖。
140-0:NAND控制器
151:WPLL
152:RPLL
210a:記憶體晶片

Claims (12)

  1. 一種記憶體系統，其具備： 記憶體晶片；及 記憶體控制器，其控制上述記憶體晶片； 上述記憶體控制器係： 於寫入動作中，將與第1時脈同步之第1時序信號、及與上述第1時序信號同步之第1資料發送至上述記憶體晶片， 於讀取動作中，將指令及位址向上述記憶體晶片發送後，跨於第1期間及第2期間發送第2時序信號， 上述第1期間係與上述第1時脈同步之期間， 上述第2期間係較上述第1期間靠後，且與第2時脈同步之期間，上述第2時脈具有與上述第1時脈之第1頻率不同之第2頻率，且 上述記憶體晶片係： 於上述讀取動作中，基於與上述第2時脈同步之上述第2時序信號產生第3時序信號，且將上述第3時序信號、及與上述第3時序信號同步之第2資料發送至上述記憶體控制器。
  2. 如請求項1之記憶體系統，其中 上述記憶體控制器於上述讀取動作中， 將與上述第1時脈同步之第4時序信號、以及與上述第4時序信號同步之上述指令及上述位址發送至上述記憶體晶片，其後，將上述第2時序信號發送至上述記憶體晶片。
  3. 如請求項1之記憶體系統，其中 上述記憶體控制器係： 於上述指令及上述位址向上述記憶體晶片之發送完成後經過第1時間之後，於上述第1期間將與上述第1時脈同步之上述第2時序信號向上述記憶體晶片發送。
  4. 如請求項3之記憶體系統，其中 上述指令包含：與自上述記憶體晶片向上述記憶體控制器之上述第2資料之發送相關之指令。
  5. 如請求項3之記憶體系統，其中 上述記憶體控制器係： 於與上述第1時脈同步之上述第2時序信號向上述記憶體晶片之發送完成後經過第2時間之後，於上述第2期間，將與上述第2時脈同步之上述第2時序信號向上述記憶體晶片發送。
  6. 如請求項5之記憶體系統，其中 上述記憶體控制器於經過上述第2時間之後，以與上述第2資料之大小對應之次數進行觸變(toggle)，且發送與上述第2時脈同步之上述第2時序信號。
  7. 如請求項6之記憶體系統，其中 上述記憶體控制器係： 於上述第2期間，於與上述第2時脈同步之上述第2時序信號之觸變完成後經過第3時間之後，將與上述第1時脈同步之上述第2時序信號向上述記憶體晶片發送。
  8. 如請求項1之記憶體系統，其中 上述記憶體控制器具備： 第1時脈產生電路，其產生上述第1時脈； 第2時脈產生電路，其產生上述第2時脈；及 電路，其在與上述第1時脈同步之上述第2時序信號之發送電路和與上述第2時脈同步之上述第2時序信號之發送電路之間，切換上述第2時序信號之發送源。
  9. 如請求項1之記憶體系統，其中 上述記憶體控制器具備： 將與上述第1時脈同步之上述第2時序信號和與上述第2時脈同步之上述第2時序信號進行切換之電路。
  10. 如請求項1之記憶體系統，其進而具備將上述記憶體控制器與上述記憶體晶片連接之第1信號線、將上述記憶體控制器與上述記憶體晶片連接之第2信號線、及將上述記憶體控制器與上述記憶體晶片連接之第3信號線，其中 上述第1信號線係用於將上述第2時序信號自上述記憶體控制器向上述記憶體晶片發送之信號線， 上述第2信號線係用於將上述第1時序信號自上述記憶體控制器向上述記憶體晶片發送、及將上述第3時序信號自上述記憶體晶片向上述記憶體控制器發送之信號線，且 上述第3信號線係用於將上述第1資料自上述記憶體控制器向上述記憶體晶片發送、將上述第2資料自上述記憶體晶片向上述記憶體控制器發送、將指令自上述記憶體控制器向上述記憶體晶片發送、及將位址自上述記憶體控制器向上述記憶體晶片發送之信號線。
  11. 如請求項1之記憶體系統，其中 上述記憶體晶片具備波形整形電路，且 上述波形整形電路對上述第2時序信號進行波形整形而產生上述第3時序信號。
  12. 如請求項1之記憶體系統，其中 上述第2頻率高於上述第1頻率。
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