JP2022094033A - メモリシステム - Google Patents

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Abstract

【課題】メモリコントローラとメモリチップとの間のデータ転送の周波数を高くしたメモリシステムを提供すること。【解決手段】メモリシステムは、メモリチップと、メモリチップを制御するメモリコントローラと、を備える。メモリコントローラは、ライト動作では、第１クロックに同期した第１タイミング信号と、第１タイミング信号に同期した第１データとをメモリチップに転送する。メモリコントローラは、リード動作では、第１クロックの周波数と異なる周波数の高い第２クロックに少なくとも同期した第２タイミング信号をメモリチップへ転送する。メモリチップは、リード動作では、第２クロックに同期した第３タイミング信号を第２タイミング信号に基づいて生成し、第３タイミング信号と、第３タイミング信号に同期した第２データとをメモリコントローラに転送する。【選択図】図４

Description

実施形態は、メモリシステムに関する。
メモリコントローラと複数のメモリチップとを備えるメモリシステムが普及している。メモリコントローラと各メモリチップとの間のデータ転送の周波数をできるだけ高くしたいという要望がある。
米国特許出願公開第２００７／０１０６８３６号明細書 米国特許出願公開第２０１８／０２２５２３６号明細書 米国特許第７３８２６７９号明細書
Ren-Shuo Liu, Jian-Hao Huang, "DI-SSD: Desymmetrized Interconnection Architecture and Dynamic Timing Calibration for Solid-State Drives", [online], 2018 23rd Asia and South Pacific Design Automation Conference, [retrieved on 2020-12-11], retrieved from the Internet: <URL: https://ieeexplore.ieee.org/document/8297279>
一つの実施形態は、メモリコントローラとメモリチップとの間のデータ転送の周波数を高くしたメモリシステムを提供することを目的とする。
一つの実施形態によれば、メモリシステムは、メモリチップと、メモリチップを制御するメモリコントローラと、を備える。メモリコントローラは、ライト動作では、第１クロックに同期した第１タイミング信号と、第１タイミング信号に同期した第１データとをメモリチップに転送する。メモリコントローラは、リード動作では、第１クロックの周波数と異なる周波数の第２クロックに少なくとも同期した第２タイミング信号をメモリチップへ転送する。メモリチップは、リード動作では、第２クロックに同期した第３タイミング信号を第２タイミング信号に基づいて生成し、第３タイミング信号と、第３タイミング信号に同期した第２データとをメモリコントローラに転送する。
図１は、ホストと接続された実施形態のメモリシステムの構成の一例を示す模式的な図である。 図２は、実施形態のチャネルの構成の一例を示す模式的な図である。 図３は、実施形態のライト動作においてＮＡＮＤコントローラとメモリチップとの間で転送される信号の一部を説明するための図である。 図４は、実施形態のリード動作においてＮＡＮＤコントローラとメモリチップとの間で転送される信号の一部を説明するための図である。 図５は、実施形態のＮＡＮＤコントローラおよびメモリチップのより詳細な構成の一例を示す模式的な図である。 図６は、リード動作における実施形態のメモリシステムの動作を説明するためのタイミングチャートである。
以下に添付図面を参照して、実施形態のメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
図１は、ホストと接続された実施形態のメモリシステムの構成の一例を示す模式的な図である。メモリシステム１は、ホスト２と接続可能である。メモリシステム１とホスト２との間の通信路の規格は、特定の規格に限定されない。一例では、ＳＡＳ（Serial Attached SCSI）が採用され得る。
ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバである。メモリシステム１は、ホスト２からアクセス要求（リード要求やライト要求など）を受け付けることができる。
メモリシステム１は、メモリコントローラ１００と、ＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ）２００と、を備えている。ＮＡＮＤメモリ２００は、複数のメモリチップ２１０によって構成される。なお、これらのメモリチップ２１０の種類は、ＮＡＮＤ型のフラッシュメモリに限定されない。
ＮＡＮＤメモリ２００は、複数のメモリチップ２１０として、１６個のメモリチップ２１０ａ～２１０ｐを備える。ＮＡＮＤメモリ２００を構成する１６個のメモリチップ２１０は、それぞれ、４つのチャネル（ｃｈ．０～ｃｈ．３）の何れかを介してメモリコントローラ１００に接続されている。
図１に示した例に従えば、メモリチップ２１０ａ～２１０ｄは、チャネル＃０（ｃｈ．０）に共通に接続されている。メモリチップ２１０ｅ～２１０ｈは、チャネル＃１（ｃｈ．１）に共通に接続されている。メモリチップ２１０ｉ～２１０ｌは、チャネル＃２（ｃｈ．２）に共通に接続されている。メモリチップ２１０ｍ～２１０ｐは、チャネル＃３（ｃｈ．３）に共通に接続されている。
各チャネルは、複数の信号線を束ねた構成を有している。メモリコントローラ１００は、各チャネルを個別に制御することができる。メモリコントローラ１００は、複数のチャネルを個別に制御することによって、それぞれ接続されたチャネルが異なる複数のメモリチップ２１０を同時に動作させることができる。チャネルの構成の一例は後述される。
メモリシステム１が備えるメモリチップ２１０の数は、１６個に限定されない。メモリシステム１が備えるチャネルの数は、４つに限定されない。１つのチャネルに接続されるメモリチップ２１０の数は、４つに限定されない。
メモリコントローラ１００は、ＣＰＵ（Central Processing Unit）１１０と、ホストインタフェース（ホストＩ／Ｆ）１２０と、ＲＡＭ（Random Access Memory）１３０と、チャネルの数に対応する数（ここでは４つ）のＮＡＮＤコントローラ１４０と、を備える。メモリコントローラ１００は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。メモリコントローラ１００は、複数のチップによって構成されてもよい。
ＲＡＭ１３０は、ホスト２とＮＡＮＤメモリ２００との間のデータ転送のバッファとして使用され得る。具体的には、ＲＡＭ１３０には、ＮＡＮＤメモリ２００に転送される前のデータがバッファされるライトバッファ１３１がアロケートされている。また、ＲＡＭ１３０には、ＮＡＮＤメモリ２００から読み出されたデータがバッファされるリードバッファ１３２がアロケートされている。ＲＡＭ１３０は、データ転送のバッファとしての機能のほかに、ＣＰＵ１１０のワーキングエリア、各種データのキャッシュメモリ、などとして機能し得る。
ＲＡＭ１３０を構成するメモリの種類は特定の種類のメモリに限定されない。例えば、ＲＡＭ１３０は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、またはこれらの組み合わせによって構成され得る。ＲＡＭ１３０は、メモリコントローラ１００とは別のチップとしてメモリシステム１に具備されてもよい。
ホストＩ／Ｆ１２０は、ホスト２とメモリコントローラ１００との間の情報（アクセス要求、応答、データ）の送受信を制御する。例えば、ホストＩ／Ｆ１２０は、ホスト２が送信したアクセス要求を受け付ける。また、ホストＩ／Ｆ１２０は、ホスト２から受信したデータをＲＡＭ１３０内のライトバッファ１３１に格納する。また、ホストＩ／Ｆ１２０は、ＮＡＮＤメモリ２００から読み出されてＲＡＭ１３０内のリードバッファ１３２に格納されたデータをホスト２に送信する。
ＣＰＵ１１０は、プログラム（ファームウェアプログラム）に基づいて動作するプロセッサである。ＣＰＵ１１０は、メモリコントローラ１００全体の動作を統括的に制御する。ＣＰＵ１１０は、メモリコントローラ１００全体の動作の制御の一環として、ＮＡＮＤメモリ２００におけるアクセス先の特定、ＮＡＮＤメモリ２００へのアクセスの種類、ＮＡＮＤメモリ２００へのアクセスの順番、などを決定する。アクセスの種類は、ライト動作およびリード動作などである。
各ＮＡＮＤコントローラ１４０は、４つのチャネル＃０～＃３のうちの１つに接続されている。図１では、チャネル＃ｉに接続されたＮＡＮＤコントローラ１４０は、ＮＡＮＤコントローラ１４０－ｉと表記されている。ｉは、０以上で３以下の整数である。各ＮＡＮＤコントローラ１４０は、ＣＰＵ１１０による決定に基づき、自身に接続されたチャネルを介した４つのメモリチップ２１０に対するアクセスを実行する。ＮＡＮＤコントローラ１４０は、メモリチップ２１０にアクセスする際には、当該メモリチップ２１０に対し、チャネルを介して、コマンドの転送、アドレスの転送、およびデータの転送、など実行する。
メモリコントローラ１００の各構成要素の機能は、専用のハードウェア回路によって実現されてもよく、ＣＰＵ１１０がプログラムを実行することによって実現されてもよい。
図２は、実施形態のチャネルの構成の一例を示す模式的な図である。４つのチャネルは互いに等しい構成を有している。本図では４つのチャネルの代表として、チャネル＃０の構成について説明する。
チャネル＃０は、チップイネーブル信号線ＣＥｎ、コマンドラッチイネーブル信号線ＣＬＥ、アドレスラッチイネーブル信号線ＡＬＥ、ライトイネーブル信号線ＷＥｎ、一対のリードイネーブル信号線ＲＥｎ／ＲＥ、一対のデータストローブ信号線ＤＱＳ／ＤＱＳｎ、およびＩＯ（input output）信号線ＤＱ、を含む。
チップイネーブル信号線ＣＥｎは、チップイネーブル信号ＣＥｎの転送に使用される信号線である。チップイネーブル信号ＣＥｎは、アクセスの対象となるメモリチップをイネーブル状態とするための信号である。
ＩＯ信号線ＤＱは、信号ＤＱの転送に使用される信号線である。信号ＤＱは、コマンド、アドレス、またはデータである。ＩＯ信号線ＤＱは、例えば８ビットのビット幅を有する。ＩＯ信号線ＤＱのビット幅はこれに限定されない。
コマンドラッチイネーブル信号線ＣＬＥは、コマンドラッチイネーブル信号ＣＬＥの転送に使用される信号線である。コマンドラッチイネーブル信号ＣＬＥは、ＩＯ信号線ＤＱを転送される信号ＤＱがコマンドであることを示す。ＮＡＮＤコントローラ１４０－０は、コマンドを信号ＤＱとして転送するとき、コマンドラッチイネーブル信号ＣＬＥを転送する。
アドレスラッチイネーブル信号線ＡＬＥは、アドレスラッチイネーブル信号ＡＬＥの転送に使用される信号線である。アドレスラッチイネーブル信号ＡＬＥは、ＩＯ信号線ＤＱを転送される信号ＤＱがアドレスであることを示す。ＮＡＮＤコントローラ１４０－０は、アドレスを信号ＤＱとして転送するとき、アドレスラッチイネーブル信号ＡＬＥを転送する。
ライトイネーブル信号線ＷＥｎは、ライトイネーブル信号ＷＥｎを転送する信号線である。ライトイネーブル信号ＷＥｎは、信号ＤＱとして転送されるコマンドまたはアドレスを取り込むタイミングを示すタイミング信号である。よって、コマンドおよびアドレスは、ライトイネーブル信号ＷＥｎに同期して転送される。ＮＡＮＤコントローラ１４０－０は、コマンドまたはアドレスを信号ＤＱとして転送するとき、ライトイネーブル信号ＷＥｎを転送する。
一対のリードイネーブル信号線ＲＥｎ／ＲＥは、一対のリードイネーブル信号ＲＥｎ／ＲＥの転送に使用される信号線の対である。一対のリードイネーブル信号ＲＥｎ／ＲＥは、差動信号として構成される。図２では、図の煩雑化を避けるために、一対のリードイネーブル信号線ＲＥｎ／ＲＥは、一本の線として描画されている。一対のリードイネーブル信号ＲＥｎ／ＲＥは、ＮＡＮＤコントローラ１４０－０がメモリチップ２１０にデータの出力タイミングを指示するタイミング信号である。以降、一対のリードイネーブル信号ＲＥｎ／ＲＥについて説明するときは、リードイネーブル信号ＲＥｎのみ言及し、リードイネーブル信号ＲＥへの言及を省略する。
一対のデータストローブ信号線ＤＱＳ／ＤＱＳｎは、一対のストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線の対である。一対のストローブ信号ＤＱＳ／ＤＱＳｎは、差動信号として構成される。図２では、図の煩雑化を避けるために、一対のストローブ信号ＤＱＳ／ＤＱＳｎは、一本の線として描画されている。一対のストローブ信号ＤＱＳ／ＤＱＳｎは、データ転送の際に、転送先にデータの取り込みタイミングを指示するタイミング信号である。ライト動作の際には、ＮＡＮＤコントローラ１４０－０が、一対のストローブ信号ＤＱＳ／ＤＱＳｎを送信する。すなわち、ライト動作の際には、ＮＡＮＤコントローラ１４０－０が送信する一対のストローブ信号ＤＱＳ／ＤＱＳｎに同期してデータが転送される。リード動作の際には、４つのメモリチップ２１０ａ～２１０ｄのうちのデータの出力元のメモリチップ２１０が、一対のストローブ信号ＤＱＳ／ＤＱＳｎを送信する。すなわち、リード動作の際には、出力元のメモリチップ２１０が送信する一対のストローブ信号ＤＱＳ／ＤＱＳｎに同期してデータが転送される。以降、一対のストローブ信号ＤＱＳ／ＤＱＳｎについて説明するときは、ストローブ信号ＤＱＳのみ言及し、ストローブ信号ＤＱＳｎへの言及を省略する。
各チャネルの構成は、以上に述べた例に限定されない。各チャネルは、上記の信号線以外に任意の信号線を含み得る。上記の信号線のうちの一部が省略されてもよい。
このように、１つのＮＡＮＤコントローラ１４０に接続された信号線、特にＩＯ信号線ＤＱおよび一対のデータストローブ信号線ＤＱＳ／ＤＱＳｎのそれぞれは、複数の枝に分岐して、複数の枝のそれぞれはそれぞれ異なるメモリチップに接続される。
メモリコントローラと各メモリチップとの間のデータ転送の周波数、つまり、信号ＤＱおよびストローブ信号ＤＱＳの周波数、をできるだけ高くしたいという要望がある。信号ＤＱおよびストローブ信号ＤＱＳの周波数を高くすることができれば、メモリコントローラと複数のメモリチップとの間のデータ転送の速度が向上するので、メモリシステムの性能を高めることができる。
ライト動作においては、メモリコントローラ（より正確にはＮＡＮＤコントローラ）は、ライト先のメモリチップが接続された１つのチャネルに接続された複数のメモリチップに対して信号ＤＱおよびストローブ信号ＤＱＳを駆動することになる。したがって、信号ＤＱおよびストローブ信号ＤＱＳの駆動の負荷が大きいうえに、信号ＤＱおよびストローブ信号ＤＱＳが反射の影響を受けやすい。ライト動作において信号ＤＱおよびストローブ信号ＤＱＳのアイ開口を許容されるレベルより広くするためには、データ転送の周波数をあまり高くすることができない。
これに対し、リード動作においては、メモリチップがメモリコントローラ（より正確にはＮＡＮＤコントローラ）に対して信号ＤＱおよびストローブ信号ＤＱＳを駆動するので、アイ開口を確保しやすい傾向にある。したがって、リード動作のデータ転送の周波数をライト動作のデータ転送の周波数よりも高くしても、信号ＤＱおよびストローブ信号ＤＱＳのアイ開口を許容されるレベルより広くすることができる。
したがって、例えばライト動作とリード動作とでデータ転送の周波数として同一の周波数しか使用できないメモリシステム（以降、比較例にかかるメモリシステムと表記する）の場合、ライト動作におけるデータ転送の周波数の上限によってリード動作におけるデータ転送の周波数が律速される。つまり、リード動作におけるデータ転送の周波数にはより高くする余地がある。
実施形態のメモリシステム１は、リード動作では、ライト動作と異なる周波数でデータ転送を実行するように構成されている。より具体的には、メモリシステム１は、リード動作には、ライト動作に使用されるクロック信号よりも高い周波数のクロックに同期するストローブ信号を、データ転送に使用する。これによって、ライト動作およびリード動作のそれぞれにおいて、可及的に高い周波数でデータ転送を行うことが可能となる。
また、近年の顧客要求によれば、メモリシステムにデータを書き込む際の性能よりも、メモリシステムからデータをリードする際の性能が重視される傾向がある。実施形態のメモリシステム１では、ライト動作におけるデータ転送の周波数より高い周波数でメモリチップ２１０からメモリコントローラ１００へのデータ転送を行うことが可能になる。従って、メモリシステム１からデータをリードする際の性能を向上させることができ、顧客要求をより高いレベルで満たすことができる。
実施形態のＮＡＮＤコントローラ１４０は、リード動作とライト動作とで異なる周波数のクロックに同期したストローブ信号をデータ転送の周波数として使用するために、２つの位相同期回路（phase locked loop：ＰＬＬ）を備えている。
図３および図４を参照して、実施形態のメモリシステム１の概略を説明する。図３は、実施形態のライト動作においてＮＡＮＤコントローラ１４０とメモリチップ２１０との間で転送される信号の一部を説明するための図である。４つのＮＡＮＤコントローラ１４０は、互いに同じ構成を備える。図３および図４では４つのＮＡＮＤコントローラ１４０の代表として、チャネル＃０を制御するＮＡＮＤコントローラ１４０－０の構成について説明する。また、１６個のメモリチップ２１０は、互いに同じ構成を備える。本図では、チャネル＃０に接続された４つのメモリチップ２１０ａ～２１０ｄのうちのメモリチップ２１０ｂ～２１０ｄの図示を省略する。
ＮＡＮＤコントローラ１４０－０は、ＷＰＬＬ（write PLL）１５１およびＲＰＬＬ（read PLL）１５２を備える。ＷＰＬＬ１５１は、ライト動作におけるデータ転送などに使用されるクロックを生成するＰＬＬである。ＲＰＬＬ１５２は、リード動作におけるデータ転送などに使用されるクロックを生成するＰＬＬである。ＷＰＬＬ１５１が生成するクロックを、ライトクロックと表記する。ＲＰＬＬ１５２が生成するクロックを、リードクロックと表記する。リードクロックの周波数は、ライトクロックの周波数よりも高くてもよい。ライトクロックを生成する回路のタイプは、ＰＬＬに限定されない。リードクロックを生成する回路のタイプは、ＰＬＬに限定されない。ライトクロックを生成する回路およびリードクロックを生成する回路のそれぞれには、任意のタイプのクロック生成回路を採用することが可能である。
ライト動作においては、ＮＡＮＤコントローラ１４０－０は、ライトクロック、つまりＷＰＬＬ１５１が生成したクロック、に同期したデータストローブ信号ＤＱＳをメモリチップ２１０ａに転送する。また、ＮＡＮＤコントローラ１４０－０は、データストローブ信号ＤＱＳに同期したデータを、信号ＤＱとしてメモリチップ２１０ａに転送する。すなわち、ライト動作においては、データストローブ信号ＤＱＳおよび信号ＤＱとして転送されるデータはライトクロックに同期している。メモリチップ２１０ａは、信号ＤＱとして受信したデータを、受信したデータストローブ信号ＤＱＳに基づいて取り込み、取り込んだデータをメモリセルアレイ（後述するメモリセルアレイ２２２）に書き込む。
図４は、実施形態のリード動作においてＮＡＮＤコントローラ１４０とメモリチップ２１０との間で転送される信号の一部を説明するための図である。
リード動作においては、ＮＡＮＤコントローラ１４０－０は、リードクロック、つまりＲＰＬＬ１５２が生成したクロック、に同期したリードイネーブル信号ＲＥｎをメモリチップ２１０ａに転送する。すると、メモリチップ２１０ａは、リードイネーブル信号ＲＥｎに基づいてデータストローブ信号ＤＱＳを生成する。メモリチップ２１０ａは、生成したデータストローブ信号ＤＱＳをＮＡＮＤコントローラ１４０－０に転送するとともに、データストローブ信号ＤＱＳに同期したリード対象のデータを信号ＤＱとしてＮＡＮＤコントローラ１４０－０に転送する。すなわち、リード動作においては、データストローブ信号ＤＱＳおよび信号ＤＱとして転送されるデータはリードクロックに同期している。ＮＡＮＤコントローラ１４０－０は、信号ＤＱとして受信したデータを、受信したデータストローブ信号ＤＱＳに基づいて取り込む。
図５は、実施形態のＮＡＮＤコントローラ１４０およびメモリチップ２１０のより詳細な構成の一例を示す模式的な図である。本図では、図３および図４と同様に、４つのＮＡＮＤコントローラ１４０の代表としてチャネル＃０を制御するＮＡＮＤコントローラ１４０－０を、チャネル＃０に接続された４つのメモリチップ２１０ａ～２１０ｄの代表としてメモリチップ２１０ａを、それぞれ説明する。
メモリチップ２１０ａは、制御回路２２１、メモリセルアレイ２２２、データレジスタ２２３、デューティ補正回路２２４、信号ＤＱ用のＩＯ端子２２５、およびデータストローブ信号ＤＱＳ用のＩＯ端子２２６を備える。なお、図５においては、チップイネーブル信号ＣＥｎ用のＩＯ端子、コマンドラッチイネーブル信号ＣＬＥ用のＩＯ端子、アドレスラッチイネーブル信号ＡＬＥ用のＩＯ端子、ライトイネーブル信号ＷＥｎ用のＩＯ端子、およびリードイネーブル信号ＲＥｎ用のＩＯ端子の図示を省略している。
制御回路２２１は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、およびライトイネーブル信号ＷＥｎに基づき、メモリチップ２１０の動作を制御する。
メモリセルアレイ２２２は、複数のメモリセルトランジスタが配列された構成を有している。複数のメモリセルトランジスタのそれぞれは、ビット線ＢＬとワード線ＷＬとに接続されている。メモリセルアレイ２２２は、データを不揮発に記憶することができる。
データレジスタ２２３は、所定の容量を有するメモリである。所定の容量は、例えば、メモリセルアレイ２２２に対するデータの読み書きの単位のサイズである。
ライト動作の際には、データはＮＡＮＤコントローラ１４０－０から信号ＤＱとして転送され、ＩＯ端子２２５を介して受信される。このデータは、ＩＯ端子２２６を介して受信されたデータストローブ信号ＤＱＳに基づくタイミングでデータレジスタ２２３に格納される。その後、データレジスタ２２３に格納されたデータは、データレジスタ２２３からメモリセルアレイ２２２に書き込まれる。
リード動作の際には、メモリセルアレイ２２２から読み出されたデータは、データレジスタ２２３に格納される。その後、データレジスタ２２３に格納されたデータの一部または全部は、リードイネーブル信号ＲＥｎに基づくタイミングで読み出される。このとき、リードイネーブル信号ＲＥｎは、デューティ補正回路２２４に入力される。メモリチップ２１０ａは、リードイネーブル信号ＲＥｎに対してデューティ補正回路２２４によってデューティ補正などの波形整形を行うことで、データストローブ信号ＤＱＳを生成する。そして、メモリチップ２１０ａは、生成したデータストローブ信号ＤＱＳをＩＯ端子２２６を介して転送する。また、メモリチップ２１０ａは、データレジスタ２２３から読み出したデータを、ＩＯ端子２２５を介し、信号ＤＱとして転送する。このデータは、生成したデータストローブ信号ＤＱＳに同期している。
ＮＡＮＤコントローラ１４０－０は、ＷＰＬＬ１５１およびＲＰＬＬ１５２に加えて、ＮＡＮＤコマンドシーケンス制御回路１５３、Ｃｍｄ／Ａｄｒ制御回路１５４、ＤＱ／ＤＱＳ送信回路１５５、ＤＱ／ＤＱＳ受信回路１５６、第１ＲＥｎ送信回路１５７、第２ＲＥｎ送信回路１５８、ライトデータパス１５９、リードデータパス１６０、第１タイマ１６１、第２タイマ１６２、切り替え回路１６３、信号ＤＱ用のＩＯ端子１６４、およびデータストローブ信号ＤＱＳ用のＩＯ端子１６５を備える。
ＮＡＮＤコマンドシーケンス制御回路１５３、Ｃｍｄ／Ａｄｒ制御回路１５４、ＤＱ／ＤＱＳ送信回路１５５、ライトデータパス１５９、第１ＲＥｎ送信回路１５７、および第１タイマ１６１は、ライトクロックに基づいて動作する。ＤＱ／ＤＱＳ受信回路１５６、リードデータパス１６０、第２ＲＥｎ送信回路１５８、および第２タイマ１６２は、リードクロックに基づいて動作する。
Ｃｍｄ／Ａｄｒ制御回路１５４は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、およびライトイネーブル信号ＷＥｎの送信を制御する。
ＤＱ／ＤＱＳ送信回路１５５は、ＩＯ信号ＤＱおよびデータストローブ信号ＤＱＳの送信を行う。より具体的には、ＤＱ／ＤＱＳ送信回路１５５は、ライト動作の際に、データストローブ信号ＤＱＳを送信するとともに、ライト対象のデータ（ライトデータと表記する）を信号ＤＱとして送信する。
ライトデータパス１５９は、ＮＡＮＤコントローラ１４０－０の外部、より正確にはＲＡＭ１３０内のライトバッファ１３１、から取得されたデータに対して誤り訂正符号化を行うことによってパリティを生成し、生成したパリティを当該データに付加することによってライトデータを生成し、当該ライトデータをＤＱ／ＤＱＳ送信回路１５５まで転送する。
ＤＱ／ＤＱＳ受信回路１５６は、ＩＯ信号ＤＱおよびデータストローブ信号ＤＱＳの受信を行う。より具体的には、ＤＱ／ＤＱＳ受信回路１５６は、リード動作の際に、信号ＤＱとしてメモリチップ２１０ａから受信するリード対象のデータ（リードデータと表記する）を、メモリチップ２１０ａから受信するデータストローブ信号ＤＱＳに基づいて取り込む。なお、前述されたように、メモリチップ２１０ａから受信するデータストローブ信号ＤＱＳは、リードイネーブル信号ＲＥｎに基づいて生成されたものである。メモリチップ２１０ａから受信するデータストローブ信号ＤＱＳは、リードクロックと同じ周波数を有し得る。
リードデータパス１６０は、ＤＱ／ＤＱＳ受信回路１５６によって取り込まれたリードデータに対してパリティに基づく誤り訂正を行い、誤り訂正の後のデータを、ＮＡＮＤコントローラ１４０－０の外部、より正確にはＲＡＭ１３０内のリードバッファ１３２、まで転送する。
第１ＲＥｎ送信回路１５７および第２ＲＥｎ送信回路１５８は、リードイネーブル信号ＲＥｎの送信を行う。切り替え回路１６３は、リードイネーブル信号ＲＥｎの送信元を、第１ＲＥｎ送信回路１５７および第２ＲＥｎ送信回路１５８の間で切り替える回路である。
第１タイマ１６１および第２タイマ１６２は、複数の信号間のタイミング関係またはある信号のアサート・ネゲート間のタイミング関係が、予め定められたタイミング制約を満たすように、複数の信号間またはある信号のアサート・ネゲート間の時間を測定するタイマ回路である。このタイミング制約は、ＡＣ（Alternating Current）スペックとも称される。第１タイマ１６１は、ライトクロックに基づいて時間の測定を行う。第２タイマ１６２は、リードクロックに基づいて時間の測定を行う。
ＮＡＮＤコマンドシーケンス制御回路１５３は、ＮＡＮＤコントローラ１４０－０全体の制御を実行する。アクセスの種類毎に、送信すべきコマンドの種類と、コマンドの転送、アドレスの転送、およびデータの転送、の順番とが決められている。ＮＡＮＤコマンドシーケンス制御回路１５３は、メモリチップ２１０ａに対するアクセスを実行する際に、決められた順番で決められた種類のコマンド、アドレス、およびデータをメモリチップ２１０ａとの間で送受信するように、ＮＡＮＤコントローラ１４０－０が備える各構成要素を制御する。
続いて、実施形態のメモリシステム１の動作を説明する。
ライト動作の場合、ＮＡＮＤコマンドシーケンス制御回路１５３は、ライトバッファ１３１からデータを取得する。当該データは、ライトデータパス１５９を介してＤＱ／ＤＱＳ送信回路１５５にライトデータとして送られる。ＮＡＮＤコマンドシーケンス制御回路１５３は、コマンドとアドレスの送信を、Ｃｍｄ／Ａｄｒ制御回路１５４およびＤＱ／ＤＱＳ送信回路１５５に指示する。コマンドは、ライトを意味するコマンドであり、アドレスは、メモリチップ２１０におけるライトデータの格納先を示すアドレスである。ＤＱ／ＤＱＳ送信回路１５５は、コマンドおよびアドレスをＩＯ端子１６４を介して信号ＤＱとしてメモリチップ２１０に送信する。Ｃｍｄ／Ａｄｒ制御回路１５４は、コマンドおよびアドレスの送信が始まる前に、ＮＡＮＤコマンドシーケンス制御回路１５３からの指示に基づき、チップイネーブル信号ＣＥｎをアクティブ状態（Ｌｏｗレベル）に遷移させる。そして、Ｃｍｄ／Ａｄｒ制御回路１５４は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、およびライトイネーブル信号ＷＥｎを、コマンドおよびアドレスの送信に対応したタイミングで駆動する。その後、ＤＱ／ＤＱＳ送信回路１５５は、ライトデータパス１５９を通過したライトデータを信号ＤＱとしてＩＯ端子１６４を介して送信するとともに、データストローブ信号ＤＱＳをＩＯ端子１６５を介して送信する。ライト動作が完了すると、Ｃｍｄ／Ａｄｒ制御回路１５４は、チップイネーブル信号ＣＥｎを非アクティブ状態（Ｈｉｇｈレベル）に遷移させる。
ＮＡＮＤコマンドシーケンス制御回路１５３、Ｃｍｄ／Ａｄｒ制御回路１５４、ＤＱ／ＤＱＳ送信回路１５５、およびライトデータパス１５９は、ライトクロックに基づいて動作するので、ライトデータは、ライトクロックに同期してＮＡＮＤコントローラ１４０からメモリチップ２１０へ転送される。つまり、ライト動作におけるメモリコントローラ１００からメモリチップ２１０へのデータ転送の周波数は、ライトクロックと等しい。また、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、ならびに信号ＤＱとして送信されるコマンドおよびアドレスは、ライトクロックに同期してＮＡＮＤコントローラ１４０からメモリチップ２１０へ転送される。
リード動作の場合、ＮＡＮＤコマンドシーケンス制御回路１５３は、コマンドとアドレスの送信を、Ｃｍｄ／Ａｄｒ制御回路１５４およびＤＱ／ＤＱＳ送信回路１５５に指示する。コマンドは、リードを意味するコマンドであり、アドレスは、メモリチップ２１０におけるリードデータの格納位置を示すアドレスである。ＤＱ／ＤＱＳ送信回路１５５は、コマンドおよびアドレスをＩＯ端子１６４を介して信号ＤＱとしてメモリチップ２１０に送信する。Ｃｍｄ／Ａｄｒ制御回路１５４は、コマンドおよびアドレスの送信が始まる前に、ＮＡＮＤコマンドシーケンス制御回路１５３からの指示に基づき、チップイネーブル信号ＣＥｎをアクティブ状態（Ｌｏｗレベル）にする。そして、Ｃｍｄ／Ａｄｒ制御回路１５４は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、およびライトイネーブル信号ＷＥｎを、コマンドおよびアドレスの送信に対応したタイミングで駆動する。その後、第１ＲＥｎ送信回路１５７および第２ＲＥｎ送信回路１５８は、リードイネーブル信号ＲＥｎを送信する。
リード動作の場合も、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、ならびに信号ＤＱとして送信されるコマンドおよびアドレスは、ライトクロックに同期してＮＡＮＤコントローラ１４０からメモリチップ２１０へ転送される。
リードイネーブル信号ＲＥｎは、リードデータのサイズに応じた数だけトグルされる。リードデータのサイズに応じた数のトグルが開始される前に、まず、第１ＲＥｎ送信回路１５７が生成した、ライトクロックに同期したリードイネーブル信号ＲＥｎが、切り替え回路１６３を介してメモリチップ２１０に送信される。ここで送信される信号は、リードイネーブル信号ＲＥｎの最初の遷移（例えばＨｉｇｈレベルからＬｏｗレベルへの遷移）のみである。リードイネーブル信号ＲＥｎの最初の遷移が送信された後、リードイネーブル信号ＲＥｎの送信元が切り替え回路１６３によって第１ＲＥｎ送信回路１５７から第２ＲＥｎ送信回路１５８に切り替えられる。そして、第２ＲＥｎ送信回路１５８が生成した、リードクロックに同期したリードイネーブル信号ＲＥｎが、切り替え回路１６３を介してメモリチップ２１０に送信される。
第２ＲＥｎ送信回路１５８は、リードイネーブル信号ＲＥｎを、リードデータのサイズに応じた数だけトグルさせる。その後、リードイネーブル信号ＲＥｎの送信元が切り替え回路１６３によって第２ＲＥｎ送信回路１５８から第１ＲＥｎ送信回路１５７に切り替えられる。
メモリチップ２１０は、リードイネーブル信号ＲＥｎを受信すると、メモリセルアレイ２２２からデータレジスタ２２３に読み出されたデータ（即ちリードデータ）を、リードイネーブル信号ＲＥｎに基づいて読み出す。そして、読み出したデータを、信号ＤＱとしてＩＯ端子２２５を介してメモリコントローラ１００に送信する。さらに、メモリチップ２１０は、リードイネーブル信号ＲＥｎを、デューティ補正回路２２４によって波形整形した後に、データストローブ信号ＤＱＳとしてＩＯ端子２２６を介してメモリコントローラ１００に送信する。メモリチップ２１０は、データレジスタ２２３から読み出したデータを、データストローブ信号ＤＱＳに同期して信号ＤＱとして送信する。
ここで、リードイネーブル信号ＲＥｎは、リードクロックに同期してトグルされる。また、メモリチップ２１０がメモリコントローラ１００に送信するデータストローブ信号ＤＱＳは、リードイネーブル信号ＲＥｎと同じ周波数を有し得る。よって、リードクロックと同じ周波数でリードデータの転送が実行され得る。
ＮＡＮＤコントローラ１４０では、ＤＱ／ＤＱＳ受信回路１５６は、信号ＤＱとしてＩＯ端子１６４に入力されたリードデータを、ＩＯ端子１６５に入力されたデータストローブ信号ＤＱＳに基づくタイミングで取り込む。ＤＱ／ＤＱＳ受信回路１５６が取り込んだリードデータは、リードデータパス１６０を介してＮＡＮＤコントローラ１４０の外部、より正確にはＲＡＭ１３０内のリードバッファ１３２、に送られる。
図６は、リード動作における実施形態のメモリシステム１の動作を説明するためのタイミングチャートである。本タイミングチャートは、既にデータレジスタ２２３に格納されたリードデータをメモリチップ２１０からメモリコントローラ１００に転送する動作を示している。
まず、Ｃｍｄ／Ａｄｒ制御回路１５４は、チップイネーブル信号ＣＥｎをアクティブ状態（Ｌｏｗレベル）に遷移させる（図示せず）。次に、Ｃｍｄ／Ａｄｒ制御回路１５４は、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈｉｇｈレベル）に遷移させる（Ｓ１）。そして、コマンドラッチイネーブル信号ＣＬＥがアクティブ状態であるときに、ＤＱ／ＤＱＳ送信回路１５５は、コマンドＣ０を信号ＤＱとして送信する（Ｓ２）。コマンドＣ０は、一連のコマンドシーケンスがメモリチップ２１０からメモリコントローラ１００へのデータ転送に関するものであることを示すコマンドである。コマンドＣ０の送信の際、Ｃｍｄ／Ａｄｒ制御回路１５４は、コマンドＣ０をメモリチップ２１０に取り込ませるために、ライトイネーブル信号ＷＥｎをトグルする（Ｓ３）。これによって、コマンドＣ０は、ライトイネーブル信号ＷＥｎに同期して転送される。
なお、ここでは一例として、信号ＤＱとして送信されたコマンドおよびアドレスは、ライトイネーブル信号ＷＥｎの立ち上がりのタイミングで取り込まれることとする。
続いて、Ｃｍｄ／Ａｄｒ制御回路１５４はアドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈｉｇｈレベル）に遷移させる（Ｓ４）。そして、アドレスラッチイネーブル信号ＡＬＥがアクティブ状態であるときに、ＤＱ／ＤＱＳ送信回路１５５は、アドレスＡＤＲを信号ＤＱとして送信する（Ｓ５）。ここで送信されるアドレスＡＤＲは、データレジスタ２２３に格納されたデータの読み出し位置の先頭を示す。アドレスＡＤＲの送信の際、Ｃｍｄ／Ａｄｒ制御回路１５４は、アドレスＡＤＲをメモリチップ２１０に取り込ませるために、ライトイネーブル信号ＷＥｎをトグルする（Ｓ６）。これによって、アドレスＡＤＲは、ライトイネーブル信号ＷＥｎに同期して転送される。
なお、図６の例では、アドレスＡＤＲは、５サイクルで送信されている。よって、ライトイネーブル信号ＷＥｎは、５回、トグルされる。なお、アドレスＡＤＲの送信に要するサイクル数は、５サイクルに限定されない。
続いて、Ｃｍｄ／Ａｄｒ制御回路１５４は、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈｉｇｈレベル）に遷移させる（Ｓ７）。そして、コマンドラッチイネーブル信号ＣＬＥがアクティブ状態であるときに、ＤＱ／ＤＱＳ送信回路１５５は、コマンドＣ１を信号ＤＱとして送信する（Ｓ８）。コマンドＣ１は、データ転送の準備を指示するコマンドである。コマンドＣ１の送信の際、Ｃｍｄ／Ａｄｒ制御回路１５４は、コマンドＣ１をメモリチップ２１０に取り込ませるために、ライトイネーブル信号ＷＥｎをトグルする（Ｓ９）。
メモリチップ２１０は、コマンドＣ１を受信すると、データ転送の準備を実行する。データ転送の準備とは、ＡＤＲとして入力された位置にリードポインタを移動させて、データレジスタ２２３からＩＯ端子２２５の手前までデータを移動させ始める処理をいう。ＩＯ信号線ＤＱが８ビットのビット幅を有する場合、リードデータは、８ビット毎に転送される。そのような場合、データ転送の準備の処理においては、メモリチップ２１０は、リードデータの先頭の８ビットを、ＩＯ制御回路まで転送する。
データ転送の準備のために確保すべき時間は、タイミング制約によって定義されている。図６に示す時間ｔＷＨＲ２は、タイミング制約によって定義された、データ転送の準備のために確保すべき時間である。ライトイネーブル信号ＷＥｎによって規定されたコマンドＣ１の取り込みタイミング、つまりコマンドＣ０、Ｃ１、およびアドレスＡＤＲの全ての転送の完了のタイミング、が時間ｔＷＨＲ２の開始タイミングとして定義されている。
メモリチップ２１０は、コマンドＣ１の取り込みタイミングから時間ｔＷＨＲ２以上の時間が経過した後、リードイネーブル信号ＲＥｎの初回の遷移（ここではＨｉｇｈレベルからＬｏｗレベルへの遷移）を受け付けることができる。ＩＯ端子２２５およびＩＯ端子２２６のモードは、信号の入力を受け付ける入力モードと、信号を出力する出力モードと、の間の切り替えが可能に構成されている。メモリチップ２１０は、リードイネーブル信号ＲＥｎの初回の遷移を受け付けると、ＩＯ制御回路によって、ＩＯ端子２２５およびＩＯ端子２２６のモードを出力モードに設定する。
ＩＯ端子２２５およびＩＯ端子２２６のモードの設定のために確保すべき時間も、タイミング制約によって定義されている。図６に示す時間ｔＲＰＲＥが、タイミング制約によって定義された、ＩＯ端子２２５およびＩＯ端子２２６のモードの設定のために確保すべき時間である。メモリコントローラ１００は、リードイネーブル信号ＲＥｎの初回の遷移の後から時間ｔＲＰＲＥ以上の時間が経過した後、リードデータのサイズに対応した数だけリードイネーブル信号ＲＥｎをトグルさせることができる。
第１タイマ１６１は、コマンドＣ１の取り込みタイミングの後、ライトクロックに同期して時間ｔＷＨＲ２を測定する。第２タイマ１６２は、リードイネーブル信号ＲＥｎの初回の遷移の後、リードクロックに同期して時間ｔＲＰＲＥを測定する。
具体的には、Ｓ９においてライトイネーブル信号ＷＥｎのトグルが実行され、当該トグルにおけるライトイネーブル信号ＷＥｎの立ち上がりのタイミングに、ＮＡＮＤコマンドシーケンス制御回路１５３は、第１タイマ１６１に時間ｔＷＨＲ２の測定をスタートさせる（Ｓ１０）。
第１タイマ１６１は、ライトクロックに基づいて時間の測定を行う。第１タイマ１６１の測定値が、時間ｔＷＨＲ２に相当する値に至ったとき、ＮＡＮＤコマンドシーケンス制御回路１５３は、第１ＲＥｎ送信回路１５７に、リードイネーブル信号ＲＥｎの初回の遷移を実行させる（Ｓ１１）。このとき、ＮＡＮＤコマンドシーケンス制御回路１５３は、切り替え回路１６３によって、リードイネーブル信号ＲＥｎの送信元を第１ＲＥｎ送信回路１５７とする。これにより、リードイネーブル信号ＲＥｎの初回の遷移は、第１ＲＥｎ送信回路１５７からメモリチップ２１０に送信される。
ＮＡＮＤコマンドシーケンス制御回路１５３は、リードイネーブル信号ＲＥｎの初回の遷移の際に、第２タイマ１６２に時間ｔＲＰＲＥの測定をスタートさせ、切り替え回路１６３にリードイネーブル信号ＲＥｎの送信元を第１ＲＥｎ送信回路１５７から第２ＲＥｎ送信回路１５８に切り替えさせる（Ｓ１２）。
第２タイマ１６２は、リードクロックに基づいて時間の測定を行う。ライトクロックとリードクロックとは互いに独立している。したがって、リードクロックに基づいて動作する第２タイマ１６２をライトクロックに基づくタイミング（例えばリードイネーブル信号ＲＥｎの初回の遷移）でスタートさせる場合、第２タイマ１６２の測定値に対応する時間は、１クロック（リードクロックでの１クロック）程度の同期損を含む。第２タイマ１６２の測定値が、時間ｔＲＰＲＥから当該同期損に相当する時間を引いた時間に相当する値に至ったとき、リードイネーブル信号ＲＥｎの初回の遷移から時間ｔＲＰＲＥが経過したと推定される。よって、第２タイマ１６２の測定値が時間ｔＲＰＲＥから当該同期損に相当する時間を引いた時間に相当する値に至ったとき、ＮＡＮＤコマンドシーケンス制御回路１５３は、第２ＲＥｎ送信回路１５８に、リードイネーブル信号ＲＥｎのトグルを開始させる（Ｓ１３）。第２ＲＥｎ送信回路１５８は、リードデータのサイズに応じた数だけ、リードイネーブル信号ＲＥｎをトグルする。
メモリチップ２１０では、ＩＯ端子２２５およびＩＯ端子２２６のモードを出力モードに設定した後、トグルが開始されたリードイネーブル信号ＲＥｎを受信する。メモリチップ２１０は、リードイネーブル信号ＲＥｎをデューティ補正回路２２４によって波形整形し、波形整形を施した後のリードイネーブル信号ＲＥｎをデータストローブ信号ＤＱＳとして送信する（Ｓ１４）。メモリチップ２１０は、データレジスタ２２３から読み出したリードデータを、リードイネーブル信号ＲＥｎに基づいて生成したデータストローブ信号ＤＱＳに同期して信号ＤＱとして出力する（Ｓ１５）。
第２ＲＥｎ送信回路１５８がリードデータのサイズに応じた数だけリードイネーブル信号ＲＥｎをトグルさせると、ＮＡＮＤコマンドシーケンス制御回路１５３は、切り替え回路１６３にリードイネーブル信号ＲＥｎの送信元を第２ＲＥｎ送信回路１５８から第１ＲＥｎ送信回路１５７に切り替えさせる（Ｓ１６）。同時に、ＮＡＮＤコマンドシーケンス制御回路１５３は、第１タイマ１６１に時間ｔＲＰＳＴの測定をスタートさせる（Ｓ１７）。
リードデータのサイズに応じた数のリードイネーブル信号のトグルが完了してからのホールド時間が、タイミング制約によって定義されている。図６に示す時間ｔＲＰＳＴが、当該ホールド時間である。ＮＡＮＤコマンドシーケンス制御回路１５３は、第１タイマ１６１の測定によって、当該ホールド時間の経過を検知する。なお、ライトクロックに基づいて動作する第１タイマ１６１をリードクロックに基づくタイミング（例えば第２ＲＥｎ送信回路１５８によるリードイネーブル信号ＲＥｎのトグルの完了）でスタートさせる場合、第１タイマ１６１の測定値に対応する時間は、１クロック（ライトクロックでの１クロック）程度の同期損を含む。第１タイマ１６１の測定値が、時間ｔＲＰＳＴから当該同期損に相当する時間を引いた時間に相当する値に至ったとき、時間ｔＲＰＳＴが経過したと推定される。よって、第１タイマ１６１の測定値が時間ｔＲＰＳＴから当該同期損に相当する時間を引いた時間に相当する値に至ったとき、ＮＡＮＤコマンドシーケンス制御回路１５３は、Ｃｍｄ／Ａｄｒ制御回路１５４に、チップイネーブル信号ＣＥｎを非アクティブ状態（Ｈｉｇｈレベル）に遷移させる（Ｓ１８）。
Ｓ１８の後、所定時間（図６では時間ｔＲＰＳＴＨ）が経過すると、ＮＡＮＤコマンドシーケンス制御回路１５３は、第１ＲＥｎ送信回路１５７に、リードイネーブル信号ＲＥｎの最後の遷移（ここではＬｏｗレベルからＨｉｇｈレベルへの遷移）を実行させる（Ｓ１９）。これによって、リード動作が終了する。
以上述べたように、実施形態によれば、ライト動作では、メモリコントローラ１００は、ライトクロックに同期したデータストローブ信号ＤＱＳと、このデータストローブ信号ＤＱＳに同期したライトデータとをメモリチップ２１０に転送する。リード動作では、メモリコントローラ１００は、リードクロックに同期したリードイネーブル信号ＲＥｎをメモリチップ２１０に転送する。リードクロックの周波数は、ライトクロックの周波数よりも高い。リード動作では、メモリチップ２１０は、リードクロックに同期したデータストローブ信号ＤＱＳをリードイネーブル信号ＲＥｎに基づいて生成し、このデータストローブ信号ＤＱＳと、このデータストローブ信号ＤＱＳに同期したリードデータと、をメモリコントローラ１００に転送する。
よって、リード動作におけるデータ転送の周波数を、比較例にかかるメモリシステムに比べて高くすることが可能である。すなわち、実施例にかかるメモリシステムは、ライト動作およびリード動作のそれぞれにおいて、可及的に高い周波数でデータ転送を行うことが可能である。つまり、メモリコントローラ１００とメモリチップ２１０との間のデータ転送の周波数を高くすることが可能である。
さらに、メモリシステムにデータを書き込む際の性能よりもメモリシステムからデータをリードする際の性能を重視するという顧客要求を、より高いレベルで満たすことが可能となる。
実施形態によれば、メモリコントローラ１００は、リード動作では、ライトクロックに同期したライトイネーブル信号ＷＥｎと、ライトイネーブル信号ＷＥｎに同期したコマンドおよびアドレスと、をメモリチップ２１０に転送する。その後、メモリコントローラ１００は、リードイネーブル信号ＲＥｎをメモリチップ２１０に転送する。
コマンドおよびアドレスのメモリチップ２１０への転送の完了後からリードイネーブル信号ＲＥｎの初回の遷移までに確保すべき時間ｔＷＨＲ２が、タイミング制約によって定義されている。メモリコントローラ１００は、時間ｔＷＨＲ２をライトクロックに基づいて測定する。時間ｔＷＨＲ２の測定が完了すると、メモリコントローラ１００は、リードイネーブル信号ＲＥｎの初回の遷移を実行する。
さらに、メモリコントローラ１００は、リードイネーブル信号ＲＥｎの初回の遷移の後、時間ｔＲＰＲＥをリードクロックに基づいて測定する。時間ｔＲＰＲＥは、タイミング制約によって定義された、データ転送の準備のために確保すべき時間である。時間ｔＲＰＲＥの測定が完了すると、メモリコントローラ１００は、リードイネーブル信号ＲＥｎをリードクロックに同期してトグル、換言すると遷移させる。
よって、時間ｔＷＨＲ２および時間ｔＲＰＲＥに関するタイミング制約をともに満たすことが可能である。
リードイネーブル信号ＲＥｎの初回の遷移のタイミングが時間ｔＷＨＲ２の経過後よりも遅くなったり、リードイネーブル信号ＲＥｎのトグルの開始のタイミングが時間ｔＲＰＲＥの経過後よりも遅くなったりすると、コマンドオーバヘッドが大きくなり、メモリシステムからデータをリードする際の性能が劣化する。実施形態では、メモリコントローラ１００は、時間ｔＷＨＲ２および時間ｔＲＰＲＥのそれぞれを測定する構成を有している。よって、リードイネーブル信号ＲＥｎの初回の遷移のタイミングの遅れ、およびリードイネーブル信号ＲＥｎのトグルの開始のタイミングの遅れを防止できるので、メモリシステム１からデータをリードする際の性能の劣化を抑制することが可能である。
また、実施形態によれば、メモリコントローラ１００は、時間ｔＷＨＲ２の測定が完了すると、リードデータのサイズに応じた数だけリードイネーブル信号ＲＥｎをリードクロックに同期してトグルさせる。
そして、メモリコントローラ１００は、リードイネーブル信号ＲＥｎのトグルが完了すると、時間ｔＲＰＳＴをライトクロックに基づいて測定する。時間ｔＲＰＳＴは、タイミング制約に定義された、リードデータのサイズに応じた数のリードイネーブル信号ＲＥｎのトグルが完了してからのホールド時間である。時間ｔＲＰＳＴの測定が完了すると、メモリコントローラ１００は、リードイネーブル信号ＲＥｎの最後の遷移をライトクロックに基づくタイミングで実行する。
よって、時間ｔＲＰＳＴに関するタイミング制約を満たすことが可能である。
実施形態によれば、メモリコントローラ１００は、ライトクロックを生成するＷＰＬＬ１５１と、リードクロックを生成するＲＰＬＬ１５２と、を備える。
よって、設計者は、ライトクロックの周波数と、リードクロックの周波数と、を任意に決定することが可能である。
なお、メモリコントローラ１００は、ライトクロックを生成するクロック生成回路と、リードクロックを生成するクロック生成回路と、の２つを必ずしも具備しなくてもよい。メモリコントローラ１００は、１つのクロック生成回路が生成するクロックを分周するなどによって、２つのクロック、即ちライトクロックおよびリードクロック、を生成してもよい。
メモリチップ２１０は、デューティ補正回路２２４を備える。リード動作では、メモリチップ２１０は、リードイネーブル信号ＲＥｎをデューティ補正回路２２４によって波形整形することによってデータストローブ信号ＤＱＳを生成する。
よって、メモリチップ２１０は、ライト時のデータストローブ信号ＤＱＳに基づく動作の速度と異なる速度で、データの出力を行うことが可能である。また、メモリチップ２１０は、入力されたリードイネーブル信号ＲＥｎの周波数と同じ周波数のデータストローブ信号ＤＱＳを生成することが可能である。
以上では、リードクロックの周波数はライトクロックの周波数よりも高い例について説明した。ライトクロックの周波数は、リードクロックの周波数よりも高くてもよい。例えば、リード動作でのデータ転送の周波数が、ライト動作でのデータ転送の周波数に比べて高くすることが設計上困難である場合、ライトクロックの周波数を、リードクロックの周波数よりも高くすることによって、ライト動作およびリード動作のそれぞれにおいて、可及的に高い周波数でデータ転送を行うことが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、２ ホスト、１００ メモリコントローラ、１１０ ＣＰＵ、１２０ ホストＩ／Ｆ、１３０ ＲＡＭ、１３１ ライトバッファ、１３２ リードバッファ、１４０ ＮＡＮＤコントローラ、１５１ ＷＰＬＬ、１５２ ＲＰＬＬ、１５３ ＮＡＮＤコマンドシーケンス制御回路、１５４ Ｃｍｄ／Ａｄｒ制御回路、１５５ ＤＱ／ＤＱＳ送信回路、１５６ ＤＱ／ＤＱＳ受信回路、１５７ 第１ＲＥｎ送信回路、１５８ 第２ＲＥｎ送信回路、１５９ ライトデータパス、１６０ リードデータパス、１６１ 第１タイマ、１６２ 第２タイマ、１６３ 切り替え回路、１６４ ＩＯ端子、１６５ ＩＯ端子、２２５ ＩＯ端子、２２６ ＩＯ端子、２００ ＮＡＮＤメモリ、２１０ メモリチップ、２２１ 制御回路、２２２ メモリセルアレイ、２２３ データレジスタ、２２４ デューティ補正回路。

Claims (11)

  1. メモリチップと、
    前記メモリチップを制御するメモリコントローラと、
    を備え、
    前記メモリコントローラは、
    ライト動作では、第１クロックに同期した第１タイミング信号と、前記第１タイミング信号に同期した第１データとを前記メモリチップに転送し、
    リード動作では、前記第１クロックの周波数と異なる周波数の第２クロックに少なくとも同期した第２タイミング信号を前記メモリチップへ転送し、
    前記メモリチップは、
    前記リード動作では、前記第２クロックに同期した第３タイミング信号を前記第２タイミング信号に基づいて生成し、前記第３タイミング信号と、前記第３タイミング信号に同期した第２データとを前記メモリコントローラに転送する、
    メモリシステム。
  2. 前記メモリコントローラは、前記リード動作では、
    前記第１クロックに同期した第４タイミング信号と、前記第４タイミング信号に同期したコマンドおよびアドレスとを前記メモリチップに転送し、その後、前記第２タイミング信号を前記メモリチップに転送する、
    請求項１に記載のメモリシステム。
  3. 前記メモリコントローラは、
    前記コマンドおよび前記アドレスを前記メモリチップへ転送した後、前記第１クロックに同期した前記第２タイミング信号を前記メモリチップへ転送し、その後、前記第２クロックに同期した前記第２タイミング信号を前記メモリチップへ転送する、
    請求項２に記載のメモリシステム。
  4. 前記メモリコントローラは、
    前記コマンドおよび前記アドレスを前記メモリチップへ転送した後、第１時間を前記第１クロックに基づいて測定し、
    前記第１時間の測定の完了に応じて、前記第１クロックに同期した前記第２タイミング信号を前記メモリチップへ転送する、
    請求項３に記載のメモリシステム。
  5. 前記メモリコントローラは、
    前記第１クロックに同期した前記第２タイミング信号を前記メモリチップへ転送した後、第２時間を前記第２クロックに基づいて測定し、
    前記第２時間の測定の完了に応じて、前記第２クロックに同期した前記第２タイミング信号を前記メモリチップへ転送する、
    請求項４に記載のメモリシステム。
  6. 前記メモリコントローラは、前記第２時間の測定の完了に応じて、前記第２データのサイズに応じた数だけ前記第２タイミング信号を前記第２クロックに同期してトグルさせる、
    請求項５に記載のメモリシステム。
  7. 前記メモリコントローラは、
    前記第２データのサイズに応じた数だけ前記第２タイミング信号をトグルさせたことに応じて、第３時間を前記第１クロックに基づいて測定し、
    前記第３時間の測定の完了に応じて、前記第１クロックに同期した前記第２タイミング信号を前記メモリチップへ転送する、
    請求項６に記載のメモリシステム。
  8. 前記メモリコントローラは、前記第１クロックを生成する第１クロック生成回路と、前記第２クロックを生成する第２クロック生成回路と、を備える、
    請求項１から７の何れか一項に記載のメモリシステム。
  9. 前記メモリコントローラと前記メモリチップとを接続する第１信号線、第２信号線、および第３信号線をさらに備え、
    前記第１信号線は、前記メモリコントローラから前記メモリチップへの前記第２タイミング信号の転送に使用される信号線であり、
    前記第２信号線は、前記メモリコントローラから前記メモリチップへの前記第１タイミング信号の転送と、前記メモリチップから前記メモリコントローラへの前記第３タイミング信号の転送と、に使用される信号線であり、
    前記第３信号線は、前記メモリコントローラから前記メモリチップへの前記第１データの転送と、前記メモリチップから前記メモリコントローラへの前記第２データの転送と、前記メモリコントローラから前記メモリチップへのコマンドの転送と、前記メモリコントローラから前記メモリチップへのアドレスの転送と、に使用される信号線である、
    請求項１から８の何れか一項に記載のメモリシステム。
  10. 前記メモリチップは、デューティ補正回路を備え、
    前記メモリチップは、前記リード動作では、前記第２タイミング信号を前記デューティ補正回路によって波形整形することによって前記第３タイミング信号を生成する、
    請求項１から９の何れか一項に記載のメモリシステム。
  11. 前記第２クロックの周波数は前記第１クロックの周波数よりも高い、
    請求項１から１０の何れか一項に記載のメモリシステム。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114490460B (zh) * 2022-03-31 2022-06-28 成都启英泰伦科技有限公司 一种用于asic的flash控制器及其控制方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535986B1 (en) * 2000-03-14 2003-03-18 International Business Machines Corporation Optimizing performance of a clocked system by adjusting clock control settings and clock frequency
JP4255273B2 (ja) * 2002-12-18 2009-04-15 株式会社ルネサステクノロジ 半導体記憶装置
US7466607B2 (en) * 2004-09-30 2008-12-16 Analog Devices, Inc. Memory access system and method using de-coupled read and write circuits
JP4859440B2 (ja) 2005-01-19 2012-01-25 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100660546B1 (ko) 2005-11-10 2006-12-22 삼성전자주식회사 반도체 디스크 제어 장치
US8775701B1 (en) * 2007-02-28 2014-07-08 Altera Corporation Method and apparatus for source-synchronous capture using a first-in-first-out unit
JP2010282511A (ja) * 2009-06-05 2010-12-16 Elpida Memory Inc メモリモジュール及びこれを備えるメモリシステム
US8417982B1 (en) * 2009-08-11 2013-04-09 Marvell Israel (M.I.S.L.) Ltd. Dual clock first-in first-out (FIFO) memory system
US9001607B2 (en) * 2009-08-19 2015-04-07 Samsung Electronics Co., Ltd. Method and design for high performance non-volatile memory
KR20130114354A (ko) * 2012-04-09 2013-10-18 삼성전자주식회사 메모리 시스템 및 컨트롤러의 동작 방법
JP5677376B2 (ja) * 2012-07-06 2015-02-25 株式会社東芝 メモリ制御装置、半導体装置、およびシステムボード
KR102138110B1 (ko) * 2013-10-04 2020-07-27 삼성전자주식회사 플래시 메모리를 기반으로 하는 저장 장치 및 그것의 동작 방법
TWI527058B (zh) * 2013-11-01 2016-03-21 群聯電子股份有限公司 記憶體控制方法、記憶體儲存裝置與記憶體控制電路單元
JP6627346B2 (ja) 2015-09-09 2020-01-08 ソニー株式会社 メモリコントローラ、記憶装置、情報処理システムおよびメモリ制御方法
JP6779821B2 (ja) * 2017-03-24 2020-11-04 キオクシア株式会社 メモリシステム及びデータの読み出し方法
JP2020047340A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 不揮発性メモリ及びメモリシステム
KR102263043B1 (ko) * 2019-08-07 2021-06-09 삼성전자주식회사 비휘발성 메모리 장치, 컨트롤러 및 메모리 시스템
US11562780B2 (en) * 2019-10-04 2023-01-24 Samsung Electronics Co., Ltd. Memory device and memory system including the same
KR20220008428A (ko) * 2020-07-13 2022-01-21 삼성전자주식회사 고효율 입출력 인터페이스를 지원하는 불휘발성 메모리 장치

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