CN114625678B - 存储器系统 - Google Patents

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Abstract

实施方式提供一种提高了存储器控制器与存储器芯片之间的数据传输频率的存储器系统。实施方式的存储器系统具备存储器芯片、及控制存储器芯片的存储器控制器。存储器控制器在写入动作中，将与第1时钟同步的第1时序信号、及与第1时序信号同步的第1数据发送至存储器芯片。存储器控制器在读取动作中，将指令及地址信号发送至存储器芯片之后，在第1期间与第2期间内一直发送第2时序信号。第1期间是与第1时钟同步的期间，第2期间是比第1期间靠后且与第2时钟同步的期间，所述第2时钟具有与第1时钟的第1频率不同的第2频率。

Description

存储器系统
[相关申请的交叉参考]
本申请享有以日本专利申请2020-206820号(申请日：2020年12月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
实施方式涉及一种存储器系统。
背景技术
具备存储器控制器及多个存储器芯片的存储器系统已得到普及。业界希望尽可能提高存储器控制器与各存储器芯片之间的数据传输频率。
发明内容
一实施方式提供一种提高了存储器控制器与存储器芯片之间的数据传输频率的存储器系统。
根据一实施方式，存储器系统具备存储器芯片、及控制存储器芯片的存储器控制器。存储器控制器在写入动作中，将与第1时钟同步的第1时序信号、及与第1时序信号同步的第1数据发送至存储器芯片。存储器控制器在读取动作中，将指令及地址信号发送至存储器芯片之后，在第1期间与第2期间内一直发送第2时序信号。第1期间是与第1时钟同步的期间，第2期间是比第1期间靠后且与第2时钟同步的期间，所述第2时钟具有与第1时钟的第1频率不同的第2频率。存储器芯片在读取动作中，基于与第2时钟同步的第2时序信号生成第3时序信号，并将第3时序信号、及与第3时序信号同步的第2数据发送至存储器控制器。
附图说明
图1是表示与主机连接的实施方式的存储器系统的一构成例的示意图。
图2是表示实施方式的信道的一构成例的示意图。
图3是用来说明实施方式的写入动作中在NAND控制器与存储器芯片之间传输的一部分信号的图。
图4是用来说明实施方式的读取动作中在NAND控制器与存储器芯片之间传输的一部分信号的图。
图5是表示实施方式的NAND控制器及存储器芯片的更详细的一构成例的示意图。
图6是用来说明读取动作中的实施方式的存储器系统的动作的时序图。
具体实施方式
以下，参照附图，详细地说明实施方式的存储器系统。此外，本发明不受该实施方式限定。
(实施方式)
图1是表示与主机连接的实施方式的存储器系统的一构成例的示意图。存储器系统1能够与主机2连接。存储器系统1与主机2之间的通信路径的标准并不限定于特定的标准。一例中，可采用SAS(Serial Attached SCSI，串行连接小型计算机系统接口)。
主机2例如为个人计算机、移动信息终端、或服务器。存储器系统1可从主机2受理存取请求(读取请求或写入请求等)。
存储器系统1具备存储器控制器100、及NAND(Not AND，与非)型闪存(NAND存储器)200。NAND存储器200包含多个存储器芯片210。此外，这些存储器芯片210的种类并不限定于NAND型闪存。
NAND存储器200具备16个存储器芯片210a～210p作为多个存储器芯片210。构成NAND存储器200的16个存储器芯片210分别经由4个信道(ch.0～ch.3)中的任一个而连接于存储器控制器100。
根据图1所示的示例，存储器芯片210a～210d共通地连接于信道#0(ch.0)。存储器芯片210e～210h共通地连接于信道#1(ch.1)。存储器芯片210i～210l共通地连接于信道#2(ch.2)。存储器芯片210m～210p共通地连接于信道#3(ch.3)。
各信道具有将多条信号线束集而成的构成。存储器控制器100能够个别地控制各信道。存储器控制器100通过个别地控制多个信道，能使各自所连接的信道有所不同的多个存储器芯片210同时执行动作。将在下文中叙述信道的一构成例。
存储器系统1所具备的存储器芯片210的数量并不限定于16个。存储器系统1所具备的信道的数量并不限定于4个。连接于1个信道的存储器芯片210的数量并不限定于4个。
存储器控制器100具备CPU(Central Processing Unit，中央处理器)110、主机接口(主机I/F)120、RAM(Random Access Memory，随机存取存储器)130、以及与信道的数量对应的数量(这里是4个)的NAND控制器140。存储器控制器100例如可构成为SoC(System-On-a-Chip，芯片上系统)。存储器控制器100也可以包含多个芯片。
RAM130可用作主机2与NAND存储器200之间的数据传输的缓冲器。具体来说，在RAM130中配置着写入缓冲区131，所述写入缓冲区131使传输至NAND存储器200之前的数据缓冲。另外，在RAM130中配置着读取缓冲区132，所述读取缓冲区132使从NAND存储器200被读出的数据缓冲。RAM130除了作为数据传输的缓冲器发挥功能以外，还可作为CPU110的工作区、各种数据的高速缓冲存储器等发挥功能。
构成RAM130的存储器的种类并不限定于特定种类的存储器。例如，RAM130可由DRAM(Dynamic Random Access Memory，动态随机存取存储器)、SRAM(Static RandomAccess Memory，静态随机存取存储器)、或它们的组合构成。RAM130也可以作为与存储器控制器100不同的芯片配备在存储器系统1中。
主机I/F120控制主机2与存储器控制器100之间的信息(存取请求、响应、数据)的收发。例如，主机I/F120受理主机2发送的存取请求。另外，主机I/F120将从主机2接收到的数据储存到RAM130内的写入缓冲区131中。另外，主机I/F120将从NAND存储器200中读出并被储存到RAM130内的读取缓冲区132中的数据发送给主机2。
CPU110是基于程序(固件程序)进行动作的处理器。CPU110总括地控制整个存储器控制器100的动作。作为控制整个存储器控制器100的动作的一个环节，CPU110决定NAND存储器200中的存取对象的特定、对NAND存储器200进行存取的存取种类、对NAND存储器200进行存取的存取顺序等。存取种类为写入动作及读取动作等。
各NAND控制器140连接于4个信道#0～#3中的1个。图1中，连接于信道#i的NAND控制器140记作NAND控制器140-i。i是0以上3以下的整数。各NAND控制器140基于CPU110的决定，对经由自身所连接的信道的4个存储器芯片210执行存取。当对存储器芯片210进行存取时，NAND控制器140经由信道对该存储器芯片210执行指令的传输、地址的传输、及数据的传输等。
存储器控制器100的各构成要素的功能可通过专用的硬件电路来实现，也可以通过由CPU110执行程序来实现。
图2是表示实施方式的信道的一构成例的示意图。4个信道具有相互等同的构成。本图中，作为4个信道的代表，对信道#0的构成进行说明。
信道#0包含芯片使能信号线CEn、指令锁存使能信号线CLE、地址锁存使能信号线ALE、写入使能信号线WEn、一对读取使能信号线REn/RE、一对数据选通信号线DQS/DQSn、及IO(input output，输入输出)信号线DQ。
芯片使能信号线CEn是用来传输芯片使能信号CEn的信号线。芯片使能信号CEn是令成为存取对象的存储器芯片为使能状态的信号。
IO信号线DQ是用来传输信号DQ的信号线。信号DQ为指令、地址、或数据。IO信号线DQ例如具有8比特的位宽。IO信号线DQ的位宽并不限定于此。
指令锁存使能信号线CLE是用来传输指令锁存使能信号CLE的信号线。指令锁存使能信号CLE表示在IO信号线DQ中传输的信号DQ为指令。NAND控制器140-0在将指令作为信号DQ传输时，传输指令锁存使能信号CLE。
地址锁存使能信号线ALE是用来传输地址锁存使能信号ALE的信号线。地址锁存使能信号ALE表示在IO信号线DQ中传输的信号DQ为地址。NAND控制器140-0在将地址作为信号DQ传输时，传输地址锁存使能信号ALE。
写入使能信号线WEn是传输写入使能信号WEn的信号线。写入使能信号WEn是表示撷取作为信号DQ被传输的指令或地址的时序的时序信号。因此，指令及地址与写入使能信号WEn同步被传输。NAND控制器140-0在将指令或地址作为信号DQ传输时，传输写入使能信号WEn。
一对读取使能信号线REn/RE是用来传输一对读取使能信号REn/RE的信号线对。一对读取使能信号REn/RE构成为差动信号。图2中，为了避免图的繁杂化，一对读取使能信号线REn/RE被绘制成一条线。一对读取使能信号REn/RE是NAND控制器140-0对存储器芯片210指示数据的输出时序的时序信号。以下，对一对读取使能信号REn/RE进行说明时，仅提及读取使能信号REn，省略对读取使能信号RE的说明。
一对数据选通信号线DQS/DQSn是传输一对选通信号DQS/DQSn的信号线对。一对选通信号DQS/DQSn构成为差动信号。图2中，为了避免图的繁杂化，一对选通信号DQS/DQSn被绘制成一条线。一对选通信号DQS/DQSn是在数据传输时对传输对象指示数据的撷取时序的时序信号。在写入动作时，NAND控制器140-0发送一对选通信号DQS/DQSn。也就是说，在写入动作时，与NAND控制器140-0发送的一对选通信号DQS/DQSn同步地传输数据。在读取动作时，4个存储器芯片210a～210d中的成为数据输出源的存储器芯片210发送一对选通信号DQS/DQSn。也就是说，在读取动作时，与成为输出源的存储器芯片210发送的一对选通信号DQS/DQSn同步地传输数据。以下，对一对选通信号DQS/DQSn进行说明时，仅提及选通信号DQS，省略对选通信号DQSn的说明。
各信道的构成并不限定于以上所叙述的示例。各信道除了包含所述信号线以外，还可包含任意的信号线。也可以省略所述信号线中的一部分。
像这样，连接于1个NAND控制器140的信号线、尤其是IO信号线DQ及一对数据选通信号线DQS/DQSn分别分支成多支，多支中的每一支分别连接于不同的存储器芯片。
业界希望尽可能提高存储器控制器与各存储器芯片之间的数据传输频率、也就是信号DQ及选通信号DQS的频率。如果能提高信号DQ及选通信号DQS的频率，存储器控制器与多个存储器芯片之间的数据传输速度就会提高，因此能够提高存储器系统的性能。
在写入动作中，存储器控制器(更准确来说为NAND控制器)对连接着成为写入对象的存储器芯片的1个信道上所连接的多个存储器芯片驱动信号DQ及选通信号DQS。因此，信号DQ及选通信号DQS的驱动负载较大，并且信号DQ及选通信号DQS容易受反射影响。为了在写入动作中使信号DQ及选通信号DQS的开孔比容许的程度宽，不可过度提高数据传输频率。
相对于此，在读取动作中，存储器芯片对存储器控制器(更准确来说为NAND控制器)驱动信号DQ及选通信号DQS，所以有容易确保开孔的倾向。因此，即便使读取动作的数据传输频率高于写入动作的数据传输频率，也能使信号DQ及选通信号DQS的开孔比容许的程度宽。
因此，例如在写入动作与读取动作中只能使用相同的频率作为数据传输频率的存储器系统(以下，记作比较例的存储器系统)的情况下，读取动作中的数据传输频率的速率受写入动作中的数据传输频率的上限限制。也就是说，读取动作中的数据传输频率有进一步提高的余地。
实施方式的存储器系统1构成为在读取动作中以与写入动作不同的频率执行数据传输。更具体来说，在读取动作中，存储器系统1将与比写入动作中使用的时钟信号高的频率的时钟同步的选通信号用于数据传输。由此，在写入动作及读取动作中，能分别以尽可能高的频率进行数据传输。
另外，根据近年来顾客的要求，有相比对存储器系统写入数据时的性能更加重视从存储器系统中读取数据时的性能这一倾向。实施方式的存储器系统1中，能以比写入动作中的数据传输频率高的频率从存储器芯片210向存储器控制器100进行数据传输。因此，能够提高从存储器系统1中读取数据时的性能，从而能以更高的水平满足顾客要求。
实施方式的NAND控制器140为了在读取动作与写入动作中使用与不同频率的时钟同步的选通信号作为数据传输频率，而具备2个相位同步电路(PLL，phase locked loop(锁相环路))。
参照图3及图4对实施方式的存储器系统1的概况进行说明。图3是用来说明实施方式的写入动作中在NAND控制器140与存储器芯片210之间传输的一部分信号的图。4个NAND控制器140具备相互相同的构成。图3及图4中，作为4个NAND控制器140的代表，对控制信道#0的NAND控制器140-0的构成进行说明。另外，16个存储器芯片210具备相互相同的构成。本图中，省略了连接于信道#0的4个存储器芯片210a～210d中的存储器芯片210b～210d的图示。
NAND控制器140-0具备WPLL(write PLL)151及RPLL(read PLL)152。WPLL151是生成写入动作中的数据传输等所使用的时钟的PLL。RPLL152是生成读取动作中的数据传输等所使用的时钟的PLL。将WPLL151生成的时钟记作写入时钟。将RPLL152生成的时钟记作读取时钟。读取时钟的频率也可以高于写入时钟的频率。生成写入时钟的电路类型并不限定于PLL。生成读取时钟的电路类型并不限定于PLL。生成写入时钟的电路及生成读取时钟的电路分别能够采用任意类型的时钟生成电路。
在写入动作中，NAND控制器140-0将与写入时钟、也就是WPLL151所生成的时钟同步的数据选通信号DQS传输至存储器芯片210a。另外，NAND控制器140-0将与数据选通信号DQS同步的数据作为信号DQ传输至存储器芯片210a。也就是说，在写入动作中，数据选通信号DQS及作为信号DQ被传输的数据与写入时钟同步。存储器芯片210a基于接收到的数据选通信号DQS撷取作为信号DQ接收的数据，并将撷取的数据写入到存储单元阵列(下述存储单元阵列222)中。
图4是用来说明实施方式的读取动作中在NAND控制器140与存储器芯片210之间传输的一部分信号的图。
在读取动作中，NAND控制器140-0将与读取时钟、也就是RPLL152所生成的时钟同步的读取使能信号REn传输至存储器芯片210a。这样一来，存储器芯片210a基于读取使能信号REn生成数据选通信号DQS。存储器芯片210a将所生成的数据选通信号DQS传输至NAND控制器140-0，并且将与数据选通信号DQS同步的读取对象的数据作为信号DQ传输至NAND控制器140-0。也就是说，在读取动作中，数据选通信号DQS及作为信号DQ被传输的数据与读取时钟同步。NAND控制器140-0基于接收到的数据选通信号DQS撷取作为信号DQ接收到的数据。
图5是表示实施方式的NAND控制器140及存储器芯片210的更详细的一构成例的示意图。本图中，与图3及图4相同，作为4个NAND控制器140的代表，对控制信道#0的NAND控制器140-0进行说明，作为连接于信道#0的4个存储器芯片210a～210d的代表，对存储器芯片210a进行说明。
存储器芯片210a具备控制电路221、存储单元阵列222、数据寄存器223、占空比校正电路224、用于信号DQ的IO端子225、及用于数据选通信号DQS的IO端子226。此外，图5中省略了用于芯片使能信号CEn的IO端子、用于指令锁存使能信号CLE的IO端子、用于地址锁存使能信号ALE的IO端子、用于写入使能信号WEn的IO端子、及用于读取使能信号REn的IO端子的图示。
控制电路221基于芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、及写入使能信号WEn对存储器芯片210的动作进行控制。
存储单元阵列222具有排列着多个存储单元晶体管的构成。多个存储单元晶体管分别连接于位线BL及字线WL。存储单元阵列222可将数据非易失性地存储。
数据寄存器223是具有规定容量的存储器。规定容量例如为对存储单元阵列222进行数据读写的单位大小。
在写入动作时，数据从NAND控制器140-0作为信号DQ被传输，经由IO端子225被接收。该数据在基于经由IO端子226接收到的数据选通信号DQS的时序储存到数据寄存器223中。然后，储存到数据寄存器223中的数据从数据寄存器223被写入到存储单元阵列222中。
在读取动作时，从存储单元阵列222读出的数据被储存到数据寄存器223中。然后，储存到数据寄存器223中的一部分或全部数据在基于读取使能信号REn的时序被读出。此时，读取使能信号REn被输入到占空比校正电路224中。存储器芯片210a通过利用占空比校正电路224对读取使能信号REn进行占空比校正等波形整形，而生成数据选通信号DQS。而且，存储器芯片210a将所生成的数据选通信号DQS经由IO端子226传输。另外，存储器芯片210a将从数据寄存器223中读出的数据经由IO端子225作为信号DQ传输。该数据与所生成的数据选通信号DQS同步。
NAND控制器140-0除了具备WPLL151及RPLL152以外，还具备NAND指令序列控制电路153、Cmd/Adr控制电路154、DQ/DQS发送电路155、DQ/DQS接收电路156、第1REn发送电路157、第2REn发送电路158、写入数据路径159、读取数据路径160、第1计时器161、第2计时器162、切换电路163、用于信号DQ的IO端子164、及用于数据选通信号DQS的IO端子165。
NAND指令序列控制电路153、Cmd/Adr控制电路154、DQ/DQS发送电路155、写入数据路径159、第1REn发送电路157、及第1计时器161基于写入时钟来执行动作。DQ/DQS接收电路156、读取数据路径160、第2REn发送电路158、及第2计时器162基于读取时钟来执行动作。
Cmd/Adr控制电路154对芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、及写入使能信号WEn的发送进行控制。
DQ/DQS发送电路155进行IO信号DQ及数据选通信号DQS的发送。更具体来说，DQ/DQS发送电路155在写入动作时发送数据选通信号DQS，并且将写入对象的数据(记作写入数据)作为信号DQ发送。
写入数据路径159通过对从NAND控制器140-0的外部、更准确来说是RAM130内的写入缓冲区131获取的数据进行错误订正编码，而生成奇偶性，通过将生成的奇偶性附加于该数据而生成写入数据，并将该写入数据传输至DQ/DQS发送电路155。
DQ/DQS接收电路156进行IO信号DQ及数据选通信号DQS的接收。更具体来说，DQ/DQS接收电路156在读取动作时，基于从存储器芯片210a接收的数据选通信号DQS撷取作为信号DQ从存储器芯片210a接收的读取对象数据(记作读取数据)。此外，如上所述，从存储器芯片210a接收的数据选通信号DQS是基于读取使能信号REn而生成。从存储器芯片210a接收的数据选通信号DQS可具有与读取时钟相同的频率。
读取数据路径160基于奇偶性对DQ/DQS接收电路156所撷取的读取数据进行错误订正，并将错误订正后的数据传输至NAND控制器140-0的外部、更准确来说是RAM130内的读取缓冲区132。
第1REn发送电路157及第2REn发送电路158进行读取使能信号REn的发送。切换电路163是将读取使能信号REn的发送源在第1REn发送电路157及第2REn发送电路158之间进行切换的电路。
第1计时器161及第2计时器162是测定多个信号间或某一信号的断言、否定间的时间以使多个信号间的时序关系或某一信号的断言、否定间的时序关系满足预先规定的时序制约的计时器电路。该时序制约也被称为AC(Alternating Current，交流)规格。第1计时器161基于写入时钟进行时间的测定。第2计时器162基于读取时钟进行时间的测定。
NAND指令序列控制电路153执行NAND控制器140-0的整体控制。针对存取的每个种类，决定了应发送的指令的种类、以及指令传输、地址传输、及数据传输的顺序。NAND指令序列控制电路153在针对存储器芯片210a执行存取时，以按照已决定的顺序与存储器芯片210a之间收发种类已定的指令、地址、及数据的方式，控制NAND控制器140-0所具备的各构成要素。
接下来，对实施方式的存储器系统1的动作进行说明。
在写入动作的情况下，NAND指令序列控制电路153从写入缓冲区131获取数据。该数据作为写入数据经由写入数据路径159被发送给DQ/DQS发送电路155。NAND指令序列控制电路153对Cmd/Adr控制电路154及DQ/DQS发送电路155指示指令与地址的发送。指令是意指写入的指令，地址是表示存储器芯片210中的写入数据的储存目的地的地址。DQ/DQS发送电路155将指令及地址作为信号DQ经由IO端子164发送给存储器芯片210。Cmd/Adr控制电路154在开始发送指令及地址之前，基于来自NAND指令序列控制电路153的指示，使芯片使能信号CEn转变为激活状态(低电平)。然后，Cmd/Adr控制电路154在与指令及地址的发送对应的时序驱动指令锁存使能信号CLE、地址锁存使能信号ALE、及写入使能信号WEn。然后，DQ/DQS发送电路155将已通过写入数据路径159的写入数据作为信号DQ经由IO端子164予以发送，并且将数据选通信号DQS经由IO端子165予以发送。当写入动作完成后，Cmd/Adr控制电路154使芯片使能信号CEn转变为非激活状态(高电平)。
因为NAND指令序列控制电路153、Cmd/Adr控制电路154、DQ/DQS发送电路155、及写入数据路径159基于写入时钟来执行动作，所以写入数据与写入时钟同步地从NAND控制器140向存储器芯片210传输。也就是说，写入动作中从存储器控制器100向存储器芯片210的数据传输频率与写入时钟相等。另外，芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、以及作为信号DQ被发送的指令及地址与写入时钟同步地从NAND控制器140向存储器芯片210传输。
在读取动作的情况下，NAND指令序列控制电路153对Cmd/Adr控制电路154及DQ/DQS发送电路155指示指令与地址的发送。指令是意指读取的指令，地址是表示存储器芯片210中的读取数据的储存位置的地址。DQ/DQS发送电路155将指令及地址作为信号DQ经由IO端子164发送给存储器芯片210。Cmd/Adr控制电路154在开始发送指令及地址之前，基于来自NAND指令序列控制电路153的指示，使芯片使能信号CEn为激活状态(低电平)。然后，Cmd/Adr控制电路154在与指令及地址的发送对应的时序驱动指令锁存使能信号CLE、地址锁存使能信号ALE、及写入使能信号WEn。然后，第1REn发送电路157及第2REn发送电路158发送读取使能信号REn。
在读取动作的情况下，芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、以及作为信号DQ被发送的指令及地址也是与写入时钟同步地从NAND控制器140向存储器芯片210传输。
读取使能信号REn被触发(toggle)与读取数据的大小对应的数量。在与读取数据的大小对应数量的触发开始之前，首先，将第1REn发送电路157所生成的与写入时钟同步的读取使能信号REn经由切换电路163发送给存储器芯片210。这里发送的信号只是读取使能信号REn最初的转变(例如从高电平向低电平的转变)。读取使能信号REn最初的转变被发送后，利用切换电路163使读取使能信号REn的发送源从第1REn发送电路157切换为第2REn发送电路158。然后，将第2REn发送电路158所生成的与读取时钟同步的读取使能信号REn经由切换电路163发送给存储器芯片210。
第2REn发送电路158使读取使能信号REn触发与读取数据的大小对应的数量。然后，利用切换电路163使读取使能信号REn的发送源从第2REn发送电路158切换为第1REn发送电路157。
存储器芯片210当接收到读取使能信号REn时，基于读取使能信号REn读出从存储单元阵列222被读出到数据寄存器223的数据(也就是读取数据)。然后，将读出的数据作为信号DQ经由IO端子225发送给存储器控制器100。进而，存储器芯片210将读取使能信号REn利用占空比校正电路224进行波形整形之后，作为数据选通信号DQS经由IO端子226发送给存储器控制器100。存储器芯片210将从数据寄存器223中读出的数据与数据选通信号DQS同步地作为信号DQ予以发送。
这里，读取使能信号REn与读取时钟同步地被触发。另外，存储器芯片210对存储器控制器100发送的数据选通信号DQS可具有与读取使能信号REn相同的频率。因此，能以与读取时钟相同的频率执行读取数据的传输。
NAND控制器140中，DQ/DQS接收电路156在基于输入至IO端子165的数据选通信号DQS的时序撷取作为信号DQ被输入至IO端子164的读取数据。DQ/DQS接收电路156所撷取的读取数据经由读取数据路径160被发送至NAND控制器140的外部、更准确来说是RAM130内的读取缓冲区132。
图6是用来说明读取动作中的实施方式的存储器系统1的动作的时序图。本时序图示出了将已储存在数据寄存器223中的读取数据从存储器芯片210传输至存储器控制器100的动作。
首先，Cmd/Adr控制电路154使芯片使能信号CEn转变为激活状态(低电平)(未图示)。接着，Cmd/Adr控制电路154使指令锁存使能信号CLE转变为激活状态(高电平)(S1)。而且，当指令锁存使能信号CLE为激活状态时，DQ/DQS发送电路155将指令C0作为信号DQ予以发送(S2)。指令C0是表示一连串指令序列与从存储器芯片210向存储器控制器100的数据传输相关的指令。当发送指令C0时，Cmd/Adr控制电路154触发写入使能信号WEn，以使存储器芯片210撷取指令C0(S3)。由此，指令C0与写入使能信号WEn同步被传输。
此外，这里作为一例，设为作为信号DQ被发送的指令及地址在写入使能信号WEn的上升时序被撷取。
接下来，Cmd/Adr控制电路154使地址锁存使能信号ALE转变为激活状态(高电平)(S4)。而且，当地址锁存使能信号ALE为激活状态时，DQ/DQS发送电路155将地址ADR作为信号DQ予以发送(S5)。这里发送的地址ADR表示储存在数据寄存器223中的数据的读出位置的开头。当发送地址ADR时，Cmd/Adr控制电路154触发写入使能信号WEn，以使存储器芯片210撷取地址ADR(S6)。由此，地址ADR与写入使能信号WEn同步被传输。
此外，在图6的示例中，地址ADR以5个周期被发送。因此，写入使能信号WEn被触发5次。此外，地址ADR的发送所需的周期数并不限定于5个周期。
接下来，Cmd/Adr控制电路154使指令锁存使能信号CLE转变为激活状态(高电平)(S7)。而且，当指令锁存使能信号CLE为激活状态时，DQ/DQS发送电路155将指令C1作为信号DQ予以发送(S8)。指令C1是指示准备数据传输的指令。当发送指令C1时，Cmd/Adr控制电路154触发写入使能信号WEn，以使存储器芯片210撷取指令C1(S9)。
当接收到指令C1时，存储器芯片210执行数据传输的准备。数据传输的准备是指如下处理：使读取指标移动到作为ADR输入的位置，并使数据开始从数据寄存器223移动到IO端子225的近前。在IO信号线DQ具有8比特的位宽的情况下，读取数据以8比特为单位进行传输。这种情况下，在数据传输的准备处理中，存储器芯片210将读取数据开头的8比特传输至IO端子225。
为了准备数据传输而应确保的时间是根据时序制约来定义。图6所示的时间tWHR2是根据时序制约而定义的为了准备数据传输而应确保的时间。由写入使能信号WEn规定的指令C1的撷取时序、也就是指令C0、C1、及地址ADR全部传输完成的时序被定义为时间tWHR2的开始时序。
从指令C1的撷取时序起经过时间tWHR2以上的时间之后，存储器芯片210可受理读取使能信号REn的初次转变(这里是从高电平向低电平的转变)。IO端子225及IO端子226的模式构成为能够在受理信号的输入的输入模式与输出信号的输出模式之间进行切换。当受理读取使能信号REn的初次转变时，存储器芯片210将IO端子225及IO端子226的模式设定为输出模式。
为了设定IO端子225及IO端子226的模式而应确保的时间也是根据时序制约来定义。图6所示的时间tRPRE是根据时序制约而定义的为了设定IO端子225及IO端子226的模式而应确保的时间。存储器控制器100在读取使能信号REn的初次转变后经过了时间tRPRE以上的时间之后，可使读取使能信号REn触发与读取数据的大小对应的数量。
第1计时器161在指令C1的撷取时序之后，与写入时钟同步地测定时间tWHR2。第2计时器162在读取使能信号REn的初次转变之后，与读取时钟同步地测定时间tRPRE。
具体来说，在S9中执行写入使能信号WEn的触发，在该触发中写入使能信号WEn的上升时序，NAND指令序列控制电路153使第1计时器161启动时间tWHR2的测定(S10)。
第1计时器161基于写入时钟来测定时间。当第1计时器161的测定值达到相当于时间tWHR2的值时，NAND指令序列控制电路153使第1REn发送电路157执行读取使能信号REn的初次转变(S11)。此时，NAND指令序列控制电路153利用切换电路163将读取使能信号REn的发送源设为第1REn发送电路157。由此，读取使能信号REn的初次转变被从第1REn发送电路157发送给存储器芯片210。
NAND指令序列控制电路153在读取使能信号REn的初次转变时，使第2计时器162启动时间tRPRE的测定，利用切换电路163使读取使能信号REn的发送源从第1REn发送电路157切换为第2REn发送电路158(S12)。
第2计时器162基于读取时钟来测定时间。写入时钟与读取时钟相互独立。因此，在基于写入时钟的时序(例如读取使能信号REn的初次转变)启动基于读取时钟来执行动作的第2计时器162的情况下，与第2计时器162的测定值对应的时间包含约1时钟(读取时钟下的1时钟)的同步损失。当第2计时器162的测定值达到与时间tRPRE减去相当于该同步损失的时间后所得的时间相当的值时，推定从读取使能信号REn的初次转变开始已经过了时间tRPRE。因此，当第2计时器162的测定值达到与时间tRPRE减去相当于该同步损失的时间后所得的时间相当的值时，NAND指令序列控制电路153使第2REn发送电路158开始读取使能信号REn的触发(S13)。第2REn发送电路158以与读取数据的大小对应的数量触发读取使能信号REn。
存储器芯片210中，将IO端子225及IO端子226的模式设定为输出模式之后，接收已开始触发的读取使能信号REn。存储器芯片210利用占空比校正电路224对读取使能信号REn进行波形整形，并将实施过波形整形后的读取使能信号REn作为数据选通信号DQS予以发送(S14)。存储器芯片210将从数据寄存器223读出的读取数据与基于读取使能信号REn所生成的数据选通信号DQS同步地作为信号DQ输出(S15)。
当第2REn发送电路158使读取使能信号REn触发与读取数据的大小对应的数量时，NAND指令序列控制电路153利用切换电路163使读取使能信号REn的发送源从第2REn发送电路158切换为第1REn发送电路157(S16)。同时，NAND指令序列控制电路153使第1计时器161启动时间tRPST的测定(S17)。
与读取数据的大小对应的数量的读取使能信号的触发完成后的保持时间是根据时序制约来定义。图6所示的时间tRPST为该保持时间。NAND指令序列控制电路153根据第1计时器161的测定，检测该保持时间的经过。此外，在基于读取时钟的时序(例如利用第2REn发送电路158使读取使能信号REn触发完成)时启动基于写入时钟来执行动作的第1计时器161的情况下，与第1计时器161的测定值对应的时间包含约1时钟(写入时钟下的1时钟)的同步损失。当第1计时器161的测定值达到与时间tRPST减去相当于该同步损失的时间后所得的时间相当的值时，推定已经过了时间tRPST。因此，当第1计时器161的测定值达到与时间tRPST减去相当于该同步损失的时间后所得的时间相当的值时，NAND指令序列控制电路153指示Cmd/Adr控制电路154使芯片使能信号CEn转变为非激活状态(高电平)(S18)。
S18后经过规定时间(图6中为时间tRPSTH)之后，NAND指令序列控制电路153使第1REn发送电路157执行读取使能信号REn的最后的转变(这里是从低电平向高电平的转变)(S19)。由此，读取动作结束。
如上所述，根据实施方式，在写入动作中，存储器控制器100将与写入时钟同步的数据选通信号DQS、及与该数据选通信号DQS同步的写入数据传输至存储器芯片210。在读取动作中，存储器控制器100将与读取时钟同步的读取使能信号REn传输至存储器芯片210。读取时钟的频率高于写入时钟的频率。在读取动作中，存储器芯片210基于读取使能信号REn生成与读取时钟同步的数据选通信号DQS，并将该数据选通信号DQS、及与该数据选通信号DQS同步的读取数据传输至存储器控制器100。
因此，与比较例的存储器系统相比，能够提高读取动作中的数据传输频率。也就是说，实施例的存储器系统在写入动作及读取动作中分别能以尽可能高的频率进行数据传输。也就是说，能够提高存储器控制器100与存储器芯片210之间的数据传输频率。
进而，能以更高的水平满足顾客的以下要求：相比对存储器系统写入数据时的性能更加重视从存储器系统中读取数据时的性能。
根据实施方式，存储器控制器100在读取动作中，将与写入时钟同步的写入使能信号WEn、以及与写入使能信号WEn同步的指令及地址传输至存储器芯片210。然后，存储器控制器100将读取使能信号REn传输至存储器芯片210。
从指令及地址向存储器芯片210的传输完成后到读取使能信号REn的初次转变为止应确保的时间tWHR2是根据时序制约来定义。存储器控制器100基于写入时钟测定时间tWHR2。时间tWHR2的测定完成后，存储器控制器100执行读取使能信号REn的初次转变。
进而，存储器控制器100在读取使能信号REn的初次转变之后，基于读取时钟测定时间tRPRE。时间tRPRE是根据时序制约而定义的为了准备数据传输而应确保的时间。时间tRPRE的测定完成后，存储器控制器100使读取使能信号REn与读取时钟同步地触发，换句话说使读取使能信号REn转变。
因此，能够同时满足关于时间tWHR2及时间tRPRE的时序制约。
如果读取使能信号REn的初次转变时序比经过时间tWHR2之后更迟，或读取使能信号REn的触发开始时序比经过时间tRPRE之后更迟，那么指令执行时间(command overhead)会变长，从存储器系统中读取数据时的性能劣化。实施方式中，存储器控制器100具有对时间tWHR2及时间tRPRE分别进行测定的构成。因此，能够防止读取使能信号REn的初次转变时序的延迟、及读取使能信号REn的触发开始时序的延迟，因而能够抑制从存储器系统1中读取数据时的性能劣化。
另外，根据实施方式，存储器控制器100在时间tWHR2的测定完成后，使读取使能信号REn与读取时钟同步地触发与读取数据的大小对应的数量。
然后，存储器控制器100在读取使能信号REn的触发完成后，基于写入时钟测定时间tRPST。时间tRPST是由时序制约定义的与读取数据的大小对应的数量的读取使能信号REn的触发完成后的保持时间。时间tRPST的测定完成后，存储器控制器100在基于写入时钟的时序执行读取使能信号REn的最后的转变。
因此，能够满足关于时间tRPST的时序制约。
根据实施方式，存储器控制器100具备生成写入时钟的WPLL151、及生成读取时钟的RPLL152。
因此，设计者能够任意决定写入时钟的频率与读取时钟的频率。
此外，存储器控制器100也可以不必具备生成写入时钟的时钟生成电路与生成读取时钟的时钟生成电路这2个电路。存储器控制器100也可以通过对1个时钟生成电路所生成的时钟进行分频等，而生成2个时钟、也就是写入时钟及读取时钟。
存储器芯片210具备占空比校正电路224。在读取动作中，存储器芯片210通过利用占空比校正电路224对读取使能信号REn进行波形整形，而生成数据选通信号DQS。
因此，存储器芯片210能以与基于写入时的数据选通信号DQS的动作速度不同的速度进行数据的输出。另外，存储器芯片210能够生成频率与所输入的读取使能信号REn的频率相同的数据选通信号DQS。
以上对读取时钟的频率高于写入时钟的频率的示例进行了说明。写入时钟的频率也可以高于读取时钟的频率。例如，在设计上难以使读取动作中的数据传输频率高于写入动作中的数据传输频率的情况下，通过使写入时钟的频率高于读取时钟的频率，而能够在写入动作及读取动作中分别以尽可能高的频率进行数据传输。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及与其均等的范围内。
[符号的说明]
1:存储器系统
2:主机
100:存储器控制器
110:CPU
120:主机I/F
130:RAM
131:写入缓冲区
132:读取缓冲区
140:NAND控制器
151:WPLL
152:RPLL
153:NAND指令序列控制电路
154:Cmd/Adr控制电路
155:DQ/DQS发送电路
156:DQ/DQS接收电路
157:第1REn发送电路
158:第2REn发送电路
159:写入数据路径
160:读取数据路径
161:第1计时器
162:第2计时器
163:切换电路
164:IO端子
165:IO端子
225:IO端子
226:IO端子
200:NAND存储器
210:存储器芯片
221:控制电路
222:存储单元阵列
223:数据寄存器
224:占空比校正电路。

Claims (12)

1.一种存储器系统，其特征在于具备：
存储器芯片；以及
存储器控制器，控制所述存储器芯片；
所述存储器控制器是：
在写入动作中，将与第1时钟同步的第1时序信号、以及与所述第1时序信号同步的第1数据发送到所述存储器芯片，
在读取动作中，将指令以及地址向所述存储器芯片发送后，将与所述第1时钟同步的第2时序信号发送到所述存储器芯片，进而将与第2时钟同步的所述第2时序信号发送到所述存储器芯片，所述第2时钟具有与所述第1时钟的第1频率不同的第2频率，
所述存储器芯片是：
在所述读取动作中，基于与所述第2时钟同步的所述第2时序信号生成第3时序信号，并将所述第3时序信号、及与所述第3时序信号同步的第2数据发送到所述存储器控制器。
2.根据权利请求1所述的存储器系统，其特征在于：
所述存储器控制器是：
将与所述第1时钟同步的所述指令及所述地址发送至所述存储器芯片，然后，将与所述第1时钟同步的所述第2时序信号发送至所述存储器芯片。
3.根据权利请求1所述的存储器系统，其特征在于：
所述存储器控制器是：
在所述指令以及所述地址向所述存储器芯片的发送完成后，经过第1时间之后，将与所述第1时钟同步的所述第2时序信号向所述存储器芯片发送。
4.根据权利请求3所述的存储器系统，其特征在于：
所述指令包括：与从所述存储器芯片向所述存储器控制器的所述第2数据的发送相关的指令。
5.根据权利请求3所述的存储器系统，其特征在于：
所述存储器控制器是：
在与所述第1时钟同步的所述第2时序信号向所述存储器芯片的发送完成后经过第2时间之后，将与所述第2时钟同步的所述第2时序信号向所述存储器芯片发送。
6.根据权利请求5所述的存储器系统，其特征在于：
所述存储器控制器在经过所述第2时间之后，以与所述第2数据的大小对应的次数进行触发，且发送与所述第2时钟同步的所述第2时序信号。
7.根据权利请求6所述的存储器系统，其特征在于：
所述存储器控制器是：
在与所述第2时钟同步的所述第2时序信号的触发完成后经过第3时间之后，将与所述第1时钟同步的所述第2时序信号向所述存储器芯片发送。
8.根据权利请求1所述的存储器系统，其特征在于：
所述存储器控制器具备：
第1时钟生成电路，生成所述第1时钟；
第2时钟生成电路，生成所述第2时钟；以及
电路，在与所述第1时钟同步的所述第2时序信号的发送电路和与所述第2时钟同步的所述第2时序信号的发送电路之间，切换所述第2时序信号的发送源。
9.根据权利请求1所述的存储器系统，其特征在于：
所述存储器控制器具备：
对与所述第1时钟同步的所述第2时序信号和与所述第2时钟同步的所述第2时序信号进行切换的电路。
10.根据权利请求1所述的存储器系统，其特征在于还具备：将所述存储器控制器与所述存储器芯片连接的第1信号线、将所述存储器控制器与所述存储器芯片连接的第2信号线、以及将所述存储器控制器与所述存储器芯片连接的第3信号线，并且所述第1信号线是用在将所述第2时序信号从所述存储器控制器向所述存储器芯片发送的信号线，
所述第2信号线是用在将所述第1时序信号从所述存储器控制器向所述存储器芯片发送、以及将所述第3时序信号从所述存储器芯片向所述存储器控制器发送的信号线，
所述第3信号线是用在将所述第1数据从所述存储器控制器向所述存储器芯片发送、将所述第2数据从所述存储器芯片向所述存储器控制器发送、将所述指令从所述存储器控制器向所述存储器芯片发送、以及将所述地址从所述存储器控制器向所述存储器芯片发送的信号线。
11.根据权利请求1所述的存储器系统，其特征在于：
所述存储器芯片具备波形整形电路，
所述波形整形电路对与所述第2时钟同步的所述第2时序信号进行波形整形而生成所述第3时序信号。
12.根据权利请求1所述的存储器系统，其特征在于：
所述第2频率高于所述第1频率。
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