CN103530064A - 存储器控制设备、半导体设备与系统板 - Google Patents

Abstract

本发明涉及存储器控制设备、半导体设备与系统板。根据一种实施例，一种存储器控制设备控制由处理器从其读数据/向其写数据的存储器。该存储器控制设备包括时钟开关和控制信号开关。时钟开关接收第一时钟和处于比第一时钟更高频率的第二时钟作为输入，把第一时钟提供给存储器，直到第二时钟变得稳定，并且在第二时钟变得稳定之后提供第二时钟。在第一时钟提供给存储器的同时，控制信号开关开始向存储器提供用于把该存储器初始化成允许由处理器进行数据读/写的状态的第一控制信号，并且，在第二时钟提供给存储器且存储器初始化之后，根据处理器进行的数据读/写向存储器提供第二控制信号。

Description

存储器控制设备、半导体设备与系统板

对相关申请的交叉引用

本申请基于并且要求于2012年7月6日提交的日本专利申请号2012-152108优先权的权益；该申请的全部内容在此引入作为参考。

技术领域

本文所述的实施例总体上涉及存储器控制设备、半导体设备与系统板。

背景技术

期望例如平板设备和智能电话的便携式信息处理设备有效使用有限电力来工作。因此，减少信息处理设备功耗是一个主要问题。

信息处理设备的功耗可以通过当处理器处于待机状态（处理器持续等待中断的一种状态）中等待来自设备的输入时停止高频振荡器来降低，其中高频振荡器是由处理器处理任务时的时钟源。信息处理设备的功耗可以通过在待机状态中停止给存储器的供电来进一步降低，其中，处理器从该存储器读数据/向该存储器写数据。

但是，当处理器接收到中断并且信息处理设备从待机状态恢复时，有一个问题是，如果高频振荡器是第一次启动并且然后存储器在时钟变得稳定之后初始化，那么处理器要花时间准备好从存储器读数据/向存储器写数据。

发明内容

实施例的一个目的是提供能够在降低功耗的同时缩短处理器准备好从存储器读数据/向存储器写数据的时间的存储器控制设备、半导体设备与系统板。

根据一种实施例，存储器控制设备控制由处理器从其读数据/向其写数据的存储器。存储器控制设备包括时钟开关和控制信号开关。时钟开关接收第一时钟和时钟频率高于第一时钟的时钟频率的第二时钟，把第一时钟提供给存储器直到第二时钟变得稳定，并且在第二时钟变得稳定之后提供第二时钟。在第一时钟提供给存储器的同时，控制信号开关开始向存储器提供用于把该存储器初始化成允许由处理器进行数据读/写的状态的第一控制信号，并且，在第二时钟提供给存储器和存储器初始化之后，根据由处理器进行的数据读/写向存储器提供第二控制信号。

根据上述存储器控制设备，在降低功耗的同时，处理器准备好从存储器读数据/向存储器写数据的时间可以缩短。

附图说明

图1是根据一种实施例的包括存储器控制器的信息处理设备的轮廓视图；

图2是说明该信息处理设备的示例性硬件配置的框图；

图3是说明该信息处理设备的主要部分的示例性配置的框图；

图4是用于解释根据相关技术的退出待机操作的时序图；

图5是用于解释根据相关技术的存储器初始化过程的时序图；

图6是用于解释根据该实施例的退出待机操作的时序图；

图7是说明根据该实施例的存储器控制器的示例性配置的框图；

图8是用于解释根据该实施例的存储器初始化过程的时序图；

图9是用于解释根据该实施例的存储器初始化过程的另一个例子的时序图；

图10是用于解释根据该实施例的存储器控制器操作的时序图；

图11是用于解释根据该实施例的存储器控制器操作的时序图；及

图12是用于解释根据该实施例的存储器控制器操作的时序图。

具体实施方式

图1是说明根据该实施例的包括存储器控制器的信息处理设备1的轮廓的图。信息处理设备1是平板类型的信息终端设备。

信息处理设备1具有位于其终端表面上的显示单元2a。对于显示单元2a，例如，使用具有低功耗的反射性液晶显示器或者电子纸。信息处理设备1在终端表面上除显示单元2a之外的部分上还包括太阳能电池3。信息处理设备1还包括在显示单元2a的表面上充当定点设备的触摸面板2b。信息处理设备1还在终端表面上不与显示单元2a重叠的位置包括键盘4。键盘4可以通过在太阳能电池3的表面上放置透明触摸面板2b来实现。可选地，键盘4可以利用透明材料或者具有小光阻部分的材料实现为机械键盘。

图2是说明信息处理设备1的示例性硬件配置的框图。作为主要的硬件配置，信息处理设备1包括包含片上系统（SoC）10、主存储器5、次储存器6、太阳能电池3、累积单元7、电源管理集成电路（PMIC）8、显示单元2a、触摸面板2b、键盘4和通信接口（I/F）9的模块。

信息处理设备1靠太阳能电池3生成的电力工作。但是，由太阳能电池3单独生成的电力不能覆盖整个信息处理设备1工作中（当信息处理设备1执行某个过程时）的峰值功耗。因此，在空闲期间（例如等待来自用户的响应的时段或者不使用信息处理设备的时段），由太阳能电池3产生的过剩电力充电到累积单元7。然后，在工作期间，PMIC8把由累积单元7累积的电力和太阳能电池3生成的电力组合到一起，把其电压调整到所需的电压并且把调整后的电力提供给信息处理设备1的模块。这种电源控制称为峰值辅助或者峰值偏移。

累积单元7可以由例如锂离子电池的电池、双电层电容器等单独地或者组合地实现。例如，一种可能的组合是首先在双电层电容器中累积由太阳能电池3生成的电力，然后把所累积的电力充电到锂离子电池中。

PMIC8是向例如SoC10和主存储器5的模块提供电力的模块。PMIC8把从太阳能电池3和累积单元7提供的电力的电压改变成例如Soc10和主存储器5的模块所需的电压，并且向这些模块提供电力。PMIC8具有接通/断开到模块的电源的功能。

SoC10是系统LSI（半导体器件），包括安装在半导体衬底上的作为控制整个信息处理设备1的内核的处理器（中央处理单元；CPU）11、根据该实施例的存储器控制器（存储器控制设备）100等。SoC10和存储器控制设备100的具体配置的例子将在随后具体描述。

主存储器5是由SoC10的CPU11从其读数据/向其写数据的存储器，而且是当CPU11执行各种类型的处理时用作工作区域的主要存储单元。主存储器5的例子包括具有同步接口的DRAM，例如双数据速率同步动态随机存取存储器（DDR SDRAM）、双数据速率2同步动态随机存取存储器（DDR2SDRAM）、双数据速率3同步动态随机存取存储器（DDR3SDRAM）、低功率双数据速率同步动态随机存取存储器（LPDDR SDRAM）和低功率双数据速率2同步动态随机存取存储器（LPDDR2SDRAM）。

次储存器6是利用非易失性存储器的辅助存储单元，其存储信息处理设备1所需的数据和程序。对于次储存器6，可以使用例如闪存存储器。可替代地，次储存器6可以是SD卡或者SSD。

信息处理设备1包括显示单元2a、触摸面板2b、键盘4和通信I/F9作为输入/输出设备。通信I/F9是用于通过例如无线局域网（LAN）通信的接口。通信方法不限于无线LAN，而是例如有线LAN、蓝牙（注册商标）、ZigBee（注册商标）、红外线通信、可见光通信、光学线路网络、电话线路网络和互联网的任何方法都可以使用。

图3是说明信息处理设备1的主要部分的示例性配置的框图，其中选择性地说明了SoC10、主存储器5和PMIC8。例如，这些模块安装在信息处理设备1的母板（系统板）上。

如上所述，SoC10包括CPU11和存储器控制器100。CPU11和存储器控制器100经在芯片上形成的总线12连接。SoC10经存储器控制器100连接到外部的主存储器5。使SoC10和主存储器5工作的电力是由PMIC8提供的。尽管在图3中没有说明，但是用于输入/输出设备的控制器也可以在SoC10中提供，其中的输入/输出设备例如显示单元2a、触摸面板2b、键盘4和通信I/F9。

SoC10还包括低频振荡器13和高频振荡器14，以生成用于使安装在芯片上的系统工作的时钟。例如，低频振荡器13具有连接到其的32-KHz晶体振荡器并且振荡。例如，高频振荡器14具有连接到其的24-MHz晶体振荡器并且振荡。

低频振荡器13的输出作为子时钟提供给CPU11和存储器控制器100，并且用于启动安装在芯片上的系统和待机状态下的工作。另一方面，高频振荡器14的输出通过锁相环（PLL）15进一步增加了频率，提供给CPU11和存储器控制器100，并且当CPU11执行各种处理时用作主时钟。

SoC10还包括电源状态管理单元16，其控制SoC10在空闲期间进入功耗低的待机状态。当没有任务要立即执行而且要等待来自输入/输出设备的中断时，CPU11发布WFI（等待中断）指令并且等待中断。在这个时候，电源状态管理单元16使SoC10进入待机状态，从而在CPU11等待中断的同时降低功耗。SoC常常具有多种类型的待机状态，这些待机状态具有不同的功耗而且对于转变到其和从其唤醒需要不同的成本。在这些待机状态中具有低功耗的一种待机状态中，电源状态管理单元16执行SoC10中各模块的电源门控并且停止高频振荡器14，以便停止主时钟的提供。在这种状态中，除了高频振荡器14，电源状态管理单元16还可以同时停止PLL15。在这种状态中，电源状态管理单元16还指示PMIC8停止到主存储器5的供电或者指示存储器控制器100从使主存储器5以第一功耗工作的状态切换到使主存储器5以小于第一功耗的第二功耗等待的状态（例如深度掉电状态或者自刷新状态），从而显著降低功耗。

当检测到发生了来自输入/输出设备的中断时，如果执行了SoC10中各模块的电源门控的话，电源状态管理单元16就禁用这种电源门控，并且，如果高频振荡器14和PLL15的操作被停止了的话，就恢复这些模块的操作。在这个时候，电源状态管理单元16还指示PMIC8恢复到主存储器5的供电或者指示存储器控制器100从使主存储器以第二功耗等待的状态切换到使主存储器5以第一功耗工作的状态。

电源状态管理单元16可以输出指示SoC10是否处于待机状态的待机信号，并且通过使用该待机信号来指示PMIC8停止或恢复到主存储器5的供电或者指示存储器控制器100在使主存储器5以第一功耗工作的状态和使主存储器5以第二功耗等待的状态之间切换。在这种情况下，PMIC8在接通待机信号的时候停止到主存储器5的供电并且在断开待机信号的时候恢复到主存储器5的供电。此外，在这种情况下，当待机信号从断开转变为接通时，存储器控制器100向主存储器5发送进入主存储器5以第二功耗等待的状态的信号（命令），并且，当待机信号从接通转变为断开时，存储器控制器100向主存储器5发送进入主存储器5以第一功耗工作的状态的信号（命令）。作为一种备选方法，电源状态管理单元16可以通过使用专用信号线而不是使用待机信号来指示存储器控制器100的PMIC8。

应当指出，电源状态管理单元16还可以被称为上电复位管理器、通用功率控制器或者低泄漏唤醒单元。电源状态管理单元16的一些或者全部功能可以包括在CPU11中。

在其中例如上述DRAM的易失性存储器用作主存储器5的情况下，当到主存储器5的供电停止时，数据将消失，但是，如果数据是CPU11在执行状态中的工作使用的那些数据的话，这是没有问题的。如果存在不应当消失的数据，那么数据可以存储在即使待机状态中也不停止到其的供电的另一种易失性存储器中或者可以存储在另一种非易失性存储器中。此外，例如PCM或者MRAM的非易失性存储器可以用作主存储器5，使得在停止到主存储器5的供电的时候数据将不会消失。

当DRAM用作主存储器5而且使得主存储器5进入具有第二功耗的等待状态时，DRAM的自刷新模式或者深度掉电模式可以用作主存储器5以第二功耗等待的状态。

由低频振荡器13生成的子时钟不能被停止，因为该子时钟对于待机状态中定时器的计数和中断的监视及对于从待机状态到工作状态的状态转变来说是必需的。与高频振荡器14的功耗相比，低频振荡器13的功耗是很小的，因此是没有问题的。

在根据该实施例的SoC10中，当一旦从输入/输出设备接收到中断，功率状态管理单元16退出待机状态，以使得高频振荡器14（和PLL15）开始工作并且指示PMIC8开始到主存储器5的供电或者指示存储器控制器100从主存储器5以第二功耗等待的状态恢复到主存储器5以第一功耗工作的状态时，存储器控制器100开始主存储器5的初始化，而不等待主时钟变得稳定，从而缩短了CPU11准备好处理中断的时间。

根据相关技术的退出待机的典型操作将在这里描述为相对于参考图4的实施例的比较例。图4是根据相关技术一旦由典型SoC接收到中断机从待机状态转变到工作状态的时序图。根据相关技术的典型SoC的配置类似于根据图3所说明的实施例的SoC10的配置，但与该实施例的区别在于由低频振荡器13生成的子时钟不提供给存储器控制器100而且存储器控制器100不基于该子时钟执行操作。在以下描述中，为了方便，比较例中对应于该实施例中部件的部件将由该实施例中部件的标号加后缀n来指示。

当中断在时刻T1从任何输入/输出设备输入到CPU11n时，由检测到该中断的电源状态管理单元16退出待机状态。利用根据相关技术的典型SoC10n，定义指示待机状态的待机信号，并且当退出待机状态时待机信号变成低电平。利用这个过程，SoC10n的电源状态管理单元16首先使高频振荡器14n（如果必要的话，还有PLL15n）开始工作并且等待直到高频振荡器14n的振荡变得稳定。高频振荡器14n的输出输入到PLL15n，PLL15n增加其频率，以生成主时钟。当在待机状态中停止到主存储器5n的供电时，SoC10n的电源状态管理单元16指示PMIC8n在时刻T1当退出待机状态时开始到主存储器5n的供电。

当主时钟在时刻T2变得稳定时，CPU11n变成能够执行中断处理的状态。但是，在这个时候，主存储器5n的初始化还没有完成，并且因此CPU11n指示存储器控制器100初始化主存储器5n。如果使主存储器5n在待机状态中进入具有第二功耗的等待状态，那么在从CPU11n接收到指令时，存储器控制器100n在这个时候首先使主存储器5n进入具有第一功耗的工作状态。然后，在时刻T3，在从CPU11n接收到指令时，存储器控制器100n开始主存储器5n的初始化。当主存储器5n的初始化在时刻T4完成时，主存储器5n进入允许数据读/写的状态。然后，CPU11n通过使用主存储器5n执行中断处理。应当指出，存储器控制器100n可以是如上所述响应来自CPU11n的指令而开始主存储器5n初始化的存储器控制器或者可以是响应来自退出待机状态之后检测到主时钟变得稳定的电源状态管理单元16的指令而开始主存储器5n初始化的存储器控制器。

主存储器5n的初始化是用于在退出待机状态而且开始到主存储器5n的供电之后或者在主存储器5n从具有第二功耗的等待状态切换回具有第一功耗的工作状态之后把主存储器5n初始化成允许CPU11n进行数据读/写的状态的过程。具体而言，主存储器5n的初始化是在从开始到主存储器5n的供电开始经过预定时间之后设置关于主存储器5n中控制寄存器中突发长度与信号延迟的参数的过程或者是在主存储器5n从具有第二功耗的等待状态切换回具有第一功耗的工作状态开始经过预定时间之后设置关于主存储器5n中控制寄存器中突发长度与信号延迟的参数的过程。

根据相关技术初始化主存储器5n的典型过程将在这里参考图5假设DDR3SDRAM用作主存储器5n而且到主存储器5n的供电在待机状态中停止的情况进行描述。图5是用于解释根据相关技术由典型存储器控制器100n对主存储器5n进行初始化的时序图。

在主存储器5n是具有同步接口的存储器（例如DDR3SDRAM）的情况下，如图5中所说明的，在向主存储器5n提供存储器时钟的同时，存储器控制器100n与该存储器时钟同步地提供用于初始化主存储器5n的命令（第一控制信号）。在这个过程中，根据相关技术的典型存储器控制器100n向主存储器5n不作任何改变地提供如上所述的主时钟或者提供通过由PLL或触发器改变其频率所获得的主时钟，作为存储器时钟。相应地，在主时钟变得稳定之前，存储器时钟不能提供给主存储器5n而且主存储器5n不能稳定。

具体而言，在退出待机状态而且开始到主存储器5n的供电之后，根据相关技术的典型存储器控制器100n等待直到主时钟变得稳定。然后，当主时钟在时刻T11变得稳定时，时钟控制器100n开始向主存储器5n提供存储器时钟，而且然后在CKE（时钟使能）信号在时刻T12变成高电平之后继续与该存储器时钟同步地向主存储器5n提供NOP（不工作）命令设定的预定时间段。CKE信号是一个指示存储器时钟是否有效的信号。高电平的CKE信号指示存储器时钟有效，而低电平的CKE信号指示存储器时钟无效。

然后，在时刻T13，当预定的时间过去时，存储器控制器100n与存储器时钟同步地向主存储器5n提供MRS（模式寄存器设置）命令，用于设置关于主存储器5n中控制寄存器中突发长度与信号延迟的参数。然后，在时刻T14主存储器5n的初始化完成之后，存储器控制器100n与存储器时钟同步地向主存储器5n提供根据CPU11n读/写数据的命令（第二控制信号）。图5说明了其中请求读数据的READ命令提供给主存储器5n的一个例子。

如上所述，根据相关技术的典型存储器控制器100n配置成在退出待机状态之后开始到主存储器5n的供电而且在主时钟变得稳定之后进一步开始主存储器5n的初始化。因此，存在一个问题，即CPU11n要花时间准备好从主存储器5n读数据/向主存储器5n写数据，即，从任何输入/输出设备输入中断开始到CPU11n开始中断处理的延迟时间变长了。

接下来，根据该实施例的退出待机操作将参考图6来描述。图6是根据该实施例当SoC10接收到中断时从待机状态转变到工作状态的时序图。

当中断在时刻T21从任何输入/输出设备输入时，由SoC10的电源状态管理单元16退出待机状态而且待机信号变成低电平。利用这个过程，SoC10的电源状态管理单元16首先使高频振荡器14（如果必要的话还有PLL15）开始工作。当在待机状态中停止对主存储器5的供电时，SoC10的电源状态管理单元16指示PMIC8在时刻T21退出待机状态的时候启动到主存储器5的供电。

由于如上所述低频振荡器13生成的子时钟提供给该实施例的存储器控制器100，因此在主时钟变得稳定之前存储器控制器100可以利用该子时钟工作。因而，当在时刻T21退出待机状态时，该实施例的存储器控制器100响应来自电源状态管理单元16的指令而开始主存储器5的初始化，而不等到主时钟变得稳定。如果使主存储器5在待机状态中进入具有第二功耗的等待状态，那么存储器控制器100在这个时候首先使主存储器5进入具有第一功耗的工作状态。然后，当主存储器5的初始化在时刻T22完成时，主存储器5变成允许CPU11读/写数据的状态。

当其后主时钟在时刻T23变得稳定时，CPU11变成能够执行中断处理的状态。由于在这个时候主存储器5的初始化已经完成而且主存储器5处于允许数据读/写的状态，因此CPU11在这个时候可以开始中断处理。如上所述，由于根据该实施例在退出待机状态而并且开始到主存储器5的供电之后，主存储器5的初始化不用等到主时钟变得稳定就执行了，因此从任何输入/输出设备输入中断而且退出待机状态时开始到CPU11开始中断处理时的延迟时间可以变短。

应当指出，在图6所说明的例子中，假设主存储器5初始化所需的时间比直到主时钟变稳定的时间短。但是，如果主存储器5初始化所需的时间比直到主时钟变稳定的时间长，那么CPU11就需要在开始中断处理之前在主时钟变稳定之后等到主存储器5的初始化完成。即使在这种情况下，直到CPU11开始中断处理的延迟时间也比象相关技术中那样主存储器5n初始化在主时钟变得稳定之后才开始的情况下的延迟时间短。

图7是说明根据该实施例用于实现如图6中所说明的退出待机操作的存储器控制器100的示例性配置的框图。根据该实施例的存储器控制器100经总线12与CPU11连接并且，作为输入，接收两种类型的时钟和来自电源状态管理单元16的待机信号，其中所述两种类型的时钟是处于高频的主时钟和处于低频的子时钟。

通过由PLL15增加来自SoC10的高频振荡器14的输出的频率所获得的时钟用作主时钟。在待机状态中，该主频率停止。另一方面，来自SoC10的低频振荡器13的输出没有任何变化地用作子时钟。可选地，通过由与PLL15不同的PLL增加来自SoC10的低频振荡器13的输出的频率所获得的时钟可以用作子时钟。即使在待机状态下，子时钟也不停止。确定到存储器控制器100的主时钟和子时钟输入的频率处于连接到存储器控制器100的主存储器5可以工作的范围内。

象在相关技术中那样，来自电源状态管理单元16的待机信号是在待机状态中变成高电平（也称为ON、被断言的或者有效的）并且当退出待机状态时变成低电平（也称为OFF、取消断言或者无效的）的信号。

如图7中所说明的，存储器控制器100与主存储器5经由其存储器接口规范定义的信号线连接。连接存储器控制器100与主存储器5的信号线粗略地分类为数据信号线、存储器时钟信号线和控制信号线。数据信号线是通过其发送由CPU11从主存储器5读/写到主存储器5的数据并且具有16位或32位宽度的信号线。存储器时钟信号线是主时钟通过其同步存储器控制器100与主存储器5之间数据与控制信号的发送与接收的信号线。控制信号线是用于发送地址、库（bank）规范与命令的信号线，依赖于通过其所发送信号的类型，使用多条控制信号线。

根据该实施例的存储器控制器100包括例如初始化电路101、读/写控制电路102、时钟开关电路103和控制信号开关电路104，如图7中所说明的。

初始化电路101以处于低频的子时钟工作，而且，当从待机状态退出时，作为由电源状态管理单元16关断待机信号的结果而得到通知，生成主存储器5初始化所必需的控制信号（第一控制信号）的前半个（例如，NOP命令）的至少一部分并且把所生成的控制信号的这部分提供给控制信号开关电路104。在主存储器5在待机状态中处于具有第二功耗的等待状态的情况下，初始化电路101在这个时候在主存储器5初始化所必需的控制信号（第一控制信号）的开始处插入用于把主存储器5切换到具有第一功耗的工作状态的控制信号（命令）并且把该控制信号提供给控制信号开关电路104。当由待机信号通知从待机状态的退出时，初始化电路101还向时钟开关电路103提供没有任何变化的输入子时钟或者通过由其中的PLL或触发器改变输入子时钟的频率所获得的子时钟。在下文中，从初始化电路101提供给时钟开关电路103的低频时钟将被称为第一时钟。如果子时钟不改变其频率地用作第一时钟，那么输主到存储器控制器100的子时钟可以直接输入到时钟开关电路103。

读/写控制电路102以处于高频的主时钟工作，而且，根据经总线12从CPU11提供的存储器访问指令，根据从主存储器5读数据/向主存储器5写数据而生成控制信号（第二控制信号），把所生成的控制信号提供给控制信号开关电路104，而且还通过使用数据信号线发送/接收由CPU11从主存储器5读取的数据/写到主存储器5的数据。在即使当主时钟变得稳定时主存储器5的初始化还没有完成的情况下或者在类似的情况下，读/写控制电路102生成主存储器5的初始化所必需的控制信号（第一控制信号）的后一半（例如，MRS命令）的部分并且在根据从主存储器5读数据/向主存储器5写数据生成控制信号（第二控制信号）之前把所生成的控制信号部分提供给控制信号开关电路104。读/写控制电路102还向时钟开关电路103提供没有任何变化的输入主时钟或者通过由PLL或触发器改变其频率所获得的主时钟。在下文中，从读/写控制电路102向时钟开关电路103提供的高频时钟将被称为第二时钟。如果主时钟不改变其频率地用作第二时钟，那么输入到存储器控制器100的主时钟可以直接输入到时钟开关电路103。

由于读/写控制电路102与根据相关技术的典型存储器控制器100n类似地以主时钟工作，因此读/写控制电路102在退出待机状态之后主时钟变得稳定之前不能工作。

在使得主存储器5在待机状态中以第二功耗等待的情况下，例如，使用待机信号也连接到读/写控制电路102的配置。检测到待机信号从断开状态接通的读/写控制电路102然后向主存储器5发送用于切换到具有第二功耗的等待状态的控制信号（命令）。作为一种备选方法，还有一种在进入待机状态的时候，CPU11指示存储器控制器100发送用于把主存储器5切换到具有第二功耗的等待状态的控制信号（命令）的方法。在这种情况下，待机信号不需要连接到读/写控制电路102。在到主存储器5的供电在待机状态中停止的情况下，待机信号也不需要连接到读/写控制电路102。

时钟开关电路103作为输入接收来自初始化电路101的低频的第一时钟和来自读/写控制电路102的高频的第二时钟，并且把第一时钟作为存储器时钟提供给主存储器5，直到第二时钟变得稳定，并且在第二时钟变得稳定之后把第二时钟作为存储器时钟提供给主存储器5。

在时钟开关电路103把第一时钟作为存储器时钟提供给主存储器5的同时，控制信号开关电路104开始向主存储器5提供由初始化电路101生成的第一控制信号。控制信号开关电路104继续向主存储器5提供由初始化电路101生成的第一控制信号，而且，如果即使当提供给主存储器5的存储器时钟由时钟开关电路103从第一时钟切换到第二时钟时主存储器5的初始化还没有完成，那么就向主存储器5提供由读/写控制电路102生成的第一控制信号。在提供给主存储器5的存储器时钟由时钟开关电路103从第一时钟切换到第二时钟之后并且当主存储器5的初始化完成之后，控制信号开关电路104向主存储器5提供由读/写控制电路102生成的第二控制信号。

通知存储器控制器100第二时钟已经变得稳定的方法的例子包括由电源状态管理单元16通知存储器控制器100第二时钟已经变得稳定的方法、使用信号指示SoC10中的主时钟有效的方法、当从退出待机开始经过预定时候时基于待机信号确定第二时钟稳定的方法及当CPU11开始执行中断处理时向存储器控制器100提供指令的方法。

接下来，将参考图8假设DDR3SDRAM用作主存储器5而且到主存储器5的供电在待机状态中停止的情况描述根据该实施例由存储器控制器100初始化主存储器5的过程。图8是用于解释根据该实施例由存储器控制器100对主存储器5进行初始化的时序图。

当在时刻T31退出待机状态并且开始从PMIC8到主存储器5的供电时，该实施例的存储器控制器100首先向主存储器5提供处于低频的第一时钟作为存储器时钟。如上所述，根据子时钟生成的时钟或者没有任何变化的子时钟用作第一时钟。然后，存储器控制器100在时刻T32向主存储器5提供指示存储器时钟有效的高电平CKE信号，而且其后在预定时间内继续与该存储器时钟同步地提供NOP命令（第一控制信号）。

当主时钟变得稳定时，存储器控制器100在时刻T33把提供给主存储器5的存储器时钟从处于低频的第一时钟切换成处于高频的第二时钟。根据主时钟生成的时钟或者没有任何变化的主时钟用作第二时钟，如上所述。如果在这个时候主存储器5的初始化还没有完成，存储器控制器100就继续基于主时钟进行初始化并且与切换到第二时钟的存储器时钟同步地向主存储器5提供初始化所需的命令的剩余部分。在图8所说明的例子中，MRS命令（第一控制信号）与切换到第二时钟的存储器时钟同步地提供给主存储器5。

然后，在时刻T34完成主存储器5的初始化之后，存储器控制器100与切换到第二时钟的存储器时钟同步地向主存储器5提供根据由CPU11读/写数据的命令（第二控制信号）。图8说明了请求读数据的READ命令提供给主存储器5的例子。如果在提供给主存储器5的存储器时钟从第一时钟切换到第二时钟的时候（时刻T33）主存储器5的初始化完成了，那么根据CPU11读/写数据的命令可以在其后立即提供给主存储器5。

应当指出，在图8所说明的例子中，当提供给主存储器5的存储器时钟从处于低频的第一时钟切换到处于高频的第二时钟时，CKE信号仍然为高电平。但是，可替换地，当存储器时钟的频率切换时，CKE信号可以一次变成低电平，然后返回到高电平，如图9中所说明的。

图10是用于解释在执行图8所说明的初始化过程中存储器控制器100操作的时序图。

初始化电路100接收子时钟和待机信号作为输入，而且，当在时刻T31退出待机状态并且待机信号变成低电平时，把根据子时钟生成的低频的第一时钟或者没有任何变化的子时钟输入到时钟开关电路103。当退出待机状态时，初始化电路101还生成主存储器5初始化所需的命令并且把所生成的命令输入到控制信号开关电路104。具体而言，在时刻T32CKE信号变成高电平之后，初始化电路101生成NOP命令并且把所生成的NOP命令输入到控制信号开关电路104预定的时间。

读/写控制电路102接收主时钟作为输入，而且，当主时钟变得稳定时，开始工作并且把根据主时钟生成的高频的第二时钟或者没有任何变化的主时钟输入到时钟开关电路103。如果当主时钟变得稳定而且读/写控制电路102开始工作时主存储器5的初始化还没有完成，那么读/写控制电路102还生成初始化所需命令的剩余部分（在图8和10的例子中是MRS命令）并且把所生成的命令输入到控制信号开关电路104。当在时刻T34主存储器5的初始化完成时，读/写控制电路102根据CPU11读/写数据生成命令（在图8和10的例子中是READ命令）并且把所生成的命令输入到控制信号开关电路104。

时钟开关电路103接收第一时钟和第二时钟作为输入，并且把第一时钟作为存储器时钟提供给主存储器5，直到主时钟变得稳定。然后，在主时钟变得稳定之后（在时刻T33之后），时钟开关电路103把第二时钟作为存储器时钟提供给主存储器5。

控制信号开关电路104接收由初始化电路101生成的命令和由读/写控制电路102生成的命令作为输入，并且与第一时钟同步地把由初始化电路101生成的命令提供给主存储器5，直到主时钟变得稳定。在主时钟变得稳定之后（在时刻T33之后），控制信号开关电路104与第二时钟同步地把由读/写控制电路102生成的命令提供给主存储器5。

应当指出，在图8和10的例子中，假设其中主存储器5初始化所需的时间比从退出待机状态到主时钟变得稳定的时间长的情况，而且主存储器5初始化所需的命令的后半部分是由读/写控制电路102生成的。但是，可选地，如果主存储器5的初始化在主时钟变得稳定之前就完成了，那么主存储器5初始化所需的全部命令都可以由初始化电路101生成而且读/写控制电路102可以只生成根据CPU11读/写数据的命令。

在DDR3SDRAM用作主存储器5的情况下，从CKE信号变成高电平开始，存储器控制100持续地向主存储器5提供NOP命令预定的时间，并且在该预定时间过去之后向主存储器5提供MRS命令。尽管在图8和10中为了描述的简化在提供给主存储器5的主时钟从第一时钟切换到第二时钟的时候提供给主存储器5的命令从NOP命令切换成MRS命令，但是切换不限于此。

具体而言，如果预定的时间比直到主时钟变得稳定的时间长，那么读/写控制电路102生成NOP命令，直到预定的时间过去，在该预定的时间过去之后生成MRS命令，而且当其后主存储器5的初始化完成时，根据CPU11读/写数据生成READ命令等，如图11中所说明的。在这种情况下，控制信号开关电路104向主存储器5提供由初始化电路101生成的NOP命令，直到主时钟变得稳定，而且提供给主存储器5的存储器时钟从第一时钟切换到第二时钟，并且，在主时钟变得稳定之后而且预定时间过去之前，向主存储器5提供由读/写控制电路102生成的NOP命令。然后，当该预定时间过去时，控制信号开关电路104向主存储器5提供由读/写控制电路102生成的MRS命令，并且，当主存储器5的初始化完成时，向主存储器5提供由读/写控制电路102生成的READ命令等。

另一方面，如果预定的时间比直到主时钟变得稳定的时间短，那么初始化电路101在预定时间经过之后生成MRS命令，如图12中所说明的。如果当主时钟变得稳定而且提供给主存储器5的存储器时钟从第一时钟切换到第二时钟时主存储器5的初始化还没有完成，则读/写控制电路102生成MRS命令，直到主存储器5的初始化完成。在这种情况下，控制信号开关电路104顺序地向主存储器5提供由初始化电路101生成的NOP命令和MRS命令，直到主时钟变得稳定，而且提供给主存储器5的存储器时钟从第一时钟切换到第二时钟，在主时钟变得稳定之后主存储器5的初始化完成之前，向主存储器5提供由读/写控制电路102生成的MRS命令，并且当主存储器5的初始化完成时向主存储器5提供由读/写控制电路102生成的READ命令等。

以上描述了当退出待机状态时存储器控制器100的操作。另一方面，当SoC10进入待机状态时，SoC10的电源状态管理单元16指示PMIC8停止到主存储器5的供电或者指示存储器控制器把主存储器5从具有第一功耗的工作状态变成具有第二功耗的等待状态。

如上所述，当退出待机状态而且开始到主存储器5的供电或者主存储器5从具有第二功耗的等待状态返回到具有第一功耗的工作状态时，根据该实施例的存储器控制器100开始主存储器5的初始化，而不等到主存储器变得稳定，这可以减少从退出待机状态到CPU11开始中断处理的延迟时间。

尽管在上述实施例中描述了使用DRAM作为主存储器5的例子，但是，除DRAM之外的各种随机存取存储器，例如静态随机存取存储器（SRAM）、铁电随机存取存储器（FeRAM）、相变存储器（PCM）、磁阻式随机存取存储器（MRAM）、电阻式随机存取存储器（ReRAM）和NOR闪存，都可以用作主存储器5。在这种情况下，主存储器5初始化所需的命令依赖用作主存储器5的存储器的接口类型而变，而且存储器控制器100可以向主存储器5提供根据用作主存储器5的存储器的接口类型的命令。

尽管上述实施例是应用到连接到主存储器5的存储器控制器100的一个例子，但是该实施例可应用到的存储器控制器不限于这个例子。例如，该实施例可以应用到连接到与主存储器5不同的存储器的存储器控制器。

如以上通过具体例子详细描述的，根据该实施例的存储器控制器100，有可能降低功耗并缩短直到过程准备好从存储器读数据/把数据写到存储器的时间。

根据上述实施例的存储器控制设备，存储器控制设备控制由处理器从其读数据/向其写数据的存储器。该存储器控制设备包括时钟开关和控制信号开关。时钟开关接收第一时钟和具有比第一时钟更高频率的第二时钟作为输入，把第一时钟提供给存储器，直到第二时钟变得稳定，并且在第二时钟变得稳定之后提供第二时钟。在第一时钟提供给存储器的同时，控制信号开关开始向存储器提供用于把存储器初始化到允许处理器读/写数据的状态的第一控制信号，并且在第二时钟提供给存储器而且存储器初始化之后向存储器提供根据处理器读/写数据的第二控制信号。因此，在降低功耗的同时，处理器准备好从存储器读数据/向存储器写数据的时间可以缩短。

尽管已经描述了特定的实施例，但是这些实施例仅仅是作为例子给出的，而不是要限定本发明的范围。事实上，在此所述的新颖的实施例可以体现在多种其它形式中；此外，在不背离本发明主旨的情况下，可以对在此所述实施例的形式进行各种省略、替换与改变。所附权利要求及其等价物是要覆盖将属于本发明范围与主旨之内的这种形式或修改。

Claims (10)

1.一种控制存储器的存储器控制设备，由处理器从所述存储器读数据/向所述存储器写数据，该存储器控制设备包括：

时钟开关，配置成

接收第一时钟和第二时钟，第二时钟的时钟频率比第一时钟的时钟频率高，

把第一时钟提供给存储器，直到第二时钟变得稳定，及

在第二时钟变得稳定之后，提供第二时钟；及

控制信号开关，配置成

在第一时钟提供给存储器的同时，开始向存储器提供用于把该存储器初始化成允许由处理器进行数据读/写的状态的第一控制信号，及

在第二时钟提供给存储器且存储器初始化之后，向存储器提供与处理器进行的数据读/写相应的第二控制信号。

2.如权利要求1所述的存储器控制设备，其中

在处理器等待中断的待机状态中停止给存储器供电，及

第一控制信号是从开始给存储器供电起经过预定时间之后用于设置所述存储器的寄存器中的参数的信号。

3.如权利要求2所述的存储器控制设备，其中，当退出待机状态时，控制信号开关开始向所述存储器提供所述第一控制信号。

4.如权利要求2所述的存储器控制设备，其中，当开始给存储器供电时，控制信号开关开始向存储器提供第一控制信号。

5.如权利要求1所述的存储器控制设备，其中

当处理器处于等待中断的待机状态时，存储器从存储器以第一功耗工作的状态变成存储器以第二功耗等待的状态，其中第二功耗小于第一功耗，及

第一控制信号是存储器从存储器以第二功耗等待的状态返回存储器以第一功耗工作的状态起经过预定时间之后用于设置所述存储器的寄存器中的参数的信号。

6.如权利要求5所述的设备，其中，当退出待机状态时，控制信号开关开始向存储器提供所述第一控制信号。

7.如权利要求5所述的设备，其中，当存储器从存储器以第二功耗等待的状态返回存储器以第一功耗工作的状态时，控制信号开关开始向存储器提供所述第一控制信号。

8.一种半导体设备，包括处理器和存储器控制设备，该存储器控制设备控制存储器，由处理器从该存储器读数据/向该存储器写数据，所述处理器和存储器控制设备安装在半导体衬底上，其中

存储器控制设备包括：

时钟开关，配置成

接收第一时钟和第二时钟，第二时钟的时钟频率比第一时钟的时钟频率高，

把第一时钟提供给存储器，直到第二时钟变得稳定，及

在第二时钟变得稳定之后，提供第二时钟；及

控制信号开关，配置成

在第一时钟提供给存储器的同时，开始向存储器提供用于把存储器初始化成允许由处理器进行数据读/写的状态的第一控制信号，及

在第二时钟提供给存储器且存储器初始化之后，向存储器提供与处理器进行的数据读/写相应的第二控制信号。

9.一种系统板，在其上安装有处理器、存储器和控制存储器的存储器控制设备，由处理器从所述存储器读数据/向所述存储器写数据，其中

所述存储器控制设备包括：

时钟开关，配置成

接收第一时钟和第二时钟，第二时钟的时钟频率比第一时钟的时钟频率高，

把第一时钟提供给存储器，直到第二时钟变得稳定，及

在第二时钟变得稳定之后，提供第二时钟；及

控制信号开关，配置成

在第一时钟提供给存储器的同时，开始向存储器提供用于把存储器初始化成允许由处理器进行数据读/写的状态的第一控制信号，及

在第二时钟提供给存储器且存储器初始化之后，向存储器提供与处理器进行的数据读/写相应的第二控制信号。

10.一种控制存储器的存储器控制设备，由处理器从所述存储器读数据/向所述存储器写数据，其中

存储器控制设备执行以下处理：

在向存储器提供第一时钟的同时，开始向存储器提供用于把存储器初始化成允许由处理器进行数据读/写的状态的第一控制信号，在第二时钟变得稳定之后，把提供给存储器的时钟从第一时钟切换成时钟频率高于第一时钟的时钟频率的第二时钟，及

在向存储器提供第二时钟的同时并且在存储器初始化之后，向存储器提供与处理器进行的数据读/写相应的第二控制信号。

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