CN112581994A - 同步型存储装置的控制方法、装置和系统 - Google Patents

Abstract

本申请提供了一种同步型存储装置的控制方法、装置和系统。该方法包括：响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率；监测备用时钟源是否已锁定到目标时钟频率；当备用时钟源已锁定到目标时钟频率时，阻塞外部访问；开始内部频率切换流程与参数配置流程；以及解除外部访问阻塞。该方法能够降低同步型存储装置切换频率过程所需的时间，并合理有效地减少了外部访问阻塞时间，从而有效地降低频率切换过程对于整个芯片的性能带宽影响。

Description

同步型存储装置的控制方法、装置和系统

技术领域

本申请主要涉及存储器领域，尤其涉及一种同步型存储装置的控制方法、装置和系统。

背景技术

同步型存储装置的频率切换是同步型存储装置子系统内极为重要的低功耗技术手段。通过频率的切换，可以实现以较低的功耗满足不同带宽的需求，但同步型存储装置在频率切换过程中，较长的频率时间会带来同步型存储装置子系统性能的损失。以DDR为例，针对DDR的频率切换，常用的降低频率切换时间的技术解决方案有两种：第一种方案是通过提供多组不同频率下的DDR配置参数、DDR training值等，以减少DDR参数配置时间的方式去实现频率快速切换的目的，这一技术方案通常由软件进行实施，会引入软件判断而带来的耗时；第二种解决方案是通过硬件电路实现对带宽的实时监控，从而提供一个频率切换的临界值。

在DDR频率切换过程中，影响DDR频率切换主要的两个时间因素为：一是对于DDR子系统，其子系统内的频率切换命令发出到频率切换完成的频率切换时间tFC；二是整个芯片中，访问发起方(master)被DDR子系统暂停访问的访问阻塞时间tBK。在tFC时间中，存在被刷新命令(auto-refresh)、Training命令等高优先级的命令推迟的推迟时间tDelay，读操作数据返回时间、写操作执行时间、刷新命令(self-refresh)执行时间等命令的命令执行时间tEXE，时钟锁定时间tCKL，以及DDR子系统内部参数配置与频率切换的切换时间tFQ。

上述两种技术方案关注的是如何减小整个DDR子系统频率切换的时间(tFC)中的tFQ时间，而tFQ时间在整个tFC中所占权重有限，故其通过减小tFQ的时间而期望减小整个tFC的时间的能力有限。

因此，如何合理有效地减小同步型存储装置的频率切换时间是本领域技术人员面临的重大难题。

发明内容

本申请要解决的技术问题是提供一种同步型存储装置的控制方法、装置和系统，能够合理有效地减小同步型存储装置的频率切换时间。

为解决上述技术问题，本申请提供了一种同步型存储装置的控制方法，包括：响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率；监测所述备用时钟源是否已锁定到所述目标时钟频率；当所述备用时钟源已锁定到所述目标时钟频率时，阻塞外部访问；开始内部频率切换流程与参数配置流程；以及解除外部访问阻塞。

在本申请的一实施例中，所述响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率是在不阻塞外部访问的情况下进行。

在本申请的一实施例中，所述方法还包括：监测是否存在高优先级命令，若是则等待所述高优先级命令执行完成。

在本申请的一实施例中，所述方法还包括：监测是否存在时延敏感的访问请求，若是则响应所述时延敏感的访问请求。

在本申请的一实施例中，所述监测是否存在高优先级命令，若是则等待所述高优先级命令执行完成，在所述监测是否存在时延敏感的访问请求，若是则响应所述时延敏感的访问请求之前执行。

在本申请的一实施例中，在所述阻塞外部访问之后以及所述开始内部频率切换流程与参数配置流程之前，所述方法还包括：监测内部是否存在未完成的访问命令，若是则等待内部访问命令完成。

在本申请的一实施例中，所述将备用时钟源开始锁定为目标时钟频率的步骤和所述等待所述高优先级命令执行完成的步骤，至少在一部分时间内同时执行。

在本申请的一实施例中，所述高优先级命令是指为满足同步型存储装置协议约束，需要周期性发送的命令。

在本申请的一实施例中，所述时延敏感的访问请求是根据来自AXI端口的QoS值进行判断。

在本申请的一实施例中，所述同步型存储装置为双倍速率同步动态随机存储器。

为解决上述技术问题，本申请还提供了一种同步型存储装置的控制系统，包括：存储器，用于存储可由处理器执行的指令；以及处理器，用于执行所述指令以实现如上所述的同步型存储装置的控制方法。

为解决上述技术问题，本申请还提供了一种同步型存储装置的控制装置，包括：锁定模块，用于响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率；第一监测模块，用于监测所述备用时钟源是否已锁定到所述目标时钟频率；阻塞模块，用于当所述备用时钟源已锁定到所述目标时钟频率时，阻塞外部访问；切换模块，用于开始内部频率切换流程与参数配置流程；以及解除模块，用于解除外部访问阻塞。

在本申请的一实施例中，所述锁定模块是用于在不阻塞外部访问的情况下响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率。

在本申请的一实施例中，所述装置还包括：第二监测模块，用于监测是否存在高优先级命令，若是则等待所述高优先级命令执行完成。

在本申请的一实施例中，所述装置还包括：第三监测模块，用于监测是否存在时延敏感的访问请求，若是则响应所述时延敏感的访问请求。

在本申请的一实施例中，所述锁定模块和所述第二监测模块至少在一部分时间内同时运行。

与现有技术相比，本申请的同步型存储装置的控制方法、装置和系统能够降低同步型存储装置切换频率过程所需的时间，并合理有效地减少了外部访问阻塞时间，从而有效地降低频率切换过程对于整个芯片的性能带宽影响。

附图说明

包括附图是为提供对本申请进一步的理解，它们被收录并构成本申请的一部分，附图示出了本申请的实施例，并与本说明书一起起到解释本申请原理的作用。附图中：

图1是根据本申请一实施例示出的同步型存储装置的控制方法的流程示意图；

图2是同步型存储装置的内部频率切换流程与参数配置流程的示意流程图；

图3A是现有技术中的同步型存储装置的频率切换时间的示意图；

图3B是根据本申请一实施例示出的同步型存储装置的频率切换时间的示意图；

图4是根据本申请一实施例示出的同步型存储装置的控制装置的示意框图；

图5是根据本申请一实施例示出的同步型存储装置的控制系统的系统框图。

具体实施方式

为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

图1是根据本申请一实施例示出的同步型存储装置的控制方法的流程示意图。参考图1所示，本实施例的同步型存储装置的控制方法包括以下步骤：

步骤101，响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率；

步骤102，监测备用时钟源是否已锁定到目标时钟频率；

步骤103，当备用时钟源已锁定到目标时钟频率时，阻塞外部访问；

步骤104，开始内部频率切换流程与参数配置流程；以及

步骤105，解除外部访问阻塞。

下面对上述步骤101-105进行详细说明，步骤101-105可以由同步型存储装置的控制系统来执行：

在步骤101中，系统接收频率切换请求。响应于频率切换请求，系统将备用时钟源开始锁定为频率切换的目标时钟频率。系统锁定目标时钟频率所需要的时间为时钟锁定时间tCKL。

在本申请的一实施例中，步骤101可以是在不阻塞外部访问的情况下进行。通过采用备用时钟源来锁定目标时钟频率，同步型存储装置无需阻塞外部访问即可开始锁定目标时钟频率，从而能够大幅度减少访问阻塞时间tBK。

在本申请的一实施例中，同步型存储装置的控制方法还可以包括：步骤106，监测是否存在高优先级命令，若是则等待高优先级命令执行完成。若不存在高优先级命令，则无需等待。在本申请的一实施例中，高优先级命令是指为满足同步型存储装置协议约束，需要周期性发送的命令，例如已发送的刷新命令或Training命令。如果存在高优先级命令而不等待其执行完成就开始阻塞外部访问，可能会导致颗粒失效或者访问失效等问题。

在本申请的一实施例中，步骤101和步骤106可以至少在一部分时间内同时执行。因为步骤101中采用了备用时钟源来锁定目标时钟频率，因此步骤101和步骤106可同时进行，从而大幅度地减少了频率切换时间tFC。

在本申请的一实施例中，同步型存储装置的控制方法还可以包括：步骤107，监测是否存在时延敏感的访问请求，若是则响应时延敏感的访问请求。若不存在时延敏感的访问请求，则进行下一步骤。如果访问同步型存储装置的请求无法被即时响应，导致访问发起方(master)后续工作被阻塞即可将该访问请求称之为时延敏感型访问。一个完整的SoC系统中有各种各样的模块需要访问同步型存储装置，模块访问同步型存储装置的要求各不相同，比如CPU即为典型的时延敏感型访问。

对访问发起方(master)发出的时延敏感的访问请求进行识别，且对于时延敏感的命令能够支持解决Head Of line(队头阻塞)问题。在本申请的一实施例中，时延敏感的访问请求是根据来自AXI(Advanced eXtensible Interface)端口的QoS值进行判断。系统可以通过软件配置的临界阈值来判断访问请求是否为时延敏感的访问请求。如果当前访问请求中的QoS值大于或等于临界阈值的配置值，那么系统可以认为当前的访问请求是时延敏感的访问请求。在一个示例中，QoS的有效值可以为0-15。下面以DDR为例进行说明。以QoS＝0/1/2/3为例，DDR控制器(DDR Controller,DDRC)支持软件配置临界阈值，临界命令是指QoS值刚好等于临界阈值的访问请求。关键命令是指当前访问请求的QoS值大于或等于临界阈值的访问请求。当临界阈值设置为3，则QoS＝3的访问请求为频率切换(FrequencyChange,FC)的临界命令。当临界阈值设置为2时，QoS＝2/3的访问请求是FC的关键命令。

在本申请的一实施例中，步骤106可以在步骤107之前执行。以DDR为例，高优先级的命令对于维护DDR颗粒内部的数据正确性或者访问DDR颗粒操作的正确性有直接的影响。因为在DDR的协议中规定了一些必须要定期发送的高优先级命令(例如刷新命令等)，而这些高优先级命令的优先级是高于时延敏感的访问请求，所以在这种情况下系统即使收到了时延敏感的访问请求也需要等高优先级命令处理后再处理时延敏感的访问请求。

在步骤102中，监测备用时钟源是否已锁定到目标时钟频率。当备用时钟源尚未锁定到目标时钟频率时，继续等待备用时钟源锁定目标时钟频率。锁定是针对于锁相环(Phase Locked Loop,PLL)描述的，锁定是指PLL能够输根据频率切换请求出稳定的时钟频率，PLL从响应频点切换请求到输出稳定的时钟频率之间有一个时钟锁定时间tCKL。

在步骤103中，当备用时钟源已锁定到目标时钟频率时，阻塞外部访问。

在本申请的一实施例中，在步骤103之后以及步骤104之前，同步型存储装置的控制方法还可以包括：步骤108，监测内部是否存在未完成的访问命令，若是则等待内部访问命令完成。若不存在未完成的访问命令，则进行下一步骤。通过保证内部已经发送给同步型存储装置的访问命令已经处理完成，可以避免出现当前未完成的内部访问命令失败的问题。

在步骤104中，开始内部频率切换流程与参数配置流程。在一个示例中，在内部频率切换流程中可以直接将同步型存储装置的控制系统时钟切换为备用时钟源。

图2是同步型存储装置的内部频率切换流程与参数配置流程的示意流程图。参考图2所示，同步型存储装置为DDR，DDR的内部频率切换流程与参数配置流程可以包括以下步骤201-208：

步骤201，DDRC发送进入自刷新命令(SRE)；

步骤202，DDRC发送一组MRW命令更新DDR颗粒频点寄存器；

步骤203，DDRC释放DFI接口的CKE信号使颗粒进入SR-Powerdown状态；

步骤204，DDRC发起PHY频率切换请求；

步骤205，等待PHY响应频率切换请求；

步骤206，系统频率切换；

步骤207，DDRC置位DFI接口的CKE信号使颗粒退出SR-Powerdown状态；以及

步骤208，DDRC发送退出自刷新命令(SRX)。

在步骤105中，当内部频率切换流程与参数配置流程完成后，频率切换完成，解除外部访问阻塞。

图3A是现有技术中的同步型存储装置的频率切换时间的示意图。图3B是根据本申请一实施例示出的同步型存储装置的频率切换时间的示意图。如图3A和图3B所示，频率切换时间tFC为频率切换命令发出到频率切换完成的时间；访问阻塞时间tBK是访问发起方(master)被同步型存储装置的控制系统暂停访问的Block时间；命令执行时间tEXE是读操作数据返回时间、写操作执行时间、刷新命令(self-refresh)执行时间等命令的执行时间；时钟锁定时间tCKL是锁定目标时钟频率所需要的时间；推迟时间tDelay是被刷新命令(auto-refresh)、Training命令等高优先级的命令推迟的时间；以及切换时间tFQ是内部参数配置与频率切换的时间。在图3A中，频率切换时间tFC与访问阻塞时间tBK相等，包括推迟时间tDelay、命令执行时间tEXE、时钟锁定时间tCKL和切换时间tFQ，并且以上4种时间之间无交叠。在图3B中，频率切换时间tFC包括推迟时间tDelay、命令执行时间tEXE、时钟锁定时间tCKL和切换时间tFQ，时钟锁定时间tCKL和推迟时间tDelay重叠，命令执行时间tEXE和切换时间tFQ与其它时间之间无交叠，访问阻塞时间tBK包括命令执行时间tEXE和切换时间tFQ，访问阻塞时间tBK小于频率切换时间tFC。图3B中的访问阻塞时间tBK在推迟时间tDelay之后才开始，从而与图3A相比大幅度地减少了访问阻塞时间tBK。

在本申请的一实施例中，同步型存储装置可以为双倍速率同步动态随机存储器(DDR SDRAM)，其类型包括但不限于LPDDR4、LPDDR4X、LPDDR5、DDR3、DDR4、DDR5。当同步型存储装置为DDR时，同步型存储装置的控制系统可以为DDR子系统。

综上所述，本实施例的同步型存储装置的控制方法通过使用备用时钟源来进行目标时钟频率的锁定，并且在备用时钟源已锁定目标时钟频率后才开始阻塞外部访问，能够降低同步型存储装置切换频率过程所需的时间，并合理有效地减少了外部访问阻塞时间，从而有效地降低频率切换过程对于整个芯片的性能带宽影响。并且，对于时延敏感的访问发起方来说，较低的外部访问阻塞时间能有效的降低访问的时延参数，在芯片的程序进程能以更快的速度完成。

本申请还提供了一种同步型存储装置的控制装置。图4是根据本申请一实施例示出的同步型存储装置的控制装置的示意框图。参考图4所示，本实施例的同步型存储装置的控制装置400包括锁定模块401、第一监测模块402、阻塞模块403、切换模块404以及解除模块405。

锁定模块401用于响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率。在本申请的一实施例中，锁定模块401是用于在不阻塞外部访问的情况下响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率。

在本申请的一实施例中，同步型存储装置的控制装置400还可以包括第二监测模块406，用于监测是否存在高优先级命令，若是则等待高优先级命令执行完成。若不存在高优先级命令，则无需等待。在本申请的一实施例中，高优先级命令是指为满足同步型存储装置协议约束，需要周期性发送的命令，例如已发送的刷新命令或Training命令。如果存在高优先级命令而不等待其执行完成就开始阻塞外部访问，可能会导致颗粒失效或者访问失效等问题。

在本申请的一实施例中，锁定模块401和第二监测模块406可以至少在一部分时间内同时运行，从而大幅度地减少了频率切换时间tFC。

在本申请的一实施例中，同步型存储装置的控制装置400还可以包括第三监测模块407，用于监测是否存在时延敏感的访问请求，若是则响应时延敏感的访问请求。若不存在时延敏感的访问请求，则进行下一步骤。时延敏感是针对于系统来说的，如果系统访问同步型存储装置的请求无法被即时响应，导致系统后续工作被阻塞即可将该访问请求称之为时延敏感型访问。系统内有各种各样的模块需要访问同步型存储装置，模块访问同步型存储装置的要求各不相同，比如CPU即为典型的时延敏感型访问。在本申请的一实施例中，第二监测模块406可以在第三监测模块407之前执行。

第一监测模块402用于监测备用时钟源是否已锁定到目标时钟频率。当备用时钟源尚未锁定到目标时钟频率时，继续等待备用时钟源锁定目标时钟频率。锁定是针对于锁相环(Phase Locked Loop,PLL)描述的，锁定是指PLL能够输根据频率切换请求出稳定的时钟频率，PLL从响应频点切换请求到输出稳定的时钟频率之间有一个时钟锁定时间tCKL。

阻塞模块403用于当第一监测模块402监测到备用时钟源已锁定到目标时钟频率时，阻塞外部访问。

在本申请的一实施例中，在阻塞模块403之后以及切换模块404之前，同步型存储装置400还可以包括第四监测模块408，用于监测内部是否存在未完成的访问命令，若是则等待内部访问命令完成。

切换模块404用于开始内部频率切换流程与参数配置流程。在一个示例中，在内部频率切换流程中可以直接将同步型存储装置的控制系统时钟切换为备用时钟源。切换模块404所执行的操作可相应地参考前述实施例中对步骤104的说明，在此不再展开描述。

解除模块405用于当切换模块404完成内部频率切换流程与参数配置流程后，解除外部访问阻塞。

在本申请的一实施例中，同步型存储装置可以为双倍速率同步动态随机存储器(DDR SDRAM)，其类型包括但不限于LPDDR4、LPDDR4X、LPDDR5、DDR3、DDR4、DDR5。当同步型存储装置为DDR时，同步型存储装置的控制系统可以为DDR子系统。

本申请还提供了一种同步型存储装置的控制系统，包括：存储器，用于存储可由处理器执行的指令；以及处理器，用于执行所述指令以实现如上所述的同步型存储装置的控制方法。

图5是根据本申请一实施例示出的同步型存储装置的控制系统的系统框图。同步型存储装置的控制系统500可包括内部通信总线501、处理器(Processor)502、只读存储器(ROM)503、随机存取存储器(RAM)504、以及通信端口505。当应用在个人计算机上时，同步型存储装置的控制系统500还可以包括硬盘507。内部通信总线501可以实现同步型存储装置的控制系统500组件间的数据通信。处理器502可以进行判断和发出提示。在一些实施例中，处理器502可以由一个或多个处理器组成。通信端口505可以实现同步型存储装置的控制系统500与外部的数据通信。在一些实施例中，同步型存储装置的控制系统500可以通过通信端口505从网络发送和接受信息及数据。同步型存储装置的控制系统500还可以包括不同形式的程序储存单元以及数据储存单元，例如硬盘507，只读存储器(ROM)503和随机存取存储器(RAM)504，能够存储计算机处理和/或通信使用的各种数据文件，以及处理器502所执行的可能的程序指令。处理器执行这些指令以实现方法的主要部分。处理器处理的结果通过通信端口传给用户设备，在用户界面上显示。

上述的同步型存储装置的控制方法可以实施为计算机程序，保存在硬盘507中，并可记载到处理器502中执行，以实施本申请中的任一种同步型存储装置的控制方法。

同步型存储装置的控制方法实施为计算机程序时，也可以存储在计算机可读存储介质中作为制品。例如，计算机可读存储介质可以包括但不限于磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩盘(CD)、数字多功能盘(DVD))、智能卡和闪存设备(例如，电可擦除可编程只读存储器(EPROM)、卡、棒、键驱动)。此外，本文描述的各种存储介质能代表用于存储信息的一个或多个设备和/或其它机器可读介质。术语“机器可读介质”可以包括但不限于能存储、包含和/或承载代码和/或指令和/或数据的无线信道和各种其它介质(和/或存储介质)。

应该理解，上文所描述的实施例仅是示意。本文描述的实施例可在硬件、软件、固件、中间件、微码或者其任意组合中实现。对于硬件实现，处理单元可以在一个或者多个特定用途集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理设备(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器和/或设计为执行本文所述功能的其它电子单元或者其结合内实现。

上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述申请披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示例性实施例的精神和范围。

同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

本申请的一些方面可以完全由硬件执行、可以完全由软件(包括固件、常驻软件、微码等)执行、也可以由硬件和软件组合执行。以上硬件或软件均可被称为“数据块”、“模块”、“引擎”、“单元”、“组件”或“系统”。处理器可以是一个或多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DAPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器或者其组合。此外，本申请的各方面可能表现为位于一个或多个计算机可读介质中的计算机产品，该产品包括计算机可读程序编码。例如，计算机可读介质可包括，但不限于，磁性存储设备(例如，硬盘、软盘、磁带……)、光盘(例如，压缩盘CD、数字多功能盘DVD……)、智能卡以及闪存设备(例如，卡、棒、键驱动器……)。

同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个申请实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。

虽然本申请已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本申请，在没有脱离本申请精神的情况下还可作出各种等效的变化或替换，因此，只要在本申请的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (16)

1.一种同步型存储装置的控制方法，包括：

响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率；

监测所述备用时钟源是否已锁定到所述目标时钟频率；

当所述备用时钟源已锁定到所述目标时钟频率时，阻塞外部访问；

开始内部频率切换流程与参数配置流程；以及

解除外部访问阻塞。

2.如权利要求1所述的方法，其特征在于，所述响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率是在不阻塞外部访问的情况下进行。

3.如权利要求1所述的方法，其特征在于，还包括：

监测是否存在高优先级命令，若是则等待所述高优先级命令执行完成。

4.如权利要求1或3所述的方法，其特征在于，还包括：

监测是否存在时延敏感的访问请求，若是则响应所述时延敏感的访问请求。

5.如权利要求4所述的方法，其特征在于，所述监测是否存在高优先级命令，若是则等待所述高优先级命令执行完成，在所述监测是否存在时延敏感的访问请求，若是则响应所述时延敏感的访问请求之前执行。

6.如权利要求1所述的方法，其特征在于，在所述阻塞外部访问之后以及所述开始内部频率切换流程与参数配置流程之前，还包括：

监测内部是否存在未完成的访问命令，若是则等待内部访问命令完成。

7.如权利要求3所述的方法，其特征在于，所述将备用时钟源开始锁定为目标时钟频率的步骤和所述等待所述高优先级命令执行完成的步骤，至少在一部分时间内同时执行。

8.如权利要求3所述的方法，其特征在于，所述高优先级命令是指为满足同步型存储装置协议约束，需要周期性发送的命令。

9.如权利要求4所述的方法，其特征在于，所述时延敏感的访问请求是根据来自AXI端口的QoS值进行判断。

10.如权利要求1所述的方法，其特征在于，所述同步型存储装置为双倍速率同步动态随机存储器。

11.一种同步型存储装置的控制系统，包括：

存储器，用于存储可由处理器执行的指令；以及处理器，用于执行所述指令以实现如权利要求1-10任一项所述的方法。

12.一种同步型存储装置的控制装置，包括：

锁定模块，用于响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率；

第一监测模块，用于监测所述备用时钟源是否已锁定到所述目标时钟频率；

阻塞模块，用于当所述备用时钟源已锁定到所述目标时钟频率时，阻塞外部访问；

切换模块，用于开始内部频率切换流程与参数配置流程；以及

解除模块，用于解除外部访问阻塞。

13.如权利要求12所述的装置，其特征在于，所述锁定模块是用于在不阻塞外部访问的情况下响应于频率切换请求，将备用时钟源开始锁定为目标时钟频率。

14.如权利要求12所述的装置，其特征在于，还包括：

第二监测模块，用于监测是否存在高优先级命令，若是则等待所述高优先级命令执行完成。

15.如权利要求12所述的装置，其特征在于，还包括：

第三监测模块，用于监测是否存在时延敏感的访问请求，若是则响应所述时延敏感的访问请求。

16.如权利要求14所述的装置，其特征在于，所述锁定模块和所述第二监测模块至少在一部分时间内同时运行。

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