JP2002230970A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】ＳＤＲＡＭがアイドル状態にあるときの消費電
力を低減する。 【解決手段】メモリ制御装置１０１は、ＣＰＵ１０２か
らＳＤＲＡＭ１０６へのアクセスがないアイドル状態お
よびパワーダウン状態の期間中に発生したリフレッシュ
時間告知信号１４０の回数を計数し、予め設定された回
数に達したときにＳＤＲＡＭ１０６を最も消費電力が小
さい状態であるセルフリフレッシュ状態に移行させ、Ｃ
ＰＵ１０２からのアクセス発生によりセルフリフレッシ
ュ状態を解除する。
力を低減する。 【解決手段】メモリ制御装置１０１は、ＣＰＵ１０２か
らＳＤＲＡＭ１０６へのアクセスがないアイドル状態お
よびパワーダウン状態の期間中に発生したリフレッシュ
時間告知信号１４０の回数を計数し、予め設定された回
数に達したときにＳＤＲＡＭ１０６を最も消費電力が小
さい状態であるセルフリフレッシュ状態に移行させ、Ｃ
ＰＵ１０２からのアクセス発生によりセルフリフレッシ
ュ状態を解除する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置に
関し、特に、シンクロナスＤＲＡＭを含むシステムの消
費電力低減に効果のあるメモリ制御装置に関する。
関し、特に、シンクロナスＤＲＡＭを含むシステムの消
費電力低減に効果のあるメモリ制御装置に関する。
【０００２】
【従来の技術】従来のＤＲＡＭがホストからのアクセス
信号に対して反応する形で読み出し、書き込みを実行す
るのに対し、シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭ
と呼ぶ）では、クロック信号を用いて同期転送するた
め、連続したアドレスに対してデータの読み出し、書き
込みを行う場合には遙かに高速に行うことができる。Ｓ
ＤＲＡＭにおける読み出し、書き込み動作は、クロック
信号に同期してコマンドを入力することで行われる。Ｓ
ＤＲＡＭには、主な状態として、ホストからのコマンド
入力待ち状態であるアイドル状態（ＩＤＬＥ）、コマン
ドとアドレスがＳＤＲＡＭに入力されて入力アドレス以
降のデータをホストに出力する読み出し状態（ＲＥＡ
Ｄ）、コマンドとアドレスがＳＤＲＡＭに入力されてホ
ストから入力されるデータを入力アドレス以降に書き込
む書き込み状態（ＷＲＩＴＥ）、ＳＤＲＡＭに供給され
るクロック信号が停止されて消費電力が低減するパワー
ダウン状態（ＰＯＷＥＲＤＯＷＮ）、ＳＤＲＡＭに供給
されるクロック信号が停止されて消費電力を低減すると
共にＳＤＲＡＭ内部で自動的に記憶データのリフレッシ
ュが実行されるセルフリフレッシュ状態（ＳＥＬＦＲＥ
ＦＲＥＳＨ）があり、これらの状態は入力されるコマン
ドによって決定する。
信号に対して反応する形で読み出し、書き込みを実行す
るのに対し、シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭ
と呼ぶ）では、クロック信号を用いて同期転送するた
め、連続したアドレスに対してデータの読み出し、書き
込みを行う場合には遙かに高速に行うことができる。Ｓ
ＤＲＡＭにおける読み出し、書き込み動作は、クロック
信号に同期してコマンドを入力することで行われる。Ｓ
ＤＲＡＭには、主な状態として、ホストからのコマンド
入力待ち状態であるアイドル状態（ＩＤＬＥ）、コマン
ドとアドレスがＳＤＲＡＭに入力されて入力アドレス以
降のデータをホストに出力する読み出し状態（ＲＥＡ
Ｄ）、コマンドとアドレスがＳＤＲＡＭに入力されてホ
ストから入力されるデータを入力アドレス以降に書き込
む書き込み状態（ＷＲＩＴＥ）、ＳＤＲＡＭに供給され
るクロック信号が停止されて消費電力が低減するパワー
ダウン状態（ＰＯＷＥＲＤＯＷＮ）、ＳＤＲＡＭに供給
されるクロック信号が停止されて消費電力を低減すると
共にＳＤＲＡＭ内部で自動的に記憶データのリフレッシ
ュが実行されるセルフリフレッシュ状態（ＳＥＬＦＲＥ
ＦＲＥＳＨ）があり、これらの状態は入力されるコマン
ドによって決定する。
【０００３】ＳＤＲＡＭが備える低消費電力の状態を利
用して、特開平９−１８０４３８号公報にＣＰＵからの
アクセスがないことを確認した後にＳＤＲＡＭをパワー
ダウン状態に移行させる技術が開示されており、また、
特開平１１−３５３２４３号公報には、ＳＤＲＡＭを含
むシステムに電源電圧を供給するバッテリーの電圧を監
視してバッテリーの電圧が所定の電圧値よりも低下した
場合にＳＤＲＡＭをセルフリフレッシュ状態に移行させ
て保持データの信頼性を確保する技術が開示されてい
る。
用して、特開平９−１８０４３８号公報にＣＰＵからの
アクセスがないことを確認した後にＳＤＲＡＭをパワー
ダウン状態に移行させる技術が開示されており、また、
特開平１１−３５３２４３号公報には、ＳＤＲＡＭを含
むシステムに電源電圧を供給するバッテリーの電圧を監
視してバッテリーの電圧が所定の電圧値よりも低下した
場合にＳＤＲＡＭをセルフリフレッシュ状態に移行させ
て保持データの信頼性を確保する技術が開示されてい
る。
【０００４】図８は、これら先行技術を利用した従来の
メモリ制御装置８０１を含むシステムのブロック図であ
る。図８において、ＣＰＵ１０２は、電源管理回路１０
３およびメモリ制御装置８０１に接続され、種々の図示
されていない周辺装置をも含む全体システムを制御す
る。以下は、ホストがＣＰＵ１０２である場合を例とし
て説明する。電圧比較回路１０４は内蔵バッテリ１０５
および電源管理回路１０３に接続され、内蔵バッテリ１
０５の出力電圧１３４と基準電圧（図示しない）とを比
較し、内蔵バッテリ１０５の出力電圧１３４が基準電圧
よりも低下したときに電圧低下ステータス１３５をアク
ティブにして電源管理回路１０３へ出力する。
メモリ制御装置８０１を含むシステムのブロック図であ
る。図８において、ＣＰＵ１０２は、電源管理回路１０
３およびメモリ制御装置８０１に接続され、種々の図示
されていない周辺装置をも含む全体システムを制御す
る。以下は、ホストがＣＰＵ１０２である場合を例とし
て説明する。電圧比較回路１０４は内蔵バッテリ１０５
および電源管理回路１０３に接続され、内蔵バッテリ１
０５の出力電圧１３４と基準電圧（図示しない）とを比
較し、内蔵バッテリ１０５の出力電圧１３４が基準電圧
よりも低下したときに電圧低下ステータス１３５をアク
ティブにして電源管理回路１０３へ出力する。
【０００５】電源管理回路１０３はメモリ制御装置８０
１、ＣＰＵ１０２および電圧比較回路１０４に接続さ
れ、電圧低下ステータス１３５がアクティブになったと
きにメモリ制御装置８０１に対してシャットダウン要求
信号１３６ａを出力する。また、電源管理回路１０３
は、ＳＤＲＡＭ１０６がセルフリフレッシュ状態に移行
した後に復帰トリガ１３８がアクティブになると、シャ
ットダウン要求信号１３６ａをインアクティブにする。
１、ＣＰＵ１０２および電圧比較回路１０４に接続さ
れ、電圧低下ステータス１３５がアクティブになったと
きにメモリ制御装置８０１に対してシャットダウン要求
信号１３６ａを出力する。また、電源管理回路１０３
は、ＳＤＲＡＭ１０６がセルフリフレッシュ状態に移行
した後に復帰トリガ１３８がアクティブになると、シャ
ットダウン要求信号１３６ａをインアクティブにする。
【０００６】メモリ制御装置８０１は、ＣＰＵ１０２、
電源管理回路１０３、ＳＤＲＡＭ１０６およびクロック
制御回路１０７に接続されている。メモリ制御装置８０
１は、Ｒ／Ｗ制御部１０８、リフレッシュカウンタ１１
２、リフレッシュ制御部１１３、セルフリフレッシュ判
定部１１４およびコマンド生成部１１５を備えている。
電源管理回路１０３、ＳＤＲＡＭ１０６およびクロック
制御回路１０７に接続されている。メモリ制御装置８０
１は、Ｒ／Ｗ制御部１０８、リフレッシュカウンタ１１
２、リフレッシュ制御部１１３、セルフリフレッシュ判
定部１１４およびコマンド生成部１１５を備えている。
【０００７】メモリ制御装置８０１のＲ／Ｗ制御部１０
８は、ＣＰＵ１０２からの読み出しのアクセス、書き込
みのアクセスをＣＰＵバス１２３を介して受けてアクセ
ス内容を判定し、読み出し動作時はＲＥＡＤ判定部１１
１から読み出し要求１２６をアクティブにして出力し、
書き込み動作時はＷＲＩＴＥ判定部１１０から書き込み
要求１２５をアクティブにして出力する。また、Ｒ／Ｗ
制御部１０８のデータ制御部１０９は、アドレス／デー
タ信号１２４として、書き込み動作時にはＣＰＵ１０２
からＣＰＵバス１２３を介して入力したアドレスデータ
および書き込みデータを含むをコマンド生成部１１５へ
出力し、読み出し動作時には、ＣＰＵ１０２からＣＰＵ
バス１２３を介して入力したアドレスをコマンド生成部
１１５へ出力するとともにコマンド生成部１１５を介し
てＳＤＲＡＭからの読み出しデータを入力する。読み出
しデータはＣＰＵバス１２３を介してＣＰＵ１０２へ出
力する。
８は、ＣＰＵ１０２からの読み出しのアクセス、書き込
みのアクセスをＣＰＵバス１２３を介して受けてアクセ
ス内容を判定し、読み出し動作時はＲＥＡＤ判定部１１
１から読み出し要求１２６をアクティブにして出力し、
書き込み動作時はＷＲＩＴＥ判定部１１０から書き込み
要求１２５をアクティブにして出力する。また、Ｒ／Ｗ
制御部１０８のデータ制御部１０９は、アドレス／デー
タ信号１２４として、書き込み動作時にはＣＰＵ１０２
からＣＰＵバス１２３を介して入力したアドレスデータ
および書き込みデータを含むをコマンド生成部１１５へ
出力し、読み出し動作時には、ＣＰＵ１０２からＣＰＵ
バス１２３を介して入力したアドレスをコマンド生成部
１１５へ出力するとともにコマンド生成部１１５を介し
てＳＤＲＡＭからの読み出しデータを入力する。読み出
しデータはＣＰＵバス１２３を介してＣＰＵ１０２へ出
力する。
【０００８】リフレッシュカウンタ１１２は、システム
クロック（図示しない）のカウント動作によって一定間
隔毎にリフレッシュタイミングを生成し、リフレッシュ
制御部１１３にリフレッシュ時間告知信号１４０として
出力する。リフレッシュ制御部１１３は、リフレッシュ
時間告知信号１４０がアクティブになったときにリフレ
ッシュ要求１２７をアクティブにしてコマンド生成部１
１５へ出力する。セルフリフレッシュ判定部１１４は、
電源管理回路１０３が出力するシャットダウン要求信号
１３６ａがアクティブになったときにコマンド生成部１
１５へセルフリフレッシュ移行要求８０２をアクティブ
として出力し、コマンド生成部１１５からセルフリフレ
ッシュ移行承認信号１２９がアクティブとして出力され
たときに電源管理回路１０３にシャットダウン承認信号
１３７を出力する。電源管理回路１０３は、シャットダ
ウン承認信号がアクティブとなったことを受けて、ＣＰ
Ｕ、周辺装置等への電源供給を停止して内蔵バッテリ１
０５の消耗を低減する。
クロック（図示しない）のカウント動作によって一定間
隔毎にリフレッシュタイミングを生成し、リフレッシュ
制御部１１３にリフレッシュ時間告知信号１４０として
出力する。リフレッシュ制御部１１３は、リフレッシュ
時間告知信号１４０がアクティブになったときにリフレ
ッシュ要求１２７をアクティブにしてコマンド生成部１
１５へ出力する。セルフリフレッシュ判定部１１４は、
電源管理回路１０３が出力するシャットダウン要求信号
１３６ａがアクティブになったときにコマンド生成部１
１５へセルフリフレッシュ移行要求８０２をアクティブ
として出力し、コマンド生成部１１５からセルフリフレ
ッシュ移行承認信号１２９がアクティブとして出力され
たときに電源管理回路１０３にシャットダウン承認信号
１３７を出力する。電源管理回路１０３は、シャットダ
ウン承認信号がアクティブとなったことを受けて、ＣＰ
Ｕ、周辺装置等への電源供給を停止して内蔵バッテリ１
０５の消耗を低減する。
【０００９】コマンド生成部１１５では、読み出し要求
１２６、書き込み要求１２５、リフレッシュ要求１２
７、セルフリフレッシュ移行要求８０２を監視し、各要
求を優先順位に応じて実行順序を判定し、各要求に応じ
たＳＤＲＡＭ１０６へのアクセスコマンドをアドレス／
データ／制御信号１３１とクロックイネーブル信号８０
３として出力する。
１２６、書き込み要求１２５、リフレッシュ要求１２
７、セルフリフレッシュ移行要求８０２を監視し、各要
求を優先順位に応じて実行順序を判定し、各要求に応じ
たＳＤＲＡＭ１０６へのアクセスコマンドをアドレス／
データ／制御信号１３１とクロックイネーブル信号８０
３として出力する。
【００１０】なお、コマンド生成部１１５では、リフレ
ッシュ時間告知信号１４０に応答してリフレッシュコマ
ンドを発行する場合にはリフレッシュステータス１２８
をリフレッシュ制御部１１３へ出力し、セルフリフレッ
シュ移行要求８０２に応答してセルフリフレッシュコマ
ンドを発行するときにはセルフリフレッシュ移行承認信
号１２９をセルフリフレッシュ判定部１１４へ出力す
る。
ッシュ時間告知信号１４０に応答してリフレッシュコマ
ンドを発行する場合にはリフレッシュステータス１２８
をリフレッシュ制御部１１３へ出力し、セルフリフレッ
シュ移行要求８０２に応答してセルフリフレッシュコマ
ンドを発行するときにはセルフリフレッシュ移行承認信
号１２９をセルフリフレッシュ判定部１１４へ出力す
る。
【００１１】また、図示してないが、コマンド生成部１
１５では、ＣＰＵ１０２からの読み出しアクセス、書き
込みアクセスを実行した後の一定の時間、ＣＰＵ１０２
からのアクセスがないことを検出した場合に、クロック
イネーブル信号８０３をインアクティブにしてＳＤＲＡ
Ｍ１０６をパワーダウン状態に移行させる。
１５では、ＣＰＵ１０２からの読み出しアクセス、書き
込みアクセスを実行した後の一定の時間、ＣＰＵ１０２
からのアクセスがないことを検出した場合に、クロック
イネーブル信号８０３をインアクティブにしてＳＤＲＡ
Ｍ１０６をパワーダウン状態に移行させる。
【００１２】クロック制御回路１０７は、メモリ制御装
置８０１およびＳＤＲＡＭ１０６に接続され、メモリ制
御装置８０１が出力するクロックイネーブル信号８０３
がインアクティブの時にクロック発振を停止してクロッ
ク信号８０４の供給を停止する。
置８０１およびＳＤＲＡＭ１０６に接続され、メモリ制
御装置８０１が出力するクロックイネーブル信号８０３
がインアクティブの時にクロック発振を停止してクロッ
ク信号８０４の供給を停止する。
【００１３】ＳＤＲＡＭ１０６は、メモリ制御装置８０
１およびクロック制御回路１０７に接続され、メモリ制
御装置８０１が出力する読み出し、書き込み、リフレッ
シュ、セルフリフレッシュ等の各コマンドにしたがって
動作する。
１およびクロック制御回路１０７に接続され、メモリ制
御装置８０１が出力する読み出し、書き込み、リフレッ
シュ、セルフリフレッシュ等の各コマンドにしたがって
動作する。
【００１４】図９は、従来例のＣＰＵ１０２とＳＤＲＡ
Ｍ１０６との動作タイミング図である。ＣＰＵ１０２か
らの読み出しアクセスを受けてメモリ制御装置１０１は
読み出し要求に応じたＳＤＲＡＭ１０６へのアクセスコ
マンドをアドレス／データ／制御信号１３１として出力
しＳＤＲＡＭ１０６からのデータ読み出しを実行する。
読み出しが終了してＣＰＵ１０２ＳＤＲＡＭ１０６以外
の（図示しない）デバイスをアクセスするとＳＤＲＡＭ
１０６はアイドル状態となる。予め定めた期間アイドル
状態が継続してパワーダウン条件が成立すると、クロッ
クイネーブル信号８０３がインアクティブとなり、クロ
ック信号１３３が停止してＳＤＲＡＭ１０６がパワーダ
ウン状態となる。
Ｍ１０６との動作タイミング図である。ＣＰＵ１０２か
らの読み出しアクセスを受けてメモリ制御装置１０１は
読み出し要求に応じたＳＤＲＡＭ１０６へのアクセスコ
マンドをアドレス／データ／制御信号１３１として出力
しＳＤＲＡＭ１０６からのデータ読み出しを実行する。
読み出しが終了してＣＰＵ１０２ＳＤＲＡＭ１０６以外
の（図示しない）デバイスをアクセスするとＳＤＲＡＭ
１０６はアイドル状態となる。予め定めた期間アイドル
状態が継続してパワーダウン条件が成立すると、クロッ
クイネーブル信号８０３がインアクティブとなり、クロ
ック信号１３３が停止してＳＤＲＡＭ１０６がパワーダ
ウン状態となる。
【００１５】次に、ＣＰＵ１０２からＳＤＲＡＭ１０６
への書き込みアクセスが発生すると、メモリ制御装置１
０１からのクロック復帰要求１３９がアクティブになっ
てクロック１３３が供給された後にクロックイネーブル
信号８０３がアクティブとなり、ＳＤＲＡＭ１０６は、
パワーダウン状態を脱してメモリ制御装置１０１からの
書き込みアクセスに応じたコマンドをアドレス／データ
／制御信号１３１として出力し、ＳＤＲＡＭ１０６への
書き込みを実行する。クロック復帰要求１３９は、ＳＤ
ＲＡＭ１０６がパワーダウン状態を脱した後にインアク
ティブになるが、クロックイネーブル信号８０３がアク
ティブなので、クロック制御回路はクロックの供給を継
続する。
への書き込みアクセスが発生すると、メモリ制御装置１
０１からのクロック復帰要求１３９がアクティブになっ
てクロック１３３が供給された後にクロックイネーブル
信号８０３がアクティブとなり、ＳＤＲＡＭ１０６は、
パワーダウン状態を脱してメモリ制御装置１０１からの
書き込みアクセスに応じたコマンドをアドレス／データ
／制御信号１３１として出力し、ＳＤＲＡＭ１０６への
書き込みを実行する。クロック復帰要求１３９は、ＳＤ
ＲＡＭ１０６がパワーダウン状態を脱した後にインアク
ティブになるが、クロックイネーブル信号８０３がアク
ティブなので、クロック制御回路はクロックの供給を継
続する。
【００１６】図１０は、メモリ制御装置８０１のＳＤＲ
ＡＭ１０６に対する読み出し、書き込み、リフレッシ
ュ、パワーダウンの各状態への制御動作の動作フロー図
である。
ＡＭ１０６に対する読み出し、書き込み、リフレッシ
ュ、パワーダウンの各状態への制御動作の動作フロー図
である。
【００１７】Ｓ１１にてリフレッシュカウンタ１１２か
らリフレッシュ時間告知信号１４０が発生した場合には
Ｓ１２に分岐し、リフレッシュ時間告知信号１４０が発
生しなかった場合はＳ１５へ分岐する。
らリフレッシュ時間告知信号１４０が発生した場合には
Ｓ１２に分岐し、リフレッシュ時間告知信号１４０が発
生しなかった場合はＳ１５へ分岐する。
【００１８】Ｓ１２ではＳＤＲＡＭ１０６のパワーダウ
ン動作の状況を判定し、ＳＤＲＡＭ１０６がパワーダウ
ン状態にあるときにはＳ１４に分岐してパワーダウン状
態を解除した後にＳ１３に遷移し、Ｓ１３でＳＤＲＡＭ
１０６に対するリフレッシュを実行した後にＳ１５に遷
移する。Ｓ１２でパワーダウンでないときにはＳ１３に
分岐してＳＤＲＡＭ１０６に対するリフレッシュを実行
した後にＳ１５に移動する。
ン動作の状況を判定し、ＳＤＲＡＭ１０６がパワーダウ
ン状態にあるときにはＳ１４に分岐してパワーダウン状
態を解除した後にＳ１３に遷移し、Ｓ１３でＳＤＲＡＭ
１０６に対するリフレッシュを実行した後にＳ１５に遷
移する。Ｓ１２でパワーダウンでないときにはＳ１３に
分岐してＳＤＲＡＭ１０６に対するリフレッシュを実行
した後にＳ１５に移動する。
【００１９】Ｓ１５ではホストであるＣＰＵ１０２から
のアクセスの有無を判定し、ホストからのアクセスがあ
った場合には、読み出し要求であればＳ１８で読み出し
を実行し、書き込み要求であればＳ１９で書き込みを実
行してからＳ１１に遷移する。
のアクセスの有無を判定し、ホストからのアクセスがあ
った場合には、読み出し要求であればＳ１８で読み出し
を実行し、書き込み要求であればＳ１９で書き込みを実
行してからＳ１１に遷移する。
【００２０】Ｓ１６では、予め定められた期間ＳＤＲＡ
Ｍ１０６にアクセスがなくアイドル状態が続いた場合に
は、ＳＤＲＡＭ１０６をパワーダウン状態に遷移させる
条件が成立したとしてＳ１７に分岐してＳＤＲＡＭ１０
６をパワーダウン状態にする。Ｓ１６でＳＤＲＡＭ１０
６をパワーダウンモードに遷移させる条件が成立してい
なかった場合はＳ１１に分岐する。
Ｍ１０６にアクセスがなくアイドル状態が続いた場合に
は、ＳＤＲＡＭ１０６をパワーダウン状態に遷移させる
条件が成立したとしてＳ１７に分岐してＳＤＲＡＭ１０
６をパワーダウン状態にする。Ｓ１６でＳＤＲＡＭ１０
６をパワーダウンモードに遷移させる条件が成立してい
なかった場合はＳ１１に分岐する。
【００２１】図１１は、内蔵バッテリ１０５の電源電圧
低下を検出した場合におけるメモリ制御装置８０１の動
作フロー図であり、図１２は、セルフリフレッシュ状態
への移行とセルフリフレッシュ状態からの復帰を示す動
作タイミング図である。
低下を検出した場合におけるメモリ制御装置８０１の動
作フロー図であり、図１２は、セルフリフレッシュ状態
への移行とセルフリフレッシュ状態からの復帰を示す動
作タイミング図である。
【００２２】Ｓ２１にて電源管理回路１０３から電源低
下によるシャットダウン要求信号１３６ａがアクティブ
か否かを判定し、シャットダウン要求信号１３６ａがア
クティブである（図１２の時点１２Ａ）場合にはＳ２２
に分岐してシャットダウンへの移行処置を実行して全体
システムの動作を停止させた後に、Ｓ２３に遷移してＳ
ＤＲＡＭ１０６をセルフリフレッシュ状態に移行させ、
Ｓ２４に遷移する（時点１２Ｂ）。Ｓ２１にてシャット
ダウン要求信号１３６ａがインアクティブである間はＳ
２１にとどまる。
下によるシャットダウン要求信号１３６ａがアクティブ
か否かを判定し、シャットダウン要求信号１３６ａがア
クティブである（図１２の時点１２Ａ）場合にはＳ２２
に分岐してシャットダウンへの移行処置を実行して全体
システムの動作を停止させた後に、Ｓ２３に遷移してＳ
ＤＲＡＭ１０６をセルフリフレッシュ状態に移行させ、
Ｓ２４に遷移する（時点１２Ｂ）。Ｓ２１にてシャット
ダウン要求信号１３６ａがインアクティブである間はＳ
２１にとどまる。
【００２３】全体システムが動作を停止した後にはＳ２
４で電源管理回路１０３は復帰トリガ１３８の発生を監
視し、復帰トリガ１３８が発生した（時点１２Ｃ）場合
はシャットダウン要求信号１３６ａがインアクティブに
変化してＳ２５に分岐し、メモリ制御装置８０１が全体
システムの復帰処理を実行した後に、Ｓ２６に遷移して
ＳＤＲＡＭ１０６のセルフリフレッシュ状態を解除（時
点１２Ｄ）してＳ２１に遷移する。Ｓ２４で復帰トリガ
１３８が発生しなかった場合は、復帰トリガ１３８が発
生するまでＳ２４にとどまる。
４で電源管理回路１０３は復帰トリガ１３８の発生を監
視し、復帰トリガ１３８が発生した（時点１２Ｃ）場合
はシャットダウン要求信号１３６ａがインアクティブに
変化してＳ２５に分岐し、メモリ制御装置８０１が全体
システムの復帰処理を実行した後に、Ｓ２６に遷移して
ＳＤＲＡＭ１０６のセルフリフレッシュ状態を解除（時
点１２Ｄ）してＳ２１に遷移する。Ｓ２４で復帰トリガ
１３８が発生しなかった場合は、復帰トリガ１３８が発
生するまでＳ２４にとどまる。
【００２４】以上のように、従来のメモリ制御装置８０
１を用いたシステムでは、アイドル状態が予め定めた期
間以上続いた場合にはパワーダウン状態に遷移させて消
費電力を低減し、内蔵バッテリの電圧低下を検出した場
合にはＳＤＲＡＭ１０６をセルフリフレッシュ状態にす
るとともにＣＰＵ、周辺装置等への電源供給を停止する
ことにより消費電力を低減することができる。
１を用いたシステムでは、アイドル状態が予め定めた期
間以上続いた場合にはパワーダウン状態に遷移させて消
費電力を低減し、内蔵バッテリの電圧低下を検出した場
合にはＳＤＲＡＭ１０６をセルフリフレッシュ状態にす
るとともにＣＰＵ、周辺装置等への電源供給を停止する
ことにより消費電力を低減することができる。
【００２５】
【発明が解決しようとする課題】しかしながら、図８の
従来のシステムには、パワーダウン状態においても電力
を消費する要因が存在する。第１には、一例として図１
３に示す日本電気（株）製の６４ＭビットＳＤＲＡＭ
（μＰＤ４５６４３２３）の動作状態と消費電力の関係
で分かるように、パワーダウン状態での消費電力はセル
フリフレッシュ状態での消費電力よりも大きいことであ
る。また、第２には、ＳＤＲＡＭにはリフレッシュコマ
ンドの発行間隔の最大時間を規定するパラメータとして
ｔＲＥＦがあるため、パワーダウン状態であってもｔＲ
ＥＦの経過毎にパワーダウンを解除してリフレッシュし
なければならず、リフレッシュ状態となる毎にクロック
制御回路１０７およびＳＤＲＡＭ１０６が動作して消費
電力を増大させることである。さらに、第３には、シス
テムクロックを計数してリフレッシュ時間を計時するリ
フレッシュカウンタ１１２を常時動作させる必要がある
ことである。
従来のシステムには、パワーダウン状態においても電力
を消費する要因が存在する。第１には、一例として図１
３に示す日本電気（株）製の６４ＭビットＳＤＲＡＭ
（μＰＤ４５６４３２３）の動作状態と消費電力の関係
で分かるように、パワーダウン状態での消費電力はセル
フリフレッシュ状態での消費電力よりも大きいことであ
る。また、第２には、ＳＤＲＡＭにはリフレッシュコマ
ンドの発行間隔の最大時間を規定するパラメータとして
ｔＲＥＦがあるため、パワーダウン状態であってもｔＲ
ＥＦの経過毎にパワーダウンを解除してリフレッシュし
なければならず、リフレッシュ状態となる毎にクロック
制御回路１０７およびＳＤＲＡＭ１０６が動作して消費
電力を増大させることである。さらに、第３には、シス
テムクロックを計数してリフレッシュ時間を計時するリ
フレッシュカウンタ１１２を常時動作させる必要がある
ことである。
【００２６】セルフリフレッシュ状態ではＳＤＲＡＭ１
０６の電力をより小さくでき、また、ＣＰＵ、周辺装置
を含めた全体システムを停止させるので、消費電力を大
幅に低減することができるが、セルフリフレッシュへの
移行は内蔵バッテリの電圧低下を検出してＳＤＲＡＭ内
のデータ保持が最優先の状態に限っていたため、移行さ
せる前には周辺装置のレジスタ設定内容を保存する等の
移行処置が必要であり、セルフリフレッシュ状態から復
帰させる場合には保存していたレジスタの設定内容に従
って周辺装置のレジスタを再設定する復帰処理が必要と
なるので、セルフリフレッシュ状態への移行、解除には
時間がかかり、パワーダウン状態を代替することはでき
なかった。
０６の電力をより小さくでき、また、ＣＰＵ、周辺装置
を含めた全体システムを停止させるので、消費電力を大
幅に低減することができるが、セルフリフレッシュへの
移行は内蔵バッテリの電圧低下を検出してＳＤＲＡＭ内
のデータ保持が最優先の状態に限っていたため、移行さ
せる前には周辺装置のレジスタ設定内容を保存する等の
移行処置が必要であり、セルフリフレッシュ状態から復
帰させる場合には保存していたレジスタの設定内容に従
って周辺装置のレジスタを再設定する復帰処理が必要と
なるので、セルフリフレッシュ状態への移行、解除には
時間がかかり、パワーダウン状態を代替することはでき
なかった。
【００２７】本発明の目的は、ＳＤＲＡＭを含むシステ
ムの消費電力をパワーダウン状態におけるそれよりもさ
らに低減できるメモリ制御装置を提供することにある。
ムの消費電力をパワーダウン状態におけるそれよりもさ
らに低減できるメモリ制御装置を提供することにある。
【００２８】
【課題を解決するための手段】本発明のメモリ制御装置
は、シンクロナスＤＲＡＭのリフレッシュ動作、内部で
自動的にリフレッシュを実行するセルフリフレッシュ動
作およびホストからのアクセス動作を制御するメモリ制
御装置において、ホストからシンクロナスＤＲＡＭへの
アクセスがないアイドル状態およびパワーダウン状態の
期間中に発生したリフレッシュ時間を告知する信号もし
くは該信号に基づくリフレッシュ要求の回数を計数し、
予め設定された回数に達したときにシンクロナスＤＲＡ
Ｍをセルフリフレッシュ状態に移行させ、ホストからの
アクセス発生によりセルフリフレッシュ状態を解除する
ことを特徴とする。
は、シンクロナスＤＲＡＭのリフレッシュ動作、内部で
自動的にリフレッシュを実行するセルフリフレッシュ動
作およびホストからのアクセス動作を制御するメモリ制
御装置において、ホストからシンクロナスＤＲＡＭへの
アクセスがないアイドル状態およびパワーダウン状態の
期間中に発生したリフレッシュ時間を告知する信号もし
くは該信号に基づくリフレッシュ要求の回数を計数し、
予め設定された回数に達したときにシンクロナスＤＲＡ
Ｍをセルフリフレッシュ状態に移行させ、ホストからの
アクセス発生によりセルフリフレッシュ状態を解除する
ことを特徴とする。
【００２９】また、本発明のメモリ制御装置は、ホスト
からシンクロナスＤＲＡＭへのアクセスの有無およびア
クセス内容を判定し制御信号を生成するＲ／Ｗ制御部
と、所定の時間毎にリフレッシュ時間を告知する信号を
発生するリフレッシュカウンタと、ホストからシンクロ
ナスＤＲＡＭへのアクセスがないアイドル状態およびパ
ワーダウン状態の期間中に前記リフレッシュ時間を告知
する信号もしくは該信号に基づくリフレッシュ要求が発
生した回数を計数し、予め設定された回数に達したとき
にシンクロナスＤＲＡＭが内部で自動的にリフレッシュ
を実行するセルフリフレッシュへの移行条件成立を通知
する信号を発生し、セルフリフレッシュ状態に移行する
ときおよびホストからのアクセスが発生したときには前
記計数の値が初期値にリセットされるセルフリフレッシ
ュ移行条件検出部と、前記セルフリフレッシュへの移行
条件成立を通知する信号を受けてセルフリフレッシュ移
行要求を出力するセルフリフレッシュ判定部と、前記制
御信号に対応したコマンドを生成してシンクロナスＤＲ
ＡＭの動作を制御し、前記セルフリフレッシュ移行要求
を入力したときにはセルフリフレッシュコマンドを生成
してセルフリフレッシュ状態に移行させ、ホストからの
アクセス発生によりセルフリフレッシュ状態を解除する
コマンド生成部とを備えて構成してもよい。
からシンクロナスＤＲＡＭへのアクセスの有無およびア
クセス内容を判定し制御信号を生成するＲ／Ｗ制御部
と、所定の時間毎にリフレッシュ時間を告知する信号を
発生するリフレッシュカウンタと、ホストからシンクロ
ナスＤＲＡＭへのアクセスがないアイドル状態およびパ
ワーダウン状態の期間中に前記リフレッシュ時間を告知
する信号もしくは該信号に基づくリフレッシュ要求が発
生した回数を計数し、予め設定された回数に達したとき
にシンクロナスＤＲＡＭが内部で自動的にリフレッシュ
を実行するセルフリフレッシュへの移行条件成立を通知
する信号を発生し、セルフリフレッシュ状態に移行する
ときおよびホストからのアクセスが発生したときには前
記計数の値が初期値にリセットされるセルフリフレッシ
ュ移行条件検出部と、前記セルフリフレッシュへの移行
条件成立を通知する信号を受けてセルフリフレッシュ移
行要求を出力するセルフリフレッシュ判定部と、前記制
御信号に対応したコマンドを生成してシンクロナスＤＲ
ＡＭの動作を制御し、前記セルフリフレッシュ移行要求
を入力したときにはセルフリフレッシュコマンドを生成
してセルフリフレッシュ状態に移行させ、ホストからの
アクセス発生によりセルフリフレッシュ状態を解除する
コマンド生成部とを備えて構成してもよい。
【００３０】また、本発明の他のメモリ制御装置は、ア
ドレス空間をｎ個（ｎ≧２の正整数）に分割しそれぞれ
に対応して設けられたｎ個のシンクロナスＤＲＡＭの動
作を制御するメモリ制御装置において、ホストからシン
クロナスＤＲＡＭへのアクセスの有無およびアクセス内
容を判定し制御信号を生成するＲ／Ｗ制御部と、所定の
時間毎にリフレッシュ時間を告知する信号を発生するリ
フレッシュカウンタと、前記制御信号に対応したコマン
ドを生成してシンクロナスＤＲＡＭの動作を制御する手
段を有するとともに、前記ｎ個のシンクロナスＤＲＡＭ
と対応して設けられホストから対応するシンクロナスＤ
ＲＡＭへのアクセスがないアイドル状態およびパワーダ
ウン状態の期間中に前記リフレッシュ時間を告知する信
号もしくは該信号に基づくリフレッシュ要求が発生した
回数を計数して予め設定された回数に達したときに対応
するシンクロナスＤＲＡＭのセルフリフレッシュ移行条
件の成立を検出するｎ個のクロックイネーブル信号制御
部と、シンクロナスＤＲＡＭとクロックイネーブル信号
制御部とを対応させて選択する選択器とを有するコマン
ド生成部とを備え、前記クロックイネーブル信号制御部
が前記セルフリフレッシュ条件の成立を検出したときに
対応するシンクロナスＤＲＡＭをセルフリフレッシュ状
態に移行させ、セルフリフレッシュ状態のシンクロナス
ＤＲＡＭに対応するアドレスにアクセスが発生したとき
にはセルフリフレッシュ状態を解除する構成となってい
る。
ドレス空間をｎ個（ｎ≧２の正整数）に分割しそれぞれ
に対応して設けられたｎ個のシンクロナスＤＲＡＭの動
作を制御するメモリ制御装置において、ホストからシン
クロナスＤＲＡＭへのアクセスの有無およびアクセス内
容を判定し制御信号を生成するＲ／Ｗ制御部と、所定の
時間毎にリフレッシュ時間を告知する信号を発生するリ
フレッシュカウンタと、前記制御信号に対応したコマン
ドを生成してシンクロナスＤＲＡＭの動作を制御する手
段を有するとともに、前記ｎ個のシンクロナスＤＲＡＭ
と対応して設けられホストから対応するシンクロナスＤ
ＲＡＭへのアクセスがないアイドル状態およびパワーダ
ウン状態の期間中に前記リフレッシュ時間を告知する信
号もしくは該信号に基づくリフレッシュ要求が発生した
回数を計数して予め設定された回数に達したときに対応
するシンクロナスＤＲＡＭのセルフリフレッシュ移行条
件の成立を検出するｎ個のクロックイネーブル信号制御
部と、シンクロナスＤＲＡＭとクロックイネーブル信号
制御部とを対応させて選択する選択器とを有するコマン
ド生成部とを備え、前記クロックイネーブル信号制御部
が前記セルフリフレッシュ条件の成立を検出したときに
対応するシンクロナスＤＲＡＭをセルフリフレッシュ状
態に移行させ、セルフリフレッシュ状態のシンクロナス
ＤＲＡＭに対応するアドレスにアクセスが発生したとき
にはセルフリフレッシュ状態を解除する構成となってい
る。
【００３１】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。図１は、本発明の第１の実施の形
態のメモリ制御装置１０１を含むシステムのブロック図
である。なお、図１において図８と同一の符号を付した
ものは、その機能も図８で説明した機能と同様である。
また、ホストがＣＰＵ１０２である場合を例として説明
するが、ＣＰＵ以外の例えばＤＭＡコントローラ等をホ
ストとして動作する場合でも同様である。
して詳細に説明する。図１は、本発明の第１の実施の形
態のメモリ制御装置１０１を含むシステムのブロック図
である。なお、図１において図８と同一の符号を付した
ものは、その機能も図８で説明した機能と同様である。
また、ホストがＣＰＵ１０２である場合を例として説明
するが、ＣＰＵ以外の例えばＤＭＡコントローラ等をホ
ストとして動作する場合でも同様である。
【００３２】メモリ制御装置１０１は、ホスト（ＣＰＵ
１０２）からＳＤＲＡＭ１０６へのアクセスがないアイ
ドル状態およびパワーダウン状態の期間中に発生したリ
フレッシュ時間告知信号１４０の回数を計数し、予め設
定された回数に達したときにＳＤＲＡＭ１０６をセルフ
リフレッシュ状態に移行させ、ホストからのアクセス発
生によりセルフリフレッシュ状態を解除する。
１０２）からＳＤＲＡＭ１０６へのアクセスがないアイ
ドル状態およびパワーダウン状態の期間中に発生したリ
フレッシュ時間告知信号１４０の回数を計数し、予め設
定された回数に達したときにＳＤＲＡＭ１０６をセルフ
リフレッシュ状態に移行させ、ホストからのアクセス発
生によりセルフリフレッシュ状態を解除する。
【００３３】メモリ制御装置１０１は、ＣＰＵ１０２と
電源管理回路１０３とＳＤＲＡＭ１０６とクロック制御
回路１０７とに接続されており、その内部には、図８の
従来のメモリ制御装置８０１の構成要素に加えて、セル
フリフレッシュ移行条件検出部１１６が設けられてい
る。
電源管理回路１０３とＳＤＲＡＭ１０６とクロック制御
回路１０７とに接続されており、その内部には、図８の
従来のメモリ制御装置８０１の構成要素に加えて、セル
フリフレッシュ移行条件検出部１１６が設けられてい
る。
【００３４】次に、セルフリフレッシュ移行条件検出部
１１６の内部構成ついて説明する。レジスタ１２１には
ＣＰＵ１０２によって予め任意の値が設定される。ＮＯ
Ｒゲート１１７は、Ｒ／Ｗ制御部１０８内のＷＲＩＴＥ
判定部１１０が出力する書き込み要求１２５と、ＲＥＡ
Ｄ判定部１１１が出力する読み出し要求１２６と、コマ
ンド生成部１１５が出力するリフレッシュステータス１
２８との論理和の反転をとってアイドル状態判定信号１
４１を作成する。アイドル状態判定信号１４１は、書き
込み要求１２５と読み出し要求１２６とリフレッシュス
テータス１２８とのすべてがインアクティブのときにア
クティブになるとともに、ＳＤＲＡＭ１０６が書き込
み、読み出し、リフレッシュのいずれの状態でもなく、
アイドル状態またはパワーダウン状態にあることを示
す。
１１６の内部構成ついて説明する。レジスタ１２１には
ＣＰＵ１０２によって予め任意の値が設定される。ＮＯ
Ｒゲート１１７は、Ｒ／Ｗ制御部１０８内のＷＲＩＴＥ
判定部１１０が出力する書き込み要求１２５と、ＲＥＡ
Ｄ判定部１１１が出力する読み出し要求１２６と、コマ
ンド生成部１１５が出力するリフレッシュステータス１
２８との論理和の反転をとってアイドル状態判定信号１
４１を作成する。アイドル状態判定信号１４１は、書き
込み要求１２５と読み出し要求１２６とリフレッシュス
テータス１２８とのすべてがインアクティブのときにア
クティブになるとともに、ＳＤＲＡＭ１０６が書き込
み、読み出し、リフレッシュのいずれの状態でもなく、
アイドル状態またはパワーダウン状態にあることを示
す。
【００３５】カウンタ１２０はアイドル状態判定信号１
４１がアクティブのハイレベルのときにカウントが許可
され、リフレッシュ時間告知信号１４０もしくはこれに
基づくリフレッシュ要求１２７をカウントクロックとし
て使用し、ＳＤＲＡＭ１０６がアイドル状態判定信号１
４１がアクティブのときすなわちアイドル状態またはパ
ワーダウン状態にあるときにリフレッシュカウンタ１１
２から出力されるリフレッシュ時間告知信号１４０がア
クティブレベルを発生した回数を計数する。
４１がアクティブのハイレベルのときにカウントが許可
され、リフレッシュ時間告知信号１４０もしくはこれに
基づくリフレッシュ要求１２７をカウントクロックとし
て使用し、ＳＤＲＡＭ１０６がアイドル状態判定信号１
４１がアクティブのときすなわちアイドル状態またはパ
ワーダウン状態にあるときにリフレッシュカウンタ１１
２から出力されるリフレッシュ時間告知信号１４０がア
クティブレベルを発生した回数を計数する。
【００３６】比較器１２２はレジスタ１２１に設定され
た値であるレジスタ値１４４とカウンタ１２０のカウン
タ値１４３とを比較し、両者が一致したときにセルフリ
フレッシュへの移行条件成立を通知する信号である第２
のシャットダウン要求信号１４５を出力する。セルフリ
フレッシュ判定部１１４では電源管理回路１０３が出力
する第１のシャットダウン要求信号１３６と、比較器１
２２が出力する第２のシャットダウン要求信号１４５と
をＯＲゲート１１８で論理和をとって作成したシャット
ダウン要求信号１４６がアクティブになったときに、コ
マンド生成部１１５へセルフリフレッシュ移行要求１３
０をアクティブとして出力する。
た値であるレジスタ値１４４とカウンタ１２０のカウン
タ値１４３とを比較し、両者が一致したときにセルフリ
フレッシュへの移行条件成立を通知する信号である第２
のシャットダウン要求信号１４５を出力する。セルフリ
フレッシュ判定部１１４では電源管理回路１０３が出力
する第１のシャットダウン要求信号１３６と、比較器１
２２が出力する第２のシャットダウン要求信号１４５と
をＯＲゲート１１８で論理和をとって作成したシャット
ダウン要求信号１４６がアクティブになったときに、コ
マンド生成部１１５へセルフリフレッシュ移行要求１３
０をアクティブとして出力する。
【００３７】コマンド生成部１１５は、セルフリフレッ
シュ移行要求１３０がアクティブになると、アドレス／
データ／制御信号１３１とクロックイネーブル信号１３
２にセルフリフレッシュ移行命令を出力してＳＤＲＡＭ
１０６をセルフリフレッシュ状態に移行させる。ＳＤＲ
ＡＭ１０６は、コマンド生成部１１５がアドレス／デー
タ／制御信号１３１とクロックイネーブル信号１３２に
出力するセルフリフレッシュ移行命令によってセルフリ
フレッシュ状態に移行する。クロック制御回路１０７
は、クロックイネーブル信号１３２がインアクティブに
なることによってクロック１３３の発振を停止する。
シュ移行要求１３０がアクティブになると、アドレス／
データ／制御信号１３１とクロックイネーブル信号１３
２にセルフリフレッシュ移行命令を出力してＳＤＲＡＭ
１０６をセルフリフレッシュ状態に移行させる。ＳＤＲ
ＡＭ１０６は、コマンド生成部１１５がアドレス／デー
タ／制御信号１３１とクロックイネーブル信号１３２に
出力するセルフリフレッシュ移行命令によってセルフリ
フレッシュ状態に移行する。クロック制御回路１０７
は、クロックイネーブル信号１３２がインアクティブに
なることによってクロック１３３の発振を停止する。
【００３８】このようにして、メモリ制御装置１０１で
は、ＳＤＲＡＭ１０６がアイドル状態にあるときに発生
したリフレッシュ時間告知信号１４０の発生回数を計数
し、カウンタ値１４３がレジスタ値１４４と一致したと
きに、セルフリフレッシュ判定部がコマンド生成部１１
５にセルフリフレッシュ移行命令を発行してＳＤＲＡＭ
１０６をセルフリフレッシュ状態に移行させる。
は、ＳＤＲＡＭ１０６がアイドル状態にあるときに発生
したリフレッシュ時間告知信号１４０の発生回数を計数
し、カウンタ値１４３がレジスタ値１４４と一致したと
きに、セルフリフレッシュ判定部がコマンド生成部１１
５にセルフリフレッシュ移行命令を発行してＳＤＲＡＭ
１０６をセルフリフレッシュ状態に移行させる。
【００３９】セルフリフレッシュ判定部１１４からのシ
ャットダウン承認信号１３７がアクティブとなったとき
に（図示していない）システムクロック生成回路の動作
を停止させてシステムクロックの供給を停止させること
により、リフレッシュカウンタ１１２、ＣＰＵ１０２お
よび（図示しない）周辺装置も停止するので、全体シス
テムの消費電力を大幅に低減することができる。このと
き、電圧低下ステータス１３５はインアクティブである
ため、シャットダウン承認信号１３７がアクティブとな
った後も電源管理回路１０３はＣＰＵ、周辺装置等への
電源供給を継続するので、セルフリフレッシュへの移行
処置およびセルフリフレッシュからの復帰処置が不要で
あり、移行および復帰を速やかに行うことができる。
ャットダウン承認信号１３７がアクティブとなったとき
に（図示していない）システムクロック生成回路の動作
を停止させてシステムクロックの供給を停止させること
により、リフレッシュカウンタ１１２、ＣＰＵ１０２お
よび（図示しない）周辺装置も停止するので、全体シス
テムの消費電力を大幅に低減することができる。このと
き、電圧低下ステータス１３５はインアクティブである
ため、シャットダウン承認信号１３７がアクティブとな
った後も電源管理回路１０３はＣＰＵ、周辺装置等への
電源供給を継続するので、セルフリフレッシュへの移行
処置およびセルフリフレッシュからの復帰処置が不要で
あり、移行および復帰を速やかに行うことができる。
【００４０】なお、メモリ制御装置１０１では、レジス
タ値１４４をＣＰＵ１０２により設定できる構成として
いるが、レジスタ１２１に固定した値を予め設定してお
く構成としてもよい。
タ値１４４をＣＰＵ１０２により設定できる構成として
いるが、レジスタ１２１に固定した値を予め設定してお
く構成としてもよい。
【００４１】図２は、メモリ制御装置１０１の動作タイ
ミング図である。図２において、カウンタ１２０のカウ
ンタ値１４３は初期状態として“０”に設定され、レジ
スタ１２１のレジスタ値１４４はＣＰＵ１０２によって
予め“２”に設定されているとする（図２の時点２
Ａ）。
ミング図である。図２において、カウンタ１２０のカウ
ンタ値１４３は初期状態として“０”に設定され、レジ
スタ１２１のレジスタ値１４４はＣＰＵ１０２によって
予め“２”に設定されているとする（図２の時点２
Ａ）。
【００４２】この状態で、アイドル状態判定信号１４１
がアクティブの時にリフレッシュ時間告知信号１４０が
発生すると、カウンタ値１４３は“０”から“１”にな
るとともに、コマンド生成部１１５は、ＳＤＲＡＭ１０
６に対してリフレッシュコマンドを発行した後にパワー
ダウン状態に移行する命令を出力する（時点２Ｂ）。
がアクティブの時にリフレッシュ時間告知信号１４０が
発生すると、カウンタ値１４３は“０”から“１”にな
るとともに、コマンド生成部１１５は、ＳＤＲＡＭ１０
６に対してリフレッシュコマンドを発行した後にパワー
ダウン状態に移行する命令を出力する（時点２Ｂ）。
【００４３】この後、ＣＰＵ１０２からのＳＤＲＡＭ１
０６へのアクセスがなく、予め定めた期間アイドル状態
が継続すると、コマンド生成部１３２は、クロック制御
回路１０７のクロック発振を停止するコマンドによりＳ
ＤＲＡＭ１０６をパワーダウン状態にする（時点２
Ｃ）。
０６へのアクセスがなく、予め定めた期間アイドル状態
が継続すると、コマンド生成部１３２は、クロック制御
回路１０７のクロック発振を停止するコマンドによりＳ
ＤＲＡＭ１０６をパワーダウン状態にする（時点２
Ｃ）。
【００４４】アイドル状態判定信号１４１がアクティブ
のときに再度リフレッシュ時間告知信号１４０が発生す
る（時点２Ｄ）と、カウンタ値１４３は“２”になり、
レジスタ値１４４とカウンタ値１４３とが一致するの
で、比較器１２２は、第２のシャットダウン要求信号１
４５をアクティブにする。
のときに再度リフレッシュ時間告知信号１４０が発生す
る（時点２Ｄ）と、カウンタ値１４３は“２”になり、
レジスタ値１４４とカウンタ値１４３とが一致するの
で、比較器１２２は、第２のシャットダウン要求信号１
４５をアクティブにする。
【００４５】比較器１２２が出力した第２のシャットダ
ウン要求信号１４５は、ＯＲゲート１１８を通してセル
フリフレッシュ判定部１１４にシャットダウン要求信号
１４６として出力され、セルフリフレッシュ判定部１１
４では、コマンド生成部１１５に対するセルフリフレッ
シュ移行要求１３０として出力する。
ウン要求信号１４５は、ＯＲゲート１１８を通してセル
フリフレッシュ判定部１１４にシャットダウン要求信号
１４６として出力され、セルフリフレッシュ判定部１１
４では、コマンド生成部１１５に対するセルフリフレッ
シュ移行要求１３０として出力する。
【００４６】コマンド生成部１１５では、セルフリフレ
ッシュ移行要求１３０がアクティブになると、アドレス
／データ／制御信号１３１とクロックイネーブル信号１
３２にリフレッシュコマンドとセルフリフレッシュ状態
への移行コマンドを連続して発行してＳＤＲＡＭ１０６
をセルフリフレッシュ状態に移行させる（時点２Ｅ）。
カウンタ１２０のカウンタ値１４３は、コマンド生成部
がセルフリフレッシュ状態への移行コマンドを出力した
直後に“０”にリセットされる。
ッシュ移行要求１３０がアクティブになると、アドレス
／データ／制御信号１３１とクロックイネーブル信号１
３２にリフレッシュコマンドとセルフリフレッシュ状態
への移行コマンドを連続して発行してＳＤＲＡＭ１０６
をセルフリフレッシュ状態に移行させる（時点２Ｅ）。
カウンタ１２０のカウンタ値１４３は、コマンド生成部
がセルフリフレッシュ状態への移行コマンドを出力した
直後に“０”にリセットされる。
【００４７】ＳＤＲＡＭ１０６がセルフリフレッシュ状
態に移行した後にＣＰＵ１０２からのアクセスが発生し
たときには、メモリ制御装置１０１のコマンド生成部１
１５は、ＣＰＵ１０２からのアクセス内容に応じたコマ
ンドをアドレス／データ／制御信号１３１とクロックイ
ネーブル信号１３２に出力し、ＳＤＲＡＭ１０６のセル
フリフレッシュ状態を解除するとともにクロック制御回
路１０７からのクロック信号１３３の供給を開始してＳ
ＤＲＡＭ１０６にアクセスする（時点２Ｆ）。
態に移行した後にＣＰＵ１０２からのアクセスが発生し
たときには、メモリ制御装置１０１のコマンド生成部１
１５は、ＣＰＵ１０２からのアクセス内容に応じたコマ
ンドをアドレス／データ／制御信号１３１とクロックイ
ネーブル信号１３２に出力し、ＳＤＲＡＭ１０６のセル
フリフレッシュ状態を解除するとともにクロック制御回
路１０７からのクロック信号１３３の供給を開始してＳ
ＤＲＡＭ１０６にアクセスする（時点２Ｆ）。
【００４８】なお、図２では時点２Ｆの後にリフレッシ
ュ時間告知信号１４０が発生しているが、時点２Ｆでは
メモリ制御装置１０１が既にＳＤＲＡＭ１０６へのアク
セス動作を開始しているために、対応するリフレッシュ
動作は、ＳＤＲＡＭ１０６へのアクセスが完了した後に
実行される（時点２Ｇ）。
ュ時間告知信号１４０が発生しているが、時点２Ｆでは
メモリ制御装置１０１が既にＳＤＲＡＭ１０６へのアク
セス動作を開始しているために、対応するリフレッシュ
動作は、ＳＤＲＡＭ１０６へのアクセスが完了した後に
実行される（時点２Ｇ）。
【００４９】図３は、図２と同様に、メモリ制御装置１
０１の動作タイミング図であるが、図３には、ＳＤＲＡ
Ｍ１０６がアイドル状態になった後にＣＰＵ１０２から
のアクセスが発生した場合の動作を示す。
０１の動作タイミング図であるが、図３には、ＳＤＲＡ
Ｍ１０６がアイドル状態になった後にＣＰＵ１０２から
のアクセスが発生した場合の動作を示す。
【００５０】ＳＤＲＡＭ１０６がアイドル状態になった
後に発生したリフレッシュ時間告知信号１４０によって
カウンタ値１４３が“１”になる（図３の時点３Ａ）
が、その後にＣＰＵ１０２からのアクセスが発生したこ
とにより、カウンタ値１４３は“０”に戻る（時点３
Ｂ）。
後に発生したリフレッシュ時間告知信号１４０によって
カウンタ値１４３が“１”になる（図３の時点３Ａ）
が、その後にＣＰＵ１０２からのアクセスが発生したこ
とにより、カウンタ値１４３は“０”に戻る（時点３
Ｂ）。
【００５１】ＣＰＵ１０２からのアクセスが終了した後
に、再度ＳＤＲＡＭ１０６がアイドル状態になり、リフ
レッシュ時間告知信号１４０が発生するとカウンタ値１
４３は“１”になる（時点３Ｃ）が、その後にＣＰＵ１
０２からのアクセスが再度発生するとカウンタ値１４３
は再び“０”に戻る（時点３Ｄ）。
に、再度ＳＤＲＡＭ１０６がアイドル状態になり、リフ
レッシュ時間告知信号１４０が発生するとカウンタ値１
４３は“１”になる（時点３Ｃ）が、その後にＣＰＵ１
０２からのアクセスが再度発生するとカウンタ値１４３
は再び“０”に戻る（時点３Ｄ）。
【００５２】内蔵バッテリ１０５の電圧低下を検出した
ときのセルフリフレッシュ状態への移行動作とセルフリ
フレッシュ状態からの復帰動作については、従来例の図
１１の動作フロー図および図１２の動作タイミング図で
説明したものと同様であるので、動作の説明の詳細は省
略する。
ときのセルフリフレッシュ状態への移行動作とセルフリ
フレッシュ状態からの復帰動作については、従来例の図
１１の動作フロー図および図１２の動作タイミング図で
説明したものと同様であるので、動作の説明の詳細は省
略する。
【００５３】図４は、従来例と本発明の動作状態を比較
する図である。図４（ａ）は、図８の従来例のメモリ制
御装置８０１によるシステムのＳＤＲＡＭ１０６の動作
状態を示す図であり、図４（ｂ）は、図１のメモリ制御
装置１０１によるシステムの動作状態を示す図である。
時点４Ａ〜４Ｂの間では、従来例ではアイドル状態であ
るのに対して本実施の形態ではセルフリフレッシュ状態
であり、時点４Ｂ〜４Ｃの間では、従来例ではパワーダ
ウン状態であるのに対して本実施の形態ではセルフリフ
レッシュ状態であり、時点４Ｂ〜４Ｃの間では、従来例
ではリフレッシュ状態またはアイドル状態であるのに対
して本実施の形態ではセルフリフレッシュ状態である。
図１３を参照すれば、本実施の形態を適用することによ
り消費電力を低減できることは明らかである。
する図である。図４（ａ）は、図８の従来例のメモリ制
御装置８０１によるシステムのＳＤＲＡＭ１０６の動作
状態を示す図であり、図４（ｂ）は、図１のメモリ制御
装置１０１によるシステムの動作状態を示す図である。
時点４Ａ〜４Ｂの間では、従来例ではアイドル状態であ
るのに対して本実施の形態ではセルフリフレッシュ状態
であり、時点４Ｂ〜４Ｃの間では、従来例ではパワーダ
ウン状態であるのに対して本実施の形態ではセルフリフ
レッシュ状態であり、時点４Ｂ〜４Ｃの間では、従来例
ではリフレッシュ状態またはアイドル状態であるのに対
して本実施の形態ではセルフリフレッシュ状態である。
図１３を参照すれば、本実施の形態を適用することによ
り消費電力を低減できることは明らかである。
【００５４】このように、本実施の形態のメモリ制御装
置１０１を使用することにより、ホストからＳＤＲＡＭ
へのアクセスがない状態が長期間続く場合には、セルフ
リフレッシュ状態に移行させて、ＳＤＲＡＭを含むシス
テムの消費電力をパワーダウン状態におけるそれよりも
さらに小さい消費電力にまで低減できるという効果が生
じる。本発明に特有のリフレッシュ時間告知信号の計数
結果により実現されるセルフリフレッシュ状態では、内
蔵バッテリの電圧低下により実現されるセルフリフレッ
シュ状態とは異なり、ＣＰＵ、周辺装置等への電源供給
を停止することなく電源供給を継続したままセルフリフ
レッシュ状態に移行させ復帰させるので、セルフリフレ
ッシュへの移行処置およびセルフリフレッシュからの復
帰処置が不要であり、移行および復帰を速やかに行うこ
とができる。
置１０１を使用することにより、ホストからＳＤＲＡＭ
へのアクセスがない状態が長期間続く場合には、セルフ
リフレッシュ状態に移行させて、ＳＤＲＡＭを含むシス
テムの消費電力をパワーダウン状態におけるそれよりも
さらに小さい消費電力にまで低減できるという効果が生
じる。本発明に特有のリフレッシュ時間告知信号の計数
結果により実現されるセルフリフレッシュ状態では、内
蔵バッテリの電圧低下により実現されるセルフリフレッ
シュ状態とは異なり、ＣＰＵ、周辺装置等への電源供給
を停止することなく電源供給を継続したままセルフリフ
レッシュ状態に移行させ復帰させるので、セルフリフレ
ッシュへの移行処置およびセルフリフレッシュからの復
帰処置が不要であり、移行および復帰を速やかに行うこ
とができる。
【００５５】図５は、本発明の第２の実施の形態のメモ
リ制御装置５０１を含むシステムのブロック図である。
メモリ制御装置５０１は、図１のメモリ制御装置１０１
と基本的構成は同様であるが、メモリ制御装置１０１に
おけるセルフリフレッシュ移行条件検出部１１６に換え
て、セルフリフレッシュ移行条件検出部５０２を用いる
点のみが異なっている。
リ制御装置５０１を含むシステムのブロック図である。
メモリ制御装置５０１は、図１のメモリ制御装置１０１
と基本的構成は同様であるが、メモリ制御装置１０１に
おけるセルフリフレッシュ移行条件検出部１１６に換え
て、セルフリフレッシュ移行条件検出部５０２を用いる
点のみが異なっている。
【００５６】セルフリフレッシュ移行条件検出部５０２
は、ＮＯＲゲート１１７と、レジスタ１２１と、ＮＯＲ
ゲート１１７が出力するアイドル状態判定信号１４１が
アクティブのハイレベルのときにカウントが許可され、
リフレッシュ時間告知信号１４０もしくはこれに基づく
リフレッシュ要求１２７をカウントクロックとして動作
するダウンカウンタ５０３と、電源管理回路１３６から
の第１のシャットダウン要求信号１３６とダウンカウン
タ５０３からのセルフリフレッシュへの移行条件成立を
通知する信号である第２のシャットダウン要求信号５０
４との論理和をとりシャットダウン要求信号１４６とし
て出力するＯＲゲート１１８とを有している。ダウンカ
ウンタ５０３にはレジスタ１２１に予め設定されたレジ
スタ値１４４が初期値として設定され、アイドル状態判
定信号１４１がアクティブレベルのときにリフレッシュ
時間告知信号１４０が発生する度にダウンカウンタ５０
３はカウンタ値から１を減じて更新し、カウンタ値が
“０”になった時点で第２のシャットダウン要求信号５
０４を発生する。
は、ＮＯＲゲート１１７と、レジスタ１２１と、ＮＯＲ
ゲート１１７が出力するアイドル状態判定信号１４１が
アクティブのハイレベルのときにカウントが許可され、
リフレッシュ時間告知信号１４０もしくはこれに基づく
リフレッシュ要求１２７をカウントクロックとして動作
するダウンカウンタ５０３と、電源管理回路１３６から
の第１のシャットダウン要求信号１３６とダウンカウン
タ５０３からのセルフリフレッシュへの移行条件成立を
通知する信号である第２のシャットダウン要求信号５０
４との論理和をとりシャットダウン要求信号１４６とし
て出力するＯＲゲート１１８とを有している。ダウンカ
ウンタ５０３にはレジスタ１２１に予め設定されたレジ
スタ値１４４が初期値として設定され、アイドル状態判
定信号１４１がアクティブレベルのときにリフレッシュ
時間告知信号１４０が発生する度にダウンカウンタ５０
３はカウンタ値から１を減じて更新し、カウンタ値が
“０”になった時点で第２のシャットダウン要求信号５
０４を発生する。
【００５７】ＳＤＲＡＭ１０６がアイドル状態またはパ
ワーダウン状態にあるときにリフレッシュ時間告知信号
１４０が発生してダウンカウンタ５０３がカウンタ値を
更新し、その後に、ＣＰＵ１０２からＳＤＲＡＭ１０６
に対するアクセスが発生した場合には、ダウンカウンタ
５０３にはレジスタ値１４４が再度セットされる。
ワーダウン状態にあるときにリフレッシュ時間告知信号
１４０が発生してダウンカウンタ５０３がカウンタ値を
更新し、その後に、ＣＰＵ１０２からＳＤＲＡＭ１０６
に対するアクセスが発生した場合には、ダウンカウンタ
５０３にはレジスタ値１４４が再度セットされる。
【００５８】なお、図５において図１または図８と同一
の符号を付したものは、その機能も図１または図８で説
明した機能と同様であるとする。また、本実施の形態に
おいてもレジスタ値１４４はＣＰＵ１０２によって設定
できる形式としているが、予め固定値を設定しておく形
式でもよい。
の符号を付したものは、その機能も図１または図８で説
明した機能と同様であるとする。また、本実施の形態に
おいてもレジスタ値１４４はＣＰＵ１０２によって設定
できる形式としているが、予め固定値を設定しておく形
式でもよい。
【００５９】図６は、本発明の第３の実施の形態のメモ
リ制御装置６０１を含むシステムのブロック図である。
メモリ制御装置６０１では、コマンド生成部６０２の内
部にセットで使用するｎ個（ｎ≧２の正整数）のＳＤＲ
ＡＭ１０６−１〜１０６−ｎのそれぞれに対応したクロ
ックイネーブル信号１３２−１〜１３２−ｎを出力する
ｎ個のクロックイネーブル信号制御部（以下、ＣＫＥ制
御部と呼ぶ）６０４−１〜６０４−ｎを設け、コマンド
生成部６０２からそれぞれのＳＤＲＡＭの状態に応じて
個別に異なるクロックイネーブル信号１３２−１〜１３
２〜ｎを出力する。
リ制御装置６０１を含むシステムのブロック図である。
メモリ制御装置６０１では、コマンド生成部６０２の内
部にセットで使用するｎ個（ｎ≧２の正整数）のＳＤＲ
ＡＭ１０６−１〜１０６−ｎのそれぞれに対応したクロ
ックイネーブル信号１３２−１〜１３２−ｎを出力する
ｎ個のクロックイネーブル信号制御部（以下、ＣＫＥ制
御部と呼ぶ）６０４−１〜６０４−ｎを設け、コマンド
生成部６０２からそれぞれのＳＤＲＡＭの状態に応じて
個別に異なるクロックイネーブル信号１３２−１〜１３
２〜ｎを出力する。
【００６０】メモリ制御装置６０１では、ＣＰＵ１０２
のアドレス空間をｎ個のＳＤＲＡＭで分割し、ＣＰＵ１
０２が書き込み要求１２５または読み出し要求１２６と
同時にアドレス／データ信号１２４として出力するアド
レスから各ＳＤＲＡＭ１０６−１〜１０６−ｎの状態を
コマンド生成部６０２のＣＫＥ制御部６０４−１〜６０
４−ｎのそれぞれにて判定し、クロックイネーブル信号
１３２−１〜１３２−ｎを生成してクロック制御回路１
０７−１〜１０７−ｎを制御するので、それぞれのＳＤ
ＲＡＭを独立してセルフリフレッシュ状態に移行させ、
また復帰させることができる。
のアドレス空間をｎ個のＳＤＲＡＭで分割し、ＣＰＵ１
０２が書き込み要求１２５または読み出し要求１２６と
同時にアドレス／データ信号１２４として出力するアド
レスから各ＳＤＲＡＭ１０６−１〜１０６−ｎの状態を
コマンド生成部６０２のＣＫＥ制御部６０４−１〜６０
４−ｎのそれぞれにて判定し、クロックイネーブル信号
１３２−１〜１３２−ｎを生成してクロック制御回路１
０７−１〜１０７−ｎを制御するので、それぞれのＳＤ
ＲＡＭを独立してセルフリフレッシュ状態に移行させ、
また復帰させることができる。
【００６１】アドレス／データ／制御信号１３１はｎ個
のＳＤＲＡＭ１０６−１〜１０６−ｎに共通して接続さ
れるが、コマンド生成部６０２に内に設けられた選択器
であるシーケンサ６０３からの選択信号６０５により、
ｎ個のＳＤＲＡＭ１０６−１〜１０６−ｎを順次選択し
て対応するＣＫＥ制御部により制御する。
のＳＤＲＡＭ１０６−１〜１０６−ｎに共通して接続さ
れるが、コマンド生成部６０２に内に設けられた選択器
であるシーケンサ６０３からの選択信号６０５により、
ｎ個のＳＤＲＡＭ１０６−１〜１０６−ｎを順次選択し
て対応するＣＫＥ制御部により制御する。
【００６２】図７（ａ），（ｂ）は、ＣＫＥ制御部６０
４−１〜６０４−ｎとして用いるＣＫＥ制御部のブロッ
ク図である。
４−１〜６０４−ｎとして用いるＣＫＥ制御部のブロッ
ク図である。
【００６３】図７（ａ）のＣＫＥ制御部６０４ａは、図
１のセルフリフレッシュ移行条件検出部１１６とほぼ同
様な構成であり、選択信号６０５により対応するＳＤＲ
ＡＭと同時に選択される。対応するＳＤＲＡＭのホスト
からのアクセス状態を判定しアイドル状態およびパワー
ダウン状態のときに状態判定信号をアクティブとして出
力する状態判定手段７０１と、予めレジスタ値として所
定の値が設定されたレジスタ７０２と、初期値として
“０”が設定され、状態判定信号がアクティブのときに
カウントが許可されてリフレッシュ時間を告知する信号
１４０もしくはこれに基づくリフレッシュ要求１２７の
アクティブレベルを入力する毎に１を加算して計数する
カウンタ７０３と、カウンタ７０３のカウンタ値とレジ
スタ７０２レジスタ値とを比較し一致したときにセルフ
リフレッシュへの移行条件成立信号７０５を生成する比
較器７０４とを有している。選択信号６０５によりｉ番
目のＣＫＥ制御部６０４−ｉが選択されているときに、
そのＣＫＥ制御部のセルフリフレッシュへの移行条件成
立信号７０５がアクティブとなった場合には、対応する
クロックイネーブル信号１３２−ｉがインアクティブと
なり、アドレス／データ／制御信号１３１によりＳＤＲ
ＡＭ１０６−ｉがセルフリフレッシュ状態に移行する。
１のセルフリフレッシュ移行条件検出部１１６とほぼ同
様な構成であり、選択信号６０５により対応するＳＤＲ
ＡＭと同時に選択される。対応するＳＤＲＡＭのホスト
からのアクセス状態を判定しアイドル状態およびパワー
ダウン状態のときに状態判定信号をアクティブとして出
力する状態判定手段７０１と、予めレジスタ値として所
定の値が設定されたレジスタ７０２と、初期値として
“０”が設定され、状態判定信号がアクティブのときに
カウントが許可されてリフレッシュ時間を告知する信号
１４０もしくはこれに基づくリフレッシュ要求１２７の
アクティブレベルを入力する毎に１を加算して計数する
カウンタ７０３と、カウンタ７０３のカウンタ値とレジ
スタ７０２レジスタ値とを比較し一致したときにセルフ
リフレッシュへの移行条件成立信号７０５を生成する比
較器７０４とを有している。選択信号６０５によりｉ番
目のＣＫＥ制御部６０４−ｉが選択されているときに、
そのＣＫＥ制御部のセルフリフレッシュへの移行条件成
立信号７０５がアクティブとなった場合には、対応する
クロックイネーブル信号１３２−ｉがインアクティブと
なり、アドレス／データ／制御信号１３１によりＳＤＲ
ＡＭ１０６−ｉがセルフリフレッシュ状態に移行する。
【００６４】ＳＤＲＡＭ１０６−ｉがセルフリフレッシ
ュ状態であるときにホストからのアクセスが発生する
と、対応するＣＫＥ制御部６０４−ｉの状態判定手段７
０１でこれを検出し、対応するクロックイネーブル信号
１３２−ｉをアクティブにしてセルフリフレッシュ状態
から復帰させる。ＳＤＲＡＭ１０６−ｉがセルフリフレ
ッシュ状態となるとともに対応するＣＫＥ制御部６０４
−ｉ内のカウンタ７０３のカウンタ値は初期値“０”に
リセットされる。また、ＳＤＲＡＭ１０６−ｉにアクセ
スがあったときにも対応するＣＫＥ制御部６０４−ｉ内
のカウンタ７０３のカウンタ値は初期値“０”にリセッ
トされる。
ュ状態であるときにホストからのアクセスが発生する
と、対応するＣＫＥ制御部６０４−ｉの状態判定手段７
０１でこれを検出し、対応するクロックイネーブル信号
１３２−ｉをアクティブにしてセルフリフレッシュ状態
から復帰させる。ＳＤＲＡＭ１０６−ｉがセルフリフレ
ッシュ状態となるとともに対応するＣＫＥ制御部６０４
−ｉ内のカウンタ７０３のカウンタ値は初期値“０”に
リセットされる。また、ＳＤＲＡＭ１０６−ｉにアクセ
スがあったときにも対応するＣＫＥ制御部６０４−ｉ内
のカウンタ７０３のカウンタ値は初期値“０”にリセッ
トされる。
【００６５】ＣＫＥ制御部６０４ａに換えて図７（ｂ）
のＣＫＥ制御部６０４ｂを用いてもよい。ＣＫＥ制御部
６０４ｂは、図５のセルフリフレッシュ移行条件検出部
５０２とほぼ同様な構成であり、選択信号６０５により
対応して選択されるＳＤＲＡＭへのホストからのアクセ
ス状態を判定しアイドル状態およびパワーダウン状態の
ときに状態判定信号をアクティブとして出力する状態判
定手段７０１と、予めレジスタ値として所定の値が設定
されたレジスタ７０２と、初期値として前記レジスタ値
が設定され前記状態判定信号がアクティブのときにカウ
ントが許可され前記リフレッシュ時間を告知する信号も
しくはこれに基づくリフレッシュ要求１２７の発生毎に
１を減算して計数して“０”となったときにセルフリフ
レッシュへの移行条件成立を通知する信号を出力するダ
ウンカウンタ７０６とを有している。
のＣＫＥ制御部６０４ｂを用いてもよい。ＣＫＥ制御部
６０４ｂは、図５のセルフリフレッシュ移行条件検出部
５０２とほぼ同様な構成であり、選択信号６０５により
対応して選択されるＳＤＲＡＭへのホストからのアクセ
ス状態を判定しアイドル状態およびパワーダウン状態の
ときに状態判定信号をアクティブとして出力する状態判
定手段７０１と、予めレジスタ値として所定の値が設定
されたレジスタ７０２と、初期値として前記レジスタ値
が設定され前記状態判定信号がアクティブのときにカウ
ントが許可され前記リフレッシュ時間を告知する信号も
しくはこれに基づくリフレッシュ要求１２７の発生毎に
１を減算して計数して“０”となったときにセルフリフ
レッシュへの移行条件成立を通知する信号を出力するダ
ウンカウンタ７０６とを有している。
【００６６】なお、図６のメモリ制御装置６０１では、
ＳＤＲＡＭをパワーダウン、セルフリフレッシュに移行
させる時にクロックイネーブル信号（ＣＫＥ）と同時に
ＳＤＲＡＭのチップセレクト信号（ＣＳ）も同時に制御
する形式を採用し、制御対象でないＳＤＲＡＭに対して
はチップセレクト信号をインアクティブにすることよっ
てコマンドを無効化するようにしてもよい。
ＳＤＲＡＭをパワーダウン、セルフリフレッシュに移行
させる時にクロックイネーブル信号（ＣＫＥ）と同時に
ＳＤＲＡＭのチップセレクト信号（ＣＳ）も同時に制御
する形式を採用し、制御対象でないＳＤＲＡＭに対して
はチップセレクト信号をインアクティブにすることよっ
てコマンドを無効化するようにしてもよい。
【００６７】
【発明の効果】以上説明したように、本発明を適用する
ことにより、ホストからＳＤＲＡＭへのアクセスがない
状態が続く場合にはセルフリフレッシュ状態に移行させ
るので、第１に、ＳＤＲＡＭ自体の消費電力をパワーダ
ウン状態よりも低減することができ、第２に、ＳＤＲＡ
Ｍをセルフリフレッシュ状態にするのでｔＲＥＦ経過毎
のリフレッシュ状態が発生せず、リフレッシュよる消費
電力の増大をなくすことができ、第３に、リフレッシュ
時間を計時する必要がないため、リフレッシュカウンタ
１１２を停止することができるので、ＳＤＲＡＭを含む
システムの消費電力をパワーダウン状態におけるそれよ
りもさらに小さく保つことが可能となり、顕著な消費電
力低減効果が得られる。
ことにより、ホストからＳＤＲＡＭへのアクセスがない
状態が続く場合にはセルフリフレッシュ状態に移行させ
るので、第１に、ＳＤＲＡＭ自体の消費電力をパワーダ
ウン状態よりも低減することができ、第２に、ＳＤＲＡ
Ｍをセルフリフレッシュ状態にするのでｔＲＥＦ経過毎
のリフレッシュ状態が発生せず、リフレッシュよる消費
電力の増大をなくすことができ、第３に、リフレッシュ
時間を計時する必要がないため、リフレッシュカウンタ
１１２を停止することができるので、ＳＤＲＡＭを含む
システムの消費電力をパワーダウン状態におけるそれよ
りもさらに小さく保つことが可能となり、顕著な消費電
力低減効果が得られる。
【図１】本発明のメモリ制御装置１０１を含むシステム
のブロック図である。
のブロック図である。
【図２】メモリ制御装置１０１の動作タイミング図であ
る。
る。
【図３】メモリ制御装置１０１の動作タイミング図であ
る。
る。
【図４】従来例と本発明の動作状態を比較する図であ
る。
る。
【図５】本発明のメモリ制御装置５０１を含むシステム
のブロック図である。
のブロック図である。
【図６】本発明のメモリ制御装置６０１を含むシステム
のブロック図である。
のブロック図である。
【図７】ＣＫＥ制御部のブロック図である。
【図８】従来のメモリ制御装置８０１を含むシステムの
ブロック図である。
ブロック図である。
【図９】従来例の動作タイミング図である。
【図１０】従来のメモリ制御装置８０１の動作フロー図
である。
である。
【図１１】内蔵バッテリの電源電圧低下を検出した場合
におけるメモリ制御装置８０１の動作フロー図である。
におけるメモリ制御装置８０１の動作フロー図である。
【図１２】セルフリフレッシュ状態への移行とセルフリ
フレッシュ状態からの復帰を示す動作タイミング図であ
る。
フレッシュ状態からの復帰を示す動作タイミング図であ
る。
【図１３】ＳＤＲＡＭの動作状態と消費電力の一例を示
す図である。
す図である。
１０１，５０１，６０１ メモリ制御装置 １０２ ＣＰＵ １０３ 電源管理回路 １０６，１０６−１，１０６−ｎ ＳＤＲＡＭ １０７，１０７−１，１０７−ｎ クロック制御回路 １０８ Ｒ／Ｗ制御部 １１２ リフレッシュカウンタ １１３ リフレッシュ制御部 １１４ セルフリフレッシュ判定部 １１５，６０２ コマンド生成部 １１６，５０２ セルフリフレッシュ移行条件検出部 １２３ ＣＰＵバス １３１ アドレス／データ／制御信号 １３２，１３２−１，１３２−ｎ クロックイネーブ
ル信号 １３３ クロック信号 １３５ 電圧低下ステータス １３６ 第１のシャットダウン要求信号 １３７ シャットダウン承認信号 １３８ 復帰トリガ １３９ クロック復帰要求 ６０３ シーケンサ ６０４ａ，６０４ｂ，６０４−１，６０４−ｎ ＣＫ
Ｅ制御部
ル信号 １３３ クロック信号 １３５ 電圧低下ステータス １３６ 第１のシャットダウン要求信号 １３７ シャットダウン承認信号 １３８ 復帰トリガ １３９ クロック復帰要求 ６０３ シーケンサ ６０４ａ，６０４ｂ，６０４−１，６０４−ｎ ＣＫ
Ｅ制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/403 Ｇ１１Ｃ 11/34 ３６３Ｍ
Claims (8)
- 【請求項１】 シンクロナスＤＲＡＭのリフレッシュ動
作、内部で自動的にリフレッシュを実行するセルフリフ
レッシュ動作およびホストからのアクセス動作を制御す
るメモリ制御装置において、 ホストからシンクロナスＤＲＡＭへのアクセスがないア
イドル状態およびパワーダウン状態の期間中に発生した
リフレッシュ時間を告知する信号もしくは該信号に基づ
くリフレッシュ要求の回数を計数し、予め設定された回
数に達したときにシンクロナスＤＲＡＭをセルフリフレ
ッシュ状態に移行させ、ホストからのアクセス発生によ
りセルフリフレッシュ状態を解除することを特徴とする
メモリ制御装置。 - 【請求項２】 前記リフレッシュ時間を告知する信号も
しくは該信号に基づくリフレッシュ要求の発生回数の計
数値が、シンクロナスＤＲＡＭがセルフリフレッシュ状
態に移行させるときおよびシンクロナスＤＲＡＭにホス
トからのアクセスが発生したことを検出したときに初期
値にリセットされる請求項１記載のメモリ制御装置。 - 【請求項３】 ホストからシンクロナスＤＲＡＭへのア
クセスの有無およびアクセス内容を判定し制御信号を生
成するＲ／Ｗ制御部と、 所定の時間毎にリフレッシュ時間を告知する信号を発生
するリフレッシュカウンタと、 ホストからシンクロナスＤＲＡＭへのアクセスがないア
イドル状態およびパワーダウン状態の期間中に前記リフ
レッシュ時間を告知する信号もしくは該信号に基づくリ
フレッシュ要求が発生した回数を計数し、予め設定され
た回数に達したときにシンクロナスＤＲＡＭが内部で自
動的にリフレッシュを実行するセルフリフレッシュへの
移行条件成立を通知する信号を発生し、セルフリフレッ
シュ状態に移行するときおよびホストからのアクセスが
発生したときには前記計数の値が初期値にリセットされ
るセルフリフレッシュ移行条件検出部と、 前記セルフリフレッシュへの移行条件成立を通知する信
号を受けてセルフリフレッシュ移行要求を出力するセル
フリフレッシュ判定部と、 前記制御信号に対応したコマンドを生成してシンクロナ
スＤＲＡＭの動作を制御し、前記セルフリフレッシュ移
行要求を入力したときにはセルフリフレッシュコマンド
を生成してセルフリフレッシュ状態に移行させ、ホスト
からのアクセス発生によりセルフリフレッシュ状態を解
除するコマンド生成部とを備えることを特徴とするメモ
リ制御装置。 - 【請求項４】 前記セルフリフレッシュ移行条件検出部
が、 予めレジスタ値として所定の値が設定されたレジスタ
と、 ホストからのアクセスがない状態を判定し状態判定信号
をアクティブとして出力する状態判定手段と、 初期値として０が設定され前記状態判定信号がアクティ
ブのときにカウントが許可されて前記リフレッシュ時間
を告知する信号もしくは該信号に基づくリフレッシュ要
求の発生毎に１を加算して計数するカウンタと、 前記カウンタの計数値と前記レジスタ値とを比較し一致
したときにセルフリフレッシュへの移行条件成立を通知
する信号を出力する比較器とを有する請求項３記載のメ
モリ制御装置。 - 【請求項５】 前記セルフリフレッシュ移行条件検出部
が、 予めレジスタ値として所定の値が設定されたレジスタ
と、 ホストからのアクセスがない状態を判定し状態判定信号
をアクティブとして出力する状態判定手段と、 初期値として前記レジスタ値が設定され前記状態判定信
号がアクティブのときにカウントが許可され前記リフレ
ッシュ時間を告知する信号もしくは該信号に基づくリフ
レッシュ要求の発生毎に１を減算して計数して０となっ
たときにセルフリフレッシュへの移行条件成立を通知す
る信号を出力するダウンカウンタとを有する請求項３記
載のメモリ制御装置。 - 【請求項６】 アドレス空間をｎ個（ｎ≧２の正整数）
に分割しそれぞれに対応して設けられたｎ個のシンクロ
ナスＤＲＡＭの動作を制御するメモリ制御装置におい
て、 ホストからシンクロナスＤＲＡＭへのアクセスの有無お
よびアクセス内容を判定し制御信号を生成するＲ／Ｗ制
御部と、 所定の時間毎にリフレッシュ時間を告知する信号を発生
するリフレッシュカウンタと、 前記制御信号に対応したコマンドを生成してシンクロナ
スＤＲＡＭの動作を制御する手段を有するとともに、前
記ｎ個のシンクロナスＤＲＡＭと対応して設けられホス
トから対応するシンクロナスＤＲＡＭへのアクセスがな
いアイドル状態およびパワーダウン状態の期間中に前記
リフレッシュ時間を告知する信号もしくは該信号に基づ
くリフレッシュ要求が発生した回数を計数して予め設定
された回数に達したときに対応するシンクロナスＤＲＡ
Ｍのセルフリフレッシュ移行条件の成立を検出するｎ個
のクロックイネーブル信号制御部と、シンクロナスＤＲ
ＡＭとクロックイネーブル信号制御部とを対応させて選
択する選択器とを有するコマンド生成部とを備え、 前記クロックイネーブル信号制御部が前記セルフリフレ
ッシュ条件の成立を検出したときに対応するシンクロナ
スＤＲＡＭをセルフリフレッシュ状態に移行させ、セル
フリフレッシュ状態のシンクロナスＤＲＡＭに対応する
アドレスにアクセスが発生したときにはセルフリフレッ
シュ状態を解除することを特徴とするメモリ制御装置。 - 【請求項７】 前記クロックイネーブル信号制御部が、 予めレジスタ値として所定の値が設定されたレジスタ
と、 ホストからのアクセスがない状態を判定し状態判定信号
をアクティブとして出力する状態判定手段と、 初期値として０が設定され前記状態判定信号がアクティ
ブのときにカウントが許可されて前記リフレッシュ時間
を告知する信号もしくは該信号に基づくリフレッシュ要
求の発生毎に１を加算して計数するカウンタと、 前記カウンタの計数値と前記レジスタ値とを比較し一致
したときにセルフリフレッシュへの移行条件成立を通知
する信号を出力する比較器とを有する請求項６記載のメ
モリ制御装置。 - 【請求項８】 前記クロックイネーブル信号制御部が、 予めレジスタ値として所定の値が設定されたレジスタ
と、 ホストからのアクセスがない状態を判定し状態判定信号
をアクティブとして出力する状態判定手段と、 初期値として前記レジスタ値が設定され前記状態判定信
号がアクティブのときにカウントが許可され前記リフレ
ッシュ時間を告知する信号もしくは該信号に基づくリフ
レッシュ要求の発生毎に１を減算して計数して０となっ
たときにセルフリフレッシュへの移行条件成立を通知す
る信号を出力するダウンカウンタとを有する請求項６記
載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001020512A JP2002230970A (ja) | 2001-01-29 | 2001-01-29 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001020512A JP2002230970A (ja) | 2001-01-29 | 2001-01-29 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002230970A true JP2002230970A (ja) | 2002-08-16 |
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ID=18886210
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001020512A Pending JP2002230970A (ja) | 2001-01-29 | 2001-01-29 | メモリ制御装置 |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164099A (ja) * | 2004-12-10 | 2006-06-22 | Ricoh Co Ltd | メモリ制御装置 |
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| CN101000798B (zh) * | 2007-01-12 | 2010-05-19 | 威盛电子股份有限公司 | 存储器刷新方法及存储器刷新系统 |
| US8473674B2 (en) | 2007-10-05 | 2013-06-25 | Fujitsu Limited | Information processing device including a plurality of cells to store data, storage control device that controls a storage section including a plurality of cells to store data, and storage control method of controlling a refresh operation of a storage section including a plurality of cells to store data |
| US9304578B2 (en) | 2012-09-07 | 2016-04-05 | Kabushiki Kaisha Toshiba | Control device, data processing device, controller, method of controlling thereof and computer-readable medium |
| US9626940B2 (en) | 2013-02-28 | 2017-04-18 | Kabushiki Kaisha Toshiba | Data processing device, display control device, semiconductor chip, method of controlling display device, and computer-readable medium |
| CN109388339A (zh) * | 2017-08-11 | 2019-02-26 | 三星电子株式会社 | 存储器控制器及其操作方法 |
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-
2001
- 2001-01-29 JP JP2001020512A patent/JP2002230970A/ja active Pending
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