JP2000207292A - メモリバックアップ制御装置およびメモリバックアップ制御方法 - Google Patents
メモリバックアップ制御装置およびメモリバックアップ制御方法Info
- Publication number
- JP2000207292A JP2000207292A JP11011323A JP1132399A JP2000207292A JP 2000207292 A JP2000207292 A JP 2000207292A JP 11011323 A JP11011323 A JP 11011323A JP 1132399 A JP1132399 A JP 1132399A JP 2000207292 A JP2000207292 A JP 2000207292A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- power supply
- self
- refresh
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリバックアップ動作への移行制御と該バ
ックアップ動作からの復帰制御の簡素化をすることおよ
びその制御処理速度を格段に高速化することである。 【解決手段】 電源電圧監視回路５が主電源６の電圧低
下を検出すると、該電圧低下をタイミング・ロジック回
路２に通知して、ＣＰＵ１に対してセルフリフレッシュ
要求信号を通知し、該セルフリフレッシュ要求信号に応
じてＣＰＵ１からクロックイネーブル信号を送出し、シ
ステムクロックを分周した分周クロックＳＣＫ／Ｎに同
期してＳＤＲＡＭ１１，１２に対するメモリアクセスの
制御線から構成されるコマンド信号とＣＰＵ１からのク
ロックイネーブル信号とによりＳＤＲＡＭ１１，１２に
対するセルフリフレッシュを起動制御する構成を特徴と
する。
ックアップ動作からの復帰制御の簡素化をすることおよ
びその制御処理速度を格段に高速化することである。 【解決手段】 電源電圧監視回路５が主電源６の電圧低
下を検出すると、該電圧低下をタイミング・ロジック回
路２に通知して、ＣＰＵ１に対してセルフリフレッシュ
要求信号を通知し、該セルフリフレッシュ要求信号に応
じてＣＰＵ１からクロックイネーブル信号を送出し、シ
ステムクロックを分周した分周クロックＳＣＫ／Ｎに同
期してＳＤＲＡＭ１１，１２に対するメモリアクセスの
制御線から構成されるコマンド信号とＣＰＵ１からのク
ロックイネーブル信号とによりＳＤＲＡＭ１１，１２に
対するセルフリフレッシュを起動制御する構成を特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、主電源とバックア
ップ電源と切り替えながらデータを保持するメモリに対
して電源遮断および復帰を制御するメモリバックアップ
制御装置およびメモリバックアップ制御方法に関するも
のである。
ップ電源と切り替えながらデータを保持するメモリに対
して電源遮断および復帰を制御するメモリバックアップ
制御装置およびメモリバックアップ制御方法に関するも
のである。
【０００２】
【従来の技術】一般に、大容量のメモリを必要とするデ
ータ処理装置あるいはデータ処理システムにおいて、デ
ータのバックアップ処理を実行する場合、記憶素子とし
てＤＲＡＭ（ダイナミックＲＡＭ）などの揮発性メモリ
を用いる。そのＤＲＡＭのデータを保持するためデータ
をリストア（再書き込み）するリフレッシュ回路は、そ
のＤＲＡＭリフレッシュにおいてシステム動作時とバッ
クアップ時を切り替えるセレクタと、システムの電源電
圧を監視する電源電圧監視回路と、システムの電源電圧
と同一の電圧を得るバックアップ電源回路とから構成さ
れる。
ータ処理装置あるいはデータ処理システムにおいて、デ
ータのバックアップ処理を実行する場合、記憶素子とし
てＤＲＡＭ（ダイナミックＲＡＭ）などの揮発性メモリ
を用いる。そのＤＲＡＭのデータを保持するためデータ
をリストア（再書き込み）するリフレッシュ回路は、そ
のＤＲＡＭリフレッシュにおいてシステム動作時とバッ
クアップ時を切り替えるセレクタと、システムの電源電
圧を監視する電源電圧監視回路と、システムの電源電圧
と同一の電圧を得るバックアップ電源回路とから構成さ
れる。
【０００３】このような構成において、従来、バックア
ップ動作への移行は、停電等による電源電圧の低下を電
源電圧監視回路で検知した後、システムにリセットを出
力すると同時にバックアップ用のリフレッシュ回路にセ
レクタを切り替え、バックアップ時だけ動作するリフレ
ッシュ回路を起動するか、または、ＤＲＡＭに接続され
るＲＡＳ信号、ＣＡＳ信号によりＣＢＲ（ＣＡＳ Ｂｅ
ｆｏｒｅ ＲＡＳ）タイミングを生成し、該ＤＲＡＭの
セルフリフレッシュを起動し、バックアップを行ってい
た。
ップ動作への移行は、停電等による電源電圧の低下を電
源電圧監視回路で検知した後、システムにリセットを出
力すると同時にバックアップ用のリフレッシュ回路にセ
レクタを切り替え、バックアップ時だけ動作するリフレ
ッシュ回路を起動するか、または、ＤＲＡＭに接続され
るＲＡＳ信号、ＣＡＳ信号によりＣＢＲ（ＣＡＳ Ｂｅ
ｆｏｒｅ ＲＡＳ）タイミングを生成し、該ＤＲＡＭの
セルフリフレッシュを起動し、バックアップを行ってい
た。
【０００４】一方、電源復帰時は、電源電圧の復帰を電
源電圧監視回路で検知した後、システムのリセットを解
除すると同時に、ＤＲＡＭリフレッシユ回路をバックア
ップ側からシステム側に前記セレクタを切り替えてい
た。その際、バックアップ制御移行復帰時のＤＲＡＭ制
御は、システムクロックと非同期のハードウエアタイミ
ング信号を利用して行われていた。
源電圧監視回路で検知した後、システムのリセットを解
除すると同時に、ＤＲＡＭリフレッシユ回路をバックア
ップ側からシステム側に前記セレクタを切り替えてい
た。その際、バックアップ制御移行復帰時のＤＲＡＭ制
御は、システムクロックと非同期のハードウエアタイミ
ング信号を利用して行われていた。
【０００５】
【発明が解決しようとする課題】従来のメモリバックア
ップ制御装置は上記のように構成されているので、第１
に大容量のメモリを必要とするシステムにおいて、メモ
リ制御を高速に行うには限界があった。
ップ制御装置は上記のように構成されているので、第１
に大容量のメモリを必要とするシステムにおいて、メモ
リ制御を高速に行うには限界があった。
【０００６】第２にＲＡＳ信号、ＣＡＳ信号のＣＢＲタ
イミングをハードウエアまたはゲートアレイで生成する
必要があり、制御・処理の更なる簡素化と高速動作を実
現することができないという問題点があった。
イミングをハードウエアまたはゲートアレイで生成する
必要があり、制御・処理の更なる簡素化と高速動作を実
現することができないという問題点があった。
【０００７】本発明は、上記の問題点を解決するために
なされたもので、主電源の電圧低下状態を監視して、メ
モリアクセスの制御線から構成されるコマンド信号とＣ
ＰＵからのクロックイネーブル信号とによりシンクロナ
スＤＲＡＭに対するセルフリフレッシュをシステムクロ
ックを分周した分周クロックに同期して起動制御するこ
とにより、クロック同期式のシンクロナスＤＲＡＭを用
いたメモリシステムにおいて、メモリバックアップ動作
の移行復帰制御の高速化とメモリのデータ保持の信頼性
を向上できるメモリバックアップ制御装置およびメモリ
バックアップ制御方法を提供することにある。
なされたもので、主電源の電圧低下状態を監視して、メ
モリアクセスの制御線から構成されるコマンド信号とＣ
ＰＵからのクロックイネーブル信号とによりシンクロナ
スＤＲＡＭに対するセルフリフレッシュをシステムクロ
ックを分周した分周クロックに同期して起動制御するこ
とにより、クロック同期式のシンクロナスＤＲＡＭを用
いたメモリシステムにおいて、メモリバックアップ動作
の移行復帰制御の高速化とメモリのデータ保持の信頼性
を向上できるメモリバックアップ制御装置およびメモリ
バックアップ制御方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係る第１の発明
は、コントローラ（図１に示すバスコントローラ１）が
シンクロナスＤＲＡＭ（図１に示すＳＤＲＡＭ１１，１
２）に対するリフレッシュを主電源（図１に示す主電源
６）またはバックアップ電源（図１に示すバックアップ
電源７）の供給を受けて制御するメモリバックアップ制
御装置であって、前記主電源の電源電圧の低下を検出し
て電源電圧低下検知信号を出力する電源電圧低下検知信
号出力手段（図１に示す電源電圧監視回路５）と、前記
電源電圧低下検知信号出力手段から出力される電源電圧
低下検知信号に基づいてコントローラに対してセルフリ
フレッシュ開始要求信号を出力するセルフリフレッシュ
開始要求信号出力手段（図１に示すタイミング・ロジッ
ク回路２）と、前記セルフリフレッシュ開始要求信号出
力手段から出力される前記セルフリフレッシュ開始要求
信号に基づいて前記コントローラのシステムクロックに
同期するクロックイネーブル信号を出力するクロックイ
ネーブル信号出力手段（図１に示すバスコントローラ１
による）と、前記メモリヘの制御線の組み合わせによる
コマンド信号を前記メモリに出力するコマンド信号出力
手段（図１に示すバスコントローラ１のＲＡＳ，ＣＳ，
ＣＡＳ，ＷＥ等のアクセス制御信号を含む）と、前記セ
ルフリフレッシュ開始要求信号に基づき、前記コントロ
ーラのシステムクロックの分周クロックを生成する分周
クロック生成手段（図１に示す分周器１８）と、前記分
周クロック生成手段により生成された分周クロックに同
期した前記クロックイネーブル信号と前記コマンド信号
に基づき、前記シンクロナスＤＲＡＭのセルフリフレッ
シュを起動するセルフリフレッシュ制御手段（図１に示
すバスコントローラ１，セレクタ１０等を含む）とを有
するものである。
は、コントローラ（図１に示すバスコントローラ１）が
シンクロナスＤＲＡＭ（図１に示すＳＤＲＡＭ１１，１
２）に対するリフレッシュを主電源（図１に示す主電源
６）またはバックアップ電源（図１に示すバックアップ
電源７）の供給を受けて制御するメモリバックアップ制
御装置であって、前記主電源の電源電圧の低下を検出し
て電源電圧低下検知信号を出力する電源電圧低下検知信
号出力手段（図１に示す電源電圧監視回路５）と、前記
電源電圧低下検知信号出力手段から出力される電源電圧
低下検知信号に基づいてコントローラに対してセルフリ
フレッシュ開始要求信号を出力するセルフリフレッシュ
開始要求信号出力手段（図１に示すタイミング・ロジッ
ク回路２）と、前記セルフリフレッシュ開始要求信号出
力手段から出力される前記セルフリフレッシュ開始要求
信号に基づいて前記コントローラのシステムクロックに
同期するクロックイネーブル信号を出力するクロックイ
ネーブル信号出力手段（図１に示すバスコントローラ１
による）と、前記メモリヘの制御線の組み合わせによる
コマンド信号を前記メモリに出力するコマンド信号出力
手段（図１に示すバスコントローラ１のＲＡＳ，ＣＳ，
ＣＡＳ，ＷＥ等のアクセス制御信号を含む）と、前記セ
ルフリフレッシュ開始要求信号に基づき、前記コントロ
ーラのシステムクロックの分周クロックを生成する分周
クロック生成手段（図１に示す分周器１８）と、前記分
周クロック生成手段により生成された分周クロックに同
期した前記クロックイネーブル信号と前記コマンド信号
に基づき、前記シンクロナスＤＲＡＭのセルフリフレッ
シュを起動するセルフリフレッシュ制御手段（図１に示
すバスコントローラ１，セレクタ１０等を含む）とを有
するものである。
【０００９】本発明に係る第２の発明は、前記電源電圧
低下検知信号出力手段から出力される前記電源電圧低下
検知信号に基づいてリセット信号を出力するリセット信
号出力手段（図１に示すリセット回路３）と、前記クロ
ックイネーブル信号による前記メモリの初期設定動作終
了に基づいてクロックイネーブル信号をマスクするクロ
ックイネーブルマスク信号を出力するクロックイネーブ
ルマスク信号出力手段（図１に示すバスコントローラ
１）と、前記バックアップ電源の電圧と基準電圧とを比
較してバックアップ電源電圧検出信号を出力する比較出
力手段（図１に示す比較回路４）と、前記リセット信号
出力手段から出力されるリセット信号と前記クロックイ
ネーブルマスク信号との論理条件に基づいて前記クロッ
クイネーブル信号と前記バックアップ電源電圧検出信号
とを切り替える第１の切替手段（図１に示すセレクタ１
０）とを有するものである。
低下検知信号出力手段から出力される前記電源電圧低下
検知信号に基づいてリセット信号を出力するリセット信
号出力手段（図１に示すリセット回路３）と、前記クロ
ックイネーブル信号による前記メモリの初期設定動作終
了に基づいてクロックイネーブル信号をマスクするクロ
ックイネーブルマスク信号を出力するクロックイネーブ
ルマスク信号出力手段（図１に示すバスコントローラ
１）と、前記バックアップ電源の電圧と基準電圧とを比
較してバックアップ電源電圧検出信号を出力する比較出
力手段（図１に示す比較回路４）と、前記リセット信号
出力手段から出力されるリセット信号と前記クロックイ
ネーブルマスク信号との論理条件に基づいて前記クロッ
クイネーブル信号と前記バックアップ電源電圧検出信号
とを切り替える第１の切替手段（図１に示すセレクタ１
０）とを有するものである。
【００１０】本発明に係る第３の発明は、前記主電源の
電圧復帰状態を検出して前記電源電圧低下検知信号を解
除する信号解除手段（図１に示す電源電圧監視回路５）
と、前記信号解除手段による電源電圧低下検知信号の解
除に従い、前記リセット信号を解除するリセット信号解
除手段（図１に示すタイミングロジック回路）と、前記
コントローラおよび前記メモリの初期設定後、バックア
ップ動作中かどうかを判別する判別手段（図１に示すバ
スコントローラ１）と、前記判別手段によりバックアッ
プ動作中であると判別された場合には、前記セルフリフ
レッシュ開始要求信号を条件出力する条件出力手段（図
１に示すタイミング・ロジック回路２）と、前記条件出
力手段から条件出力される前記セルフリフレッシュ開始
要求信号に従い、前記バックアップ電源電圧検出信号を
前記クロックイネーブル信号に切り替える第２の切替手
段（図１に示すセレクタ１０）と、前記セルフリフレッ
シュ開始要求信号出力から一定時間後に、セルフリフレ
ッシュ解除要求信号を出力するタイミング遅延出力手段
（図１に示すバスコントローラ１）とを有するものであ
る。
電圧復帰状態を検出して前記電源電圧低下検知信号を解
除する信号解除手段（図１に示す電源電圧監視回路５）
と、前記信号解除手段による電源電圧低下検知信号の解
除に従い、前記リセット信号を解除するリセット信号解
除手段（図１に示すタイミングロジック回路）と、前記
コントローラおよび前記メモリの初期設定後、バックア
ップ動作中かどうかを判別する判別手段（図１に示すバ
スコントローラ１）と、前記判別手段によりバックアッ
プ動作中であると判別された場合には、前記セルフリフ
レッシュ開始要求信号を条件出力する条件出力手段（図
１に示すタイミング・ロジック回路２）と、前記条件出
力手段から条件出力される前記セルフリフレッシュ開始
要求信号に従い、前記バックアップ電源電圧検出信号を
前記クロックイネーブル信号に切り替える第２の切替手
段（図１に示すセレクタ１０）と、前記セルフリフレッ
シュ開始要求信号出力から一定時間後に、セルフリフレ
ッシュ解除要求信号を出力するタイミング遅延出力手段
（図１に示すバスコントローラ１）とを有するものであ
る。
【００１１】本発明に係る第４の発明は、コントローラ
（図１に示すバスコントローラ１）がシンクロナスＤＲ
ＡＭ（図１に示すＳＤＲＡＭ１１，１２）に対するリフ
レッシュを主電源（図１に示す主電源６）またはバック
アップ電源（図１に示すバックアップ電源７）の供給を
受けて制御するメモリバックアップ制御方法であって、
前記主電源の電源電圧の低下を検出して電源電圧低下検
知信号を出力する電源電圧低下検知信号出力工程（図８
に示すステップ（２））と、前記電源電圧低下検知信号
出力工程により出力される電源電圧低下検知信号に基づ
いてコントローラに対してセルフリフレッシュ開始要求
信号を出力するセルフリフレッシュ開始要求信号出力工
程（図８に示すステップ（５））と、前記セルフリフレ
ッシュ開始要求信号出力工程により出力される前記セル
フリフレッシュ開始要求信号に基づいて前記コントロー
ラのシステムクロックに同期するクロックイネーブル信
号を出力するクロックイネーブル信号出力工程（図８に
示すステップ（７））と、前記メモリヘの制御線の組み
合わせによるコマンド信号を前記メモリに出力するコマ
ンド信号出力工程（図示しない）と、前記セルフリフレ
ッシュ開始要求信号に基づき、前記コントローラのシス
テムクロックの分周クロックを生成する分周クロック生
成工程（図８に示すステップ（６））と、前記分周クロ
ック生成工程により生成された分周クロックに同期した
前記クロックイネーブル信号と前記コマンド信号に基づ
き、前記シンクロナスＤＲＡＭのセルフリフレッシュを
起動するセルフリフレッシュ起動工程（図８に示すステ
ップ（８））とを有するものである。
（図１に示すバスコントローラ１）がシンクロナスＤＲ
ＡＭ（図１に示すＳＤＲＡＭ１１，１２）に対するリフ
レッシュを主電源（図１に示す主電源６）またはバック
アップ電源（図１に示すバックアップ電源７）の供給を
受けて制御するメモリバックアップ制御方法であって、
前記主電源の電源電圧の低下を検出して電源電圧低下検
知信号を出力する電源電圧低下検知信号出力工程（図８
に示すステップ（２））と、前記電源電圧低下検知信号
出力工程により出力される電源電圧低下検知信号に基づ
いてコントローラに対してセルフリフレッシュ開始要求
信号を出力するセルフリフレッシュ開始要求信号出力工
程（図８に示すステップ（５））と、前記セルフリフレ
ッシュ開始要求信号出力工程により出力される前記セル
フリフレッシュ開始要求信号に基づいて前記コントロー
ラのシステムクロックに同期するクロックイネーブル信
号を出力するクロックイネーブル信号出力工程（図８に
示すステップ（７））と、前記メモリヘの制御線の組み
合わせによるコマンド信号を前記メモリに出力するコマ
ンド信号出力工程（図示しない）と、前記セルフリフレ
ッシュ開始要求信号に基づき、前記コントローラのシス
テムクロックの分周クロックを生成する分周クロック生
成工程（図８に示すステップ（６））と、前記分周クロ
ック生成工程により生成された分周クロックに同期した
前記クロックイネーブル信号と前記コマンド信号に基づ
き、前記シンクロナスＤＲＡＭのセルフリフレッシュを
起動するセルフリフレッシュ起動工程（図８に示すステ
ップ（８））とを有するものである。
【００１２】本発明に係る第５の発明は、コントローラ
（図１に示すバスコントローラ１）がシンクロナスＤＲ
ＡＭ（図１に示すＳＤＲＡＭ１１，１２）に対するリフ
レッシュを主電源（図１に示す主電源６）またはバック
アップ電源（図１に示すバックアップ電源７）の供給を
受けて制御するメモリバックアップ制御方法であって、
前記主電源の電圧復帰を検出して電源電圧低下検知信号
を解除する解除工程（図９に示すステップ（３））と、
前記解除工程により電源電圧低下検知信号が解除された
後、リセット信号を解除するリセット信号解除工程（図
９に示すステップ（４））と、前記コントローラおよび
前記シンクロナスＤＲＡＭの初期設定後、バックアップ
動作中かどうかを判定する判定工程（図９に示すステッ
プ（７））と、前記判定工程によりバックアップ動作中
であると判定された場合、前記セルフリフレッシュ開始
要求信号を出力し、該セルフリフレッシュ開始要求信号
に従い、クロックイネーブルマスク信号を出力して、前
記リセット信号と前記クロックイネーブルマスク信号と
の論理条件に従い、バックアップ電源電圧検出信号を前
記クロックイネーブル信号に切り替える第１切替工程
（図９に示すステップ（１２））と、前記セルフリフレ
ッシュ開始要求信号出力から一定時間後に、セルフリフ
レッシュ解除要求信号を出力し、前記クロックイネーブ
ル信号により、前記シンクロナスＤＲＡＭのセルフリフ
レッシュを解除するセルフリフレッシュ解除工程（図９
に示すステップ（１３））と、前記判定工程によりバッ
クアップ動作中でないと判定された場合、前記セルフリ
フレッシュ開始要求を行わずにクロックイネーブルマス
ク信号を出力し、前記リセット信号と前記クロックイネ
ーブルマスク信号との論理条件に従い、バックアップ電
源電圧検出信号を前記クロックイネーブル信号に切り替
える第２の切替工程（図９に示すステップ（１８），
（１９））と、前記シンクロナスＤＲＡＭへの分周クロ
ックを生成する分周クロック生成工程（図９に示すステ
ップ（９），（１６））とを有するものである。
（図１に示すバスコントローラ１）がシンクロナスＤＲ
ＡＭ（図１に示すＳＤＲＡＭ１１，１２）に対するリフ
レッシュを主電源（図１に示す主電源６）またはバック
アップ電源（図１に示すバックアップ電源７）の供給を
受けて制御するメモリバックアップ制御方法であって、
前記主電源の電圧復帰を検出して電源電圧低下検知信号
を解除する解除工程（図９に示すステップ（３））と、
前記解除工程により電源電圧低下検知信号が解除された
後、リセット信号を解除するリセット信号解除工程（図
９に示すステップ（４））と、前記コントローラおよび
前記シンクロナスＤＲＡＭの初期設定後、バックアップ
動作中かどうかを判定する判定工程（図９に示すステッ
プ（７））と、前記判定工程によりバックアップ動作中
であると判定された場合、前記セルフリフレッシュ開始
要求信号を出力し、該セルフリフレッシュ開始要求信号
に従い、クロックイネーブルマスク信号を出力して、前
記リセット信号と前記クロックイネーブルマスク信号と
の論理条件に従い、バックアップ電源電圧検出信号を前
記クロックイネーブル信号に切り替える第１切替工程
（図９に示すステップ（１２））と、前記セルフリフレ
ッシュ開始要求信号出力から一定時間後に、セルフリフ
レッシュ解除要求信号を出力し、前記クロックイネーブ
ル信号により、前記シンクロナスＤＲＡＭのセルフリフ
レッシュを解除するセルフリフレッシュ解除工程（図９
に示すステップ（１３））と、前記判定工程によりバッ
クアップ動作中でないと判定された場合、前記セルフリ
フレッシュ開始要求を行わずにクロックイネーブルマス
ク信号を出力し、前記リセット信号と前記クロックイネ
ーブルマスク信号との論理条件に従い、バックアップ電
源電圧検出信号を前記クロックイネーブル信号に切り替
える第２の切替工程（図９に示すステップ（１８），
（１９））と、前記シンクロナスＤＲＡＭへの分周クロ
ックを生成する分周クロック生成工程（図９に示すステ
ップ（９），（１６））とを有するものである。
【００１３】本発明に係る第６の発明は、コントローラ
がシンクロナスＤＲＡＭに対するリフレッシュを主電源
またはバックアップ電源の供給を受けて制御するメモリ
バックアップ制御方法であって、通常動作時より消費電
力を低減する低消費電力モードに移行する時、前記セル
フリフレッシュ開始要求信号に従い、前記シンクロナス
ＤＲＡＭへの分周クロックを生成する分周クロック生成
工程（図８のステップ（６））を有し、前記分周クロッ
ク生成工程により生成された分周クロックに同期するク
ロックイネーブル信号とコマンド信号とに基づいて前記
シンクロナスＤＲＡＭのセルフリフレッシュを起動する
ものである。
がシンクロナスＤＲＡＭに対するリフレッシュを主電源
またはバックアップ電源の供給を受けて制御するメモリ
バックアップ制御方法であって、通常動作時より消費電
力を低減する低消費電力モードに移行する時、前記セル
フリフレッシュ開始要求信号に従い、前記シンクロナス
ＤＲＡＭへの分周クロックを生成する分周クロック生成
工程（図８のステップ（６））を有し、前記分周クロッ
ク生成工程により生成された分周クロックに同期するク
ロックイネーブル信号とコマンド信号とに基づいて前記
シンクロナスＤＲＡＭのセルフリフレッシュを起動する
ものである。
【００１４】本発明に係る第７の発明は、前記低消費電
力モード時に、前記主電源の電圧が低下して前記電源電
圧低下検知信号が出力される場合に、前記リセット信号
と前記クロックイネーブルマスク信号との論理条件に従
い、前記クロックイネーブル信号を前記バックアップ電
源電圧検出信号に切り替えるものである。
力モード時に、前記主電源の電圧が低下して前記電源電
圧低下検知信号が出力される場合に、前記リセット信号
と前記クロックイネーブルマスク信号との論理条件に従
い、前記クロックイネーブル信号を前記バックアップ電
源電圧検出信号に切り替えるものである。
【００１５】
【発明の実施の形態】図１は、本発明の第１実施形態を
示すメモリのバックアップ制御装置の構成を説明するブ
ロック図であり、例えばシンクロナスＤＲＡＭ（以下Ｓ
ＤＲＡＭ）のバックアップ制御装置に対応する。
示すメモリのバックアップ制御装置の構成を説明するブ
ロック図であり、例えばシンクロナスＤＲＡＭ（以下Ｓ
ＤＲＡＭ）のバックアップ制御装置に対応する。
【００１６】図１において、１はバスコントローラ、２
はタイミング・ロジック回路で、タイミング回路と論理
ゲートから構成される。３はリセット出力回路で、クロ
ック監視機能を有する。なお、バスコントローラ１は、
バスコントローラ機能を有するゲートアレイチップ等で
構成される場合であっても、バスコントローラ機能がＣ
ＰＵにより構成される場合であっても、本発明を適用す
ることができる。
はタイミング・ロジック回路で、タイミング回路と論理
ゲートから構成される。３はリセット出力回路で、クロ
ック監視機能を有する。なお、バスコントローラ１は、
バスコントローラ機能を有するゲートアレイチップ等で
構成される場合であっても、バスコントローラ機能がＣ
ＰＵにより構成される場合であっても、本発明を適用す
ることができる。
【００１７】４は比較回路で、バックアップ電源７の電
圧値と基準電圧値と比較し、その比較結果を出力する。
５は電源電圧監視回路で、システムの主電源６の電圧変
動をモニタして主電源の電圧低下状態および復帰状態を
検知する。なお、主電源６はＡＣ商用電源等からシステ
ム電源を供給する。
圧値と基準電圧値と比較し、その比較結果を出力する。
５は電源電圧監視回路で、システムの主電源６の電圧変
動をモニタして主電源の電圧低下状態および復帰状態を
検知する。なお、主電源６はＡＣ商用電源等からシステ
ム電源を供給する。
【００１８】８は電圧変換回路で、バックアップ電源７
からの電圧をＳＤＲＡＭ１１，１２の電源電圧に変換す
る。９はアドレスデコーダで、アドレスバスのアドレス
を解読する。１０はセレクタで、セレクト入力に基づき
ＳＤＲＡＭ１１，１２へのＣＫＥ信号をＣＰＵ側とバッ
クアップ側とで切り替える。
からの電圧をＳＤＲＡＭ１１，１２の電源電圧に変換す
る。９はアドレスデコーダで、アドレスバスのアドレス
を解読する。１０はセレクタで、セレクト入力に基づき
ＳＤＲＡＭ１１，１２へのＣＫＥ信号をＣＰＵ側とバッ
クアップ側とで切り替える。
【００１９】１１，１２はシンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ）で、供給されるシステムクロックＳＣＫに同期
してデータの書き込みまたは読み出しが実行される。１
３はＡＮＤ論理ゲートで、バスコントローラ１からの／
ＲＥＳＥＴ信号とＣＫＥＭ信号との論理積をとった結果
をセレクタ１０に出力する。１４，１５，１６，１７は
ＯＲ論理ゲートで、該ゲート出力でＳＤＲＡＭ１１，１
２の入出力データを制御する。１８は分周器で、システ
ムクロックＳＣＫを１／Ｎに分周した分周システムクロ
ックＳＣＫ／ＮをＳＤＲＡＭ１１，１２のクロック入力
に供給する。
ＲＡＭ）で、供給されるシステムクロックＳＣＫに同期
してデータの書き込みまたは読み出しが実行される。１
３はＡＮＤ論理ゲートで、バスコントローラ１からの／
ＲＥＳＥＴ信号とＣＫＥＭ信号との論理積をとった結果
をセレクタ１０に出力する。１４，１５，１６，１７は
ＯＲ論理ゲートで、該ゲート出力でＳＤＲＡＭ１１，１
２の入出力データを制御する。１８は分周器で、システ
ムクロックＳＣＫを１／Ｎに分周した分周システムクロ
ックＳＣＫ／ＮをＳＤＲＡＭ１１，１２のクロック入力
に供給する。
【００２０】図２は、図１に示したＳＤＲＡＭ１１，１
２に対するセルフリフレッシュ移行コマンド（ＳＥＬ
Ｆ）とセルフリフレッシュ解除コマンド（ＳＥＬＦＸ）
とのタイミングを説明するタイミングチャートである。
２に対するセルフリフレッシュ移行コマンド（ＳＥＬ
Ｆ）とセルフリフレッシュ解除コマンド（ＳＥＬＦＸ）
とのタイミングを説明するタイミングチャートである。
【００２１】図において、ｔＰＤＥは、セルフリフレッ
シュ終了時のＣＫＥ信号ホールド時間、ｔＲＣは、リフ
レッシュアクティブコマンド遅延時間を示す。
シュ終了時のＣＫＥ信号ホールド時間、ｔＲＣは、リフ
レッシュアクティブコマンド遅延時間を示す。
【００２２】図３は、図１に示したＳＤＲＡＭ１１，１
２の詳細構成を示す回路図であり、一例として、×１６
ビット構成のＳＤＲＡＭを示してある。
２の詳細構成を示す回路図であり、一例として、×１６
ビット構成のＳＤＲＡＭを示してある。
【００２３】図において、ＳＤＲＡＭ１１，１２は、Ｃ
ＫＥ端子と制御信号の組み合わせコマンドであるＣＳ，
ＲＡＳ，ＣＡＳ，ＷＥ，アドレス端子，システムクロッ
クに同期するＣＬＫ端子で制御される。
ＫＥ端子と制御信号の組み合わせコマンドであるＣＳ，
ＲＡＳ，ＣＡＳ，ＷＥ，アドレス端子，システムクロッ
クに同期するＣＬＫ端子で制御される。
【００２４】入出力データの制御は、入力マスク／出力
ディスエーブルを下位ビット（Ｄ０〜７）、上位ビット
（Ｄ８〜１５）に対してＤＱＭＬ，ＤＱＭＵ信号により
制御される。ＶＢは、バックアップ電源７または該バッ
クアップ電源７の電圧変換回路８の出力電源、及び主電
源通電時は主電源６が供給される。
ディスエーブルを下位ビット（Ｄ０〜７）、上位ビット
（Ｄ８〜１５）に対してＤＱＭＬ，ＤＱＭＵ信号により
制御される。ＶＢは、バックアップ電源７または該バッ
クアップ電源７の電圧変換回路８の出力電源、及び主電
源通電時は主電源６が供給される。
【００２５】図４は、図１に示したメモリバックアップ
制御装置の動作を説明するタイミングチャートであり、
電源遮断または停電時におけるバックアップ動作への移
行を示すタイミングチャートに対応する。
制御装置の動作を説明するタイミングチャートであり、
電源遮断または停電時におけるバックアップ動作への移
行を示すタイミングチャートに対応する。
【００２６】図１に示した主電源６がＯＦＦしてＳＤＲ
ＡＭ１１，１２への電源ＶＣＣが低下すると、電源電圧
監視回路５から電源電圧低下検出信号（／ＰＲＳＴ：／
は負論理を示す）を「Ｌｏｗ」出力し、タイミング・ロ
ジック回路２では、該／ＰＲＳＴ信号の「Ｌｏｗ」を受
けて、セルフリフレッシュ開始要求信号（ＳＦＲＲＱ：
Ｈｉｇｈ）を出力する。
ＡＭ１１，１２への電源ＶＣＣが低下すると、電源電圧
監視回路５から電源電圧低下検出信号（／ＰＲＳＴ：／
は負論理を示す）を「Ｌｏｗ」出力し、タイミング・ロ
ジック回路２では、該／ＰＲＳＴ信号の「Ｌｏｗ」を受
けて、セルフリフレッシュ開始要求信号（ＳＦＲＲＱ：
Ｈｉｇｈ）を出力する。
【００２７】バスコントローラ１は、該ＳＲＦＲＱ信号
「Ｈｉｇｈ」に従い、ＣＫＥ信号をクロックの立ち上が
りに同期して「Ｌｏｗ」にする。セレクタ１０は主電源
通電時、バスコントローラ１側に接続されるので、ＳＤ
ＲＡＭ１１，１２側のＣＫＥ端子も「Ｌｏｗ」に切り替
わる。同時に、図２に示すようにコマンド（セルフリフ
レッシュ移行コマンドＳＥＬＦ）を出力する。
「Ｈｉｇｈ」に従い、ＣＫＥ信号をクロックの立ち上が
りに同期して「Ｌｏｗ」にする。セレクタ１０は主電源
通電時、バスコントローラ１側に接続されるので、ＳＤ
ＲＡＭ１１，１２側のＣＫＥ端子も「Ｌｏｗ」に切り替
わる。同時に、図２に示すようにコマンド（セルフリフ
レッシュ移行コマンドＳＥＬＦ）を出力する。
【００２８】そして、ＳＤＲＡＭ１１，１２のセルフリ
フレッシュ起動完了後、ＣＫＥＭ信号を「Ｌｏｗ」に
し、該ＣＫＥＭ信号と／ＲＥＳＥＴ信号とのＡＮＤ論理
ゲート１３のアンド出力であるＣＫＥＳＥＬ信号を「Ｌ
ｏｗ」にし、セレクタ１０をバックアップ電源側（ＢＡ
ＬＲＭ）に切り替える。
フレッシュ起動完了後、ＣＫＥＭ信号を「Ｌｏｗ」に
し、該ＣＫＥＭ信号と／ＲＥＳＥＴ信号とのＡＮＤ論理
ゲート１３のアンド出力であるＣＫＥＳＥＬ信号を「Ｌ
ｏｗ」にし、セレクタ１０をバックアップ電源側（ＢＡ
ＬＲＭ）に切り替える。
【００２９】その後、／ＲＥＳＥＴ信号を「Ｌｏｗ」に
し、バックアップ動作に移行する。／ＰＲＳＴ信号「Ｌ
ｏｗ」から／ＲＥＳＥＴ信号「Ｌｏｗ」までの時間ｔ１
は、タイミング・ロジック回路２で、ＣＫＥＭ信号「Ｌ
ｏｗ」出力以降に設定する。
し、バックアップ動作に移行する。／ＰＲＳＴ信号「Ｌ
ｏｗ」から／ＲＥＳＥＴ信号「Ｌｏｗ」までの時間ｔ１
は、タイミング・ロジック回路２で、ＣＫＥＭ信号「Ｌ
ｏｗ」出力以降に設定する。
【００３０】図５は、図１に示したメモリバックアップ
制御装置の動作を説明するタイミングチャートであり、
バックアップ動作が保持されている場合の電源通電後の
復帰を示すタイミングチャートに対応する。
制御装置の動作を説明するタイミングチャートであり、
バックアップ動作が保持されている場合の電源通電後の
復帰を示すタイミングチャートに対応する。
【００３１】図において、主電源６通電後、電源電圧監
視回路５が電源電圧の復帰を検知すると、／ＰＲＳＴ信
号を「Ｈｉｇｈ」に解除し、該／ＰＲＳＴ信号を受けて
リセット出力回路３は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」
に解除する。ＳＤＲＡＭ１１，１２の初期設定後、シス
テム側のみセルフリフレッシュ動作状態にするため、セ
レクタ１０がＳＤＲＡＭ１１，１２へのＣＫＥ信号をバ
ックアップ側（ＢＡＬＲＭ）に接続した状態で、セルフ
リフレッシュ開始要求（ＳＲＦＲＱ：Ｈｉｇｈ）を出力
し、バスコントローラ１は該ＳＲＦＲＱ信号を受けて、
ＣＫＥ信号を「Ｌｏｗ」出力する。
視回路５が電源電圧の復帰を検知すると、／ＰＲＳＴ信
号を「Ｈｉｇｈ」に解除し、該／ＰＲＳＴ信号を受けて
リセット出力回路３は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」
に解除する。ＳＤＲＡＭ１１，１２の初期設定後、シス
テム側のみセルフリフレッシュ動作状態にするため、セ
レクタ１０がＳＤＲＡＭ１１，１２へのＣＫＥ信号をバ
ックアップ側（ＢＡＬＲＭ）に接続した状態で、セルフ
リフレッシュ開始要求（ＳＲＦＲＱ：Ｈｉｇｈ）を出力
し、バスコントローラ１は該ＳＲＦＲＱ信号を受けて、
ＣＫＥ信号を「Ｌｏｗ」出力する。
【００３２】その後、ＳＤＲＡＭ１１，１２のセルフリ
フレッシュを解除するため、ＣＫＥＭ信号を「Ｈｉｇ
ｈ」にし、セレクタ１０をバスコントローラ１側に切り
替える。再度、ＳＲＦＲＱ信号を「Ｌｏｗ」にし、セル
フリフレッシュ解除要求を出力する。ＳＲＦＲＱ信号
「Ｈｉｇｈ」から「Ｌｏｗ」までの時間ｔ２は、タイミ
ング・ロジック回路２で、ＣＫＥＭ信号「Ｈｉｇｈ」出
力以降に設定する。該セルフリフレッシュ解除要求を受
けて、バスコントローラ１はＣＫＥ信号を「Ｈｉｇ
ｈ」、及び図２に示すようにセルフリフレッシュ解除コ
マンドＳＥＬＦＸを出力し、バックアップ動作から復帰
する。
フレッシュを解除するため、ＣＫＥＭ信号を「Ｈｉｇ
ｈ」にし、セレクタ１０をバスコントローラ１側に切り
替える。再度、ＳＲＦＲＱ信号を「Ｌｏｗ」にし、セル
フリフレッシュ解除要求を出力する。ＳＲＦＲＱ信号
「Ｈｉｇｈ」から「Ｌｏｗ」までの時間ｔ２は、タイミ
ング・ロジック回路２で、ＣＫＥＭ信号「Ｈｉｇｈ」出
力以降に設定する。該セルフリフレッシュ解除要求を受
けて、バスコントローラ１はＣＫＥ信号を「Ｈｉｇ
ｈ」、及び図２に示すようにセルフリフレッシュ解除コ
マンドＳＥＬＦＸを出力し、バックアップ動作から復帰
する。
【００３３】図６は、図１に示したメモリバックアップ
制御装置の動作を説明するタイミングチャートであり、
バックアップ動作が保持されていない場合の電源通電後
の復帰を示すタイミングチャートに対応する。
制御装置の動作を説明するタイミングチャートであり、
バックアップ動作が保持されていない場合の電源通電後
の復帰を示すタイミングチャートに対応する。
【００３４】図において、主電源６通電後、電源電圧監
視回路５が電源電圧の復帰を検知すると、／ＰＲＳＴ信
号を「Ｈｉｇｈ」に解除し、該／ＰＲＳＴ信号を受けて
リセット出力回路３は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」
に解除する。ＳＤＲＡＭ１１，１２の初期設定後、ＣＫ
ＥＭ信号を「Ｈｉｇｈ」にし、セレクタ１０をバスコン
トローラ１側に切り替え、初期設定動作を完了する。
視回路５が電源電圧の復帰を検知すると、／ＰＲＳＴ信
号を「Ｈｉｇｈ」に解除し、該／ＰＲＳＴ信号を受けて
リセット出力回路３は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」
に解除する。ＳＤＲＡＭ１１，１２の初期設定後、ＣＫ
ＥＭ信号を「Ｈｉｇｈ」にし、セレクタ１０をバスコン
トローラ１側に切り替え、初期設定動作を完了する。
【００３５】図７は、図１に示したメモリバックアップ
制御装置の動作を説明するタイミングチャートであり、
低消費電力モード移行時、及び電源遮断または停電時に
おけるバックアップ動作への移行を示すタイミングチャ
ートに対応する。
制御装置の動作を説明するタイミングチャートであり、
低消費電力モード移行時、及び電源遮断または停電時に
おけるバックアップ動作への移行を示すタイミングチャ
ートに対応する。
【００３６】図において、低消費電力モードヘの移行要
因（ＥＳＳ要因）をタイミング・ロジック回路２で受け
とると、該タイミング・ロジック回路２からセルフリフ
レッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力
する。バスコントローラ１は、該ＳＲＦＲＱ信号「Ｈｉ
ｇｈ」に従い、ＣＫＥ信号をクロックの立ち上がりに同
期して「Ｌｏｗ」にする。
因（ＥＳＳ要因）をタイミング・ロジック回路２で受け
とると、該タイミング・ロジック回路２からセルフリフ
レッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力
する。バスコントローラ１は、該ＳＲＦＲＱ信号「Ｈｉ
ｇｈ」に従い、ＣＫＥ信号をクロックの立ち上がりに同
期して「Ｌｏｗ」にする。
【００３７】セレクタ１０は主電源通電中の通常モード
時は、バスコントローラ１側に接続されるので、ＳＤＲ
ＡＭ１１，１２側のＣＫＥ端子も「Ｌｏｗ」に切り替わ
る。同時に、図２に示すようにコマンド（ＳＥＬＦ）を
出力し、ＳＤＲＡＭ１１，１２のセルフリフレッシュを
起動する。
時は、バスコントローラ１側に接続されるので、ＳＤＲ
ＡＭ１１，１２側のＣＫＥ端子も「Ｌｏｗ」に切り替わ
る。同時に、図２に示すようにコマンド（ＳＥＬＦ）を
出力し、ＳＤＲＡＭ１１，１２のセルフリフレッシュを
起動する。
【００３８】主電源６がＯＦＦし、ＳＤＲＡＭ１１，１
２への電源ＶＣＣが低下すると、電源電圧監視回路５か
ら電源電圧低下検出信号（／ＰＲＳＴ信号）を「Ｌｏ
ｗ」出力し、タイミング・ロジック回路２では、低消費
電力モード状態であるかをＷＤＩＮＨ信号から判断し、
低消費電力モードであると判断した場合、該／ＰＲＳＴ
信号「Ｌｏｗ」を受けて、ＣＫＥＭ信号を「Ｌｏｗ」に
し、該ＣＫＥＭ信号と／ＲＥＳＥＴ信号とのＡＮＤ論理
ゲート１３のアンド出力であるＣＫＥＳＥＬ信号を「Ｌ
ｏｗ」にし、セレクタ１０をバックアップ電源側（ＢＡ
ＬＲＭ）に切り替える。
２への電源ＶＣＣが低下すると、電源電圧監視回路５か
ら電源電圧低下検出信号（／ＰＲＳＴ信号）を「Ｌｏ
ｗ」出力し、タイミング・ロジック回路２では、低消費
電力モード状態であるかをＷＤＩＮＨ信号から判断し、
低消費電力モードであると判断した場合、該／ＰＲＳＴ
信号「Ｌｏｗ」を受けて、ＣＫＥＭ信号を「Ｌｏｗ」に
し、該ＣＫＥＭ信号と／ＲＥＳＥＴ信号とのＡＮＤ論理
ゲート１３のアンド出力であるＣＫＥＳＥＬ信号を「Ｌ
ｏｗ」にし、セレクタ１０をバックアップ電源側（ＢＡ
ＬＲＭ）に切り替える。
【００３９】その後、／ＲＥＳＥＴ信号を「Ｌｏｗ」に
し、バックアップ動作に移行する。／ＰＲＳＴ信号「Ｌ
ｏｗ」から／ＲＥＳＥＴ信号「Ｌｏｗ」までの時間ｔ３
は、タイミング・ロジック回路２で、ＣＫＥＭ信号「Ｌ
ｏｗ」出力以降に設定する。
し、バックアップ動作に移行する。／ＰＲＳＴ信号「Ｌ
ｏｗ」から／ＲＥＳＥＴ信号「Ｌｏｗ」までの時間ｔ３
は、タイミング・ロジック回路２で、ＣＫＥＭ信号「Ｌ
ｏｗ」出力以降に設定する。
【００４０】以下、図８に示すフローチャートを参照し
て、主電源６停止後のメモリバックアップ制御手順につ
いて説明する。
て、主電源６停止後のメモリバックアップ制御手順につ
いて説明する。
【００４１】図８は、本発明に係るメモリバックアップ
制御装置における第１のデータ処理手順の一例を示すフ
ローチャートである。なお、（１）〜（１０）は各ステ
ップを示す。
制御装置における第１のデータ処理手順の一例を示すフ
ローチャートである。なお、（１）〜（１０）は各ステ
ップを示す。
【００４２】まず、停電または電源遮断により主電源６
がＯＦＦすると（１）、ＳＤＲＡＭ１１，１２への電源
ＶＣＣの低下を電源電圧監視回路５が検知する（２）。
該電源電圧監視回路５は、電源電圧低下検出信号（／Ｐ
ＲＳＴ信号）を「Ｌｏｗ」出力する（３）。
がＯＦＦすると（１）、ＳＤＲＡＭ１１，１２への電源
ＶＣＣの低下を電源電圧監視回路５が検知する（２）。
該電源電圧監視回路５は、電源電圧低下検出信号（／Ｐ
ＲＳＴ信号）を「Ｌｏｗ」出力する（３）。
【００４３】次に、タイミング・ロジック回路２では、
該／ＰＲＳＴ信号「Ｌｏｗ」を受けて、低消費電力モー
ドであるかを該タイミング・ロジック回路２に入力され
るＷＤＩＮＨ信号により判断し（４）、ＮＯならば、セ
ルフリフレッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇ
ｈ）を出力する（５）。
該／ＰＲＳＴ信号「Ｌｏｗ」を受けて、低消費電力モー
ドであるかを該タイミング・ロジック回路２に入力され
るＷＤＩＮＨ信号により判断し（４）、ＮＯならば、セ
ルフリフレッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇ
ｈ）を出力する（５）。
【００４４】そして、バスコントローラ１は、該ＳＲＦ
ＲＱ信号「Ｈｉｇｈ」に従い、ＣＫＥ信号をクロックの
立ち上がりに同期して「Ｌｏｗ」にする（６）。この
際、セレクタ１０は主電源通電時、バスコントローラ１
側に接続されるので、ＳＤＲＡＭｌｌ，１２側のＣＫＥ
端子も「Ｌｏｗ」に切り替わる。同時に、図２に示すよ
うにセルフリフレッシュコマンドＳＥＬＦを出力し、Ｓ
ＤＲＡＭ１１，１２のセルフリフレッシュを起動する
（７）。
ＲＱ信号「Ｈｉｇｈ」に従い、ＣＫＥ信号をクロックの
立ち上がりに同期して「Ｌｏｗ」にする（６）。この
際、セレクタ１０は主電源通電時、バスコントローラ１
側に接続されるので、ＳＤＲＡＭｌｌ，１２側のＣＫＥ
端子も「Ｌｏｗ」に切り替わる。同時に、図２に示すよ
うにセルフリフレッシュコマンドＳＥＬＦを出力し、Ｓ
ＤＲＡＭ１１，１２のセルフリフレッシュを起動する
（７）。
【００４５】そして、セルフリフレッシュ起動完了後、
ＣＫＥＭ信号を「Ｌｏｗ」にし（８）、該ＣＫＥＭ信号
と／ＲＥＳＥＴ信号とのアンド処理を行うＡＮＤ論理ゲ
ート１３の出力であるＣＫＥＳＥＬ信号を「Ｌｏｗ」に
し、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）
に切り替える（９）。その後、／ＲＥＳＥＴ信号を「Ｌ
ｏｗ」にし、バックアップ動作に移行する（１０）。
ＣＫＥＭ信号を「Ｌｏｗ」にし（８）、該ＣＫＥＭ信号
と／ＲＥＳＥＴ信号とのアンド処理を行うＡＮＤ論理ゲ
ート１３の出力であるＣＫＥＳＥＬ信号を「Ｌｏｗ」に
し、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）
に切り替える（９）。その後、／ＲＥＳＥＴ信号を「Ｌ
ｏｗ」にし、バックアップ動作に移行する（１０）。
【００４６】一方、ステップ（４）で、低消費電力モー
ドであるならば、ステップ（１０）ヘ進み、セレクタ１
０の切り替え動作を実行する。
ドであるならば、ステップ（１０）ヘ進み、セレクタ１
０の切り替え動作を実行する。
【００４７】以下、図９に示すフローチャートを参照し
て、主電源６通電後のメモリバックアップ制御手順につ
いて説明する。
て、主電源６通電後のメモリバックアップ制御手順につ
いて説明する。
【００４８】図９は、本発明に係るメモリバックアップ
制御装置における第２のデータ処理手順の一例を示すフ
ローチャートである。なお、（１）〜（１７）は各ステ
ップを示す。
制御装置における第２のデータ処理手順の一例を示すフ
ローチャートである。なお、（１）〜（１７）は各ステ
ップを示す。
【００４９】まず、主電源６が通電された後（１）、電
源電圧監視回路５が電源電圧の復帰を検知すると
（２）、／ＰＲＳＴ信号を「Ｈｉｇｈ」に解除し
（３）、該／ＰＲＳＴ信号を受けてリセット出力回路３
は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」に解除する（４）。
源電圧監視回路５が電源電圧の復帰を検知すると
（２）、／ＰＲＳＴ信号を「Ｈｉｇｈ」に解除し
（３）、該／ＰＲＳＴ信号を受けてリセット出力回路３
は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」に解除する（４）。
【００５０】そして、バスコントローラ１を初期化し
（５）、ＳＤＲＡＭ１１，１２の初期設定後（６）、バ
ックアップ動作が保持されているかを、バックアップ電
源７の比較回路４の出力であるＢＡＬＲＭ信号により判
断し（７）、ＹＥＳならば、システム側のみセルフリフ
レッシュ動作状態にするため、セレクタ１０がＳＤＲＡ
Ｍ１１，１２へのＣＫＥ信号をバックアップ側（ＢＡＬ
ＲＭ）に接続した状態で、セルフリフレッシュ開始要求
（ＳＲＦＲＱ信号：Ｈｉｇｈ）を出力し（８）、バスコ
ントローラ１は該ＳＲＦＲＱ信号を受けて、ＳＤＲＡＭ
１１，１２に対する分周クロックを生成し（９）、ＣＫ
Ｅ信号を「Ｌｏｗ」出力する（１０）。
（５）、ＳＤＲＡＭ１１，１２の初期設定後（６）、バ
ックアップ動作が保持されているかを、バックアップ電
源７の比較回路４の出力であるＢＡＬＲＭ信号により判
断し（７）、ＹＥＳならば、システム側のみセルフリフ
レッシュ動作状態にするため、セレクタ１０がＳＤＲＡ
Ｍ１１，１２へのＣＫＥ信号をバックアップ側（ＢＡＬ
ＲＭ）に接続した状態で、セルフリフレッシュ開始要求
（ＳＲＦＲＱ信号：Ｈｉｇｈ）を出力し（８）、バスコ
ントローラ１は該ＳＲＦＲＱ信号を受けて、ＳＤＲＡＭ
１１，１２に対する分周クロックを生成し（９）、ＣＫ
Ｅ信号を「Ｌｏｗ」出力する（１０）。
【００５１】その後、ＳＤＲＡＭ１１，１２のセルフリ
フレッシュを解除するため、ＣＫＥＭ信号を「Ｈｉｇ
ｈ」にし（１１）、セレクタ１０をバスコントローラ１
側に切り替える（１２）。
フレッシュを解除するため、ＣＫＥＭ信号を「Ｈｉｇ
ｈ」にし（１１）、セレクタ１０をバスコントローラ１
側に切り替える（１２）。
【００５２】そして、再度、ＳＲＦＲＱ信号を「Ｌｏ
ｗ」にし、セルフリフレッシュ解除要求を出力し（１
３）、該セルフリフレッシュ解除要求を受けて、バスコ
ントローラ１はＣＫＥ信号を「Ｈｉｇｈ」にし（１
４）、次に図２に示すようにセルフリフレッシュ解除コ
マンドを出力し（１５）、分周クロックを生成してバッ
クアップ動作から復帰し（１６）、初期設定動作を完了
する（１７）。
ｗ」にし、セルフリフレッシュ解除要求を出力し（１
３）、該セルフリフレッシュ解除要求を受けて、バスコ
ントローラ１はＣＫＥ信号を「Ｈｉｇｈ」にし（１
４）、次に図２に示すようにセルフリフレッシュ解除コ
マンドを出力し（１５）、分周クロックを生成してバッ
クアップ動作から復帰し（１６）、初期設定動作を完了
する（１７）。
【００５３】一方、ステップ（７）で、ＮＯ（バックア
ップ動作が保持されていない）ならば、ＣＫＥＭ信号を
「Ｈｉｇｈ」にし（１８）、セレクタ１０をバックアッ
プ側からバスコントローラ１側に切り替え（１９）、ス
テップ（１７）へ進み、初期設定動作を完了する。
ップ動作が保持されていない）ならば、ＣＫＥＭ信号を
「Ｈｉｇｈ」にし（１８）、セレクタ１０をバックアッ
プ側からバスコントローラ１側に切り替え（１９）、ス
テップ（１７）へ進み、初期設定動作を完了する。
【００５４】なお、図１に示す１９で囲まれるタイミン
グ・ロジック回路２、リセット出力回路３、比較回路４
の全て、または一部を、１チップのゲートアレイで構成
する場合も同様に考えられる。
グ・ロジック回路２、リセット出力回路３、比較回路４
の全て、または一部を、１チップのゲートアレイで構成
する場合も同様に考えられる。
【００５５】以下、図１０に示すメモリマップを参照し
て本発明に係るメモリバックアップ制御装置を適用可能
なデータ処理装置で読み出し可能なデータ処理プログラ
ムの構成について説明する。
て本発明に係るメモリバックアップ制御装置を適用可能
なデータ処理装置で読み出し可能なデータ処理プログラ
ムの構成について説明する。
【００５６】図１０は、本発明に係るメモリバックアッ
プ制御装置を適用可能なデータ処理装置で読み出し可能
な各種データ処理プログラムを格納する記憶媒体のメモ
リマップを説明する図である。
プ制御装置を適用可能なデータ処理装置で読み出し可能
な各種データ処理プログラムを格納する記憶媒体のメモ
リマップを説明する図である。
【００５７】なお、特に図示しないが、記憶媒体に記憶
されるプログラム群を管理する情報、例えばバージョン
情報，作成者等も記憶され、かつ、プログラム読み出し
側のＯＳ等に依存する情報、例えばプログラムを識別表
示するアイコン等も記憶される場合もある。
されるプログラム群を管理する情報、例えばバージョン
情報，作成者等も記憶され、かつ、プログラム読み出し
側のＯＳ等に依存する情報、例えばプログラムを識別表
示するアイコン等も記憶される場合もある。
【００５８】さらに、各種プログラムに従属するデータ
も上記ディレクトリに管理されている。また、各種プロ
グラムをコンピュータにインストールするためのプログ
ラムや、インストールするプログラムが圧縮されている
場合に、解凍するプログラム等も記憶される場合もあ
る。
も上記ディレクトリに管理されている。また、各種プロ
グラムをコンピュータにインストールするためのプログ
ラムや、インストールするプログラムが圧縮されている
場合に、解凍するプログラム等も記憶される場合もあ
る。
【００５９】本実施形態における図８，図９に示す機能
が外部からインストールされるプログラムによって、ホ
ストコンピュータにより遂行されていてもよい。そし
て、その場合、ＣＤ−ＲＯＭやフラッシュメモリやＦＤ
等の記憶媒体により、あるいはネットワークを介して外
部の記憶媒体から、プログラムを含む情報群を出力装置
に供給される場合でも本発明は適用されるものである。
が外部からインストールされるプログラムによって、ホ
ストコンピュータにより遂行されていてもよい。そし
て、その場合、ＣＤ−ＲＯＭやフラッシュメモリやＦＤ
等の記憶媒体により、あるいはネットワークを介して外
部の記憶媒体から、プログラムを含む情報群を出力装置
に供給される場合でも本発明は適用されるものである。
【００６０】以上のように、前述した実施形態の機能を
実現するソフトウエアのプログラムコードを記録した記
憶媒体を、システムあるいは装置に供給し、そのシステ
ムあるいは装置のコンピュータ（またはＣＰＵやＭＰ
Ｕ）が記憶媒体に格納されたプログラムコードを読出し
実行することによっても、本発明の目的が達成されるこ
とは言うまでもない。
実現するソフトウエアのプログラムコードを記録した記
憶媒体を、システムあるいは装置に供給し、そのシステ
ムあるいは装置のコンピュータ（またはＣＰＵやＭＰ
Ｕ）が記憶媒体に格納されたプログラムコードを読出し
実行することによっても、本発明の目的が達成されるこ
とは言うまでもない。
【００６１】この場合、記憶媒体から読み出されたプロ
グラムコード自体が本発明の新規な機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。
グラムコード自体が本発明の新規な機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。
【００６２】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピーディスク，ハードディ
スク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，Ｃ
Ｄ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯ
Ｍ，ＥＥＰＲＯＭ等を用いることができる。
体としては、例えば、フロッピーディスク，ハードディ
スク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，Ｃ
Ｄ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯ
Ｍ，ＥＥＰＲＯＭ等を用いることができる。
【００６３】また、コンピュータが読み出したプログラ
ムコードを実行することにより、前述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼働しているＯＳ（オペ
レーティングシステム）等が実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。
ムコードを実行することにより、前述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼働しているＯＳ（オペ
レーティングシステム）等が実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。
【００６４】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵ等が実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれることは言うまでもない。
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵ等が実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれることは言うまでもない。
【００６５】
【発明の効果】以上説明したように、本発明に係る第１
の発明によれば、コントローラがシンクロナスＤＲＡＭ
に対するリフレッシュを主電源またはバックアップ電源
の供給を受けて制御するメモリバックアップ制御装置で
あって、前記主電源の電源電圧の低下を検出して電源電
圧低下検知信号を出力する電源電圧低下検知信号出力手
段と、前記電源電圧低下検知信号出力手段から出力され
る電源電圧低下検知信号に基づいてコントローラに対し
てセルフリフレッシュ開始要求信号を出力するセルフリ
フレッシュ開始要求信号出力手段と、前記セルフリフレ
ッシュ開始要求信号出力手段から出力される前記セルフ
リフレッシュ開始要求信号に基づいて前記コントローラ
のシステムクロックに同期するクロックイネーブル信号
を出力するクロックイネーブル信号出力手段と、前記メ
モリヘの制御線の組み合わせによるコマンド信号を前記
メモリに出力するコマンド信号出力手段と、前記セルフ
リフレッシュ開始要求信号に基づき、前記コントローラ
のシステムクロックの分周クロックを生成する分周クロ
ック生成手段と、前記分周クロック生成手段により生成
された分周クロックに同期した前記クロックイネーブル
信号と前記コマンド信号に基づき、前記シンクロナスＤ
ＲＡＭのセルフリフレッシュを起動するセルフリフレッ
シュ制御手段とを有するので、従来のようにＲＡＳ、Ｃ
ＡＳ信号のＣＢＲタイミングをハードウエアまたはゲー
トアレイで生成する必要が無く、前記セルフリフレッシ
ュ開始要求信号で、クロック同期のコマンド信号を入力
でき、メモリバックアップ動作への移行制御と該バック
アップ動作からの復帰制御の簡素化できるとともに、そ
の制御処理速度を格段に高速化することができる。
の発明によれば、コントローラがシンクロナスＤＲＡＭ
に対するリフレッシュを主電源またはバックアップ電源
の供給を受けて制御するメモリバックアップ制御装置で
あって、前記主電源の電源電圧の低下を検出して電源電
圧低下検知信号を出力する電源電圧低下検知信号出力手
段と、前記電源電圧低下検知信号出力手段から出力され
る電源電圧低下検知信号に基づいてコントローラに対し
てセルフリフレッシュ開始要求信号を出力するセルフリ
フレッシュ開始要求信号出力手段と、前記セルフリフレ
ッシュ開始要求信号出力手段から出力される前記セルフ
リフレッシュ開始要求信号に基づいて前記コントローラ
のシステムクロックに同期するクロックイネーブル信号
を出力するクロックイネーブル信号出力手段と、前記メ
モリヘの制御線の組み合わせによるコマンド信号を前記
メモリに出力するコマンド信号出力手段と、前記セルフ
リフレッシュ開始要求信号に基づき、前記コントローラ
のシステムクロックの分周クロックを生成する分周クロ
ック生成手段と、前記分周クロック生成手段により生成
された分周クロックに同期した前記クロックイネーブル
信号と前記コマンド信号に基づき、前記シンクロナスＤ
ＲＡＭのセルフリフレッシュを起動するセルフリフレッ
シュ制御手段とを有するので、従来のようにＲＡＳ、Ｃ
ＡＳ信号のＣＢＲタイミングをハードウエアまたはゲー
トアレイで生成する必要が無く、前記セルフリフレッシ
ュ開始要求信号で、クロック同期のコマンド信号を入力
でき、メモリバックアップ動作への移行制御と該バック
アップ動作からの復帰制御の簡素化できるとともに、そ
の制御処理速度を格段に高速化することができる。
【００６６】第２の発明によれば、前記電源電圧低下検
知信号出力手段から出力される前記電源電圧低下検知信
号に基づいてリセット信号を出力するリセット信号出力
手段と、前記クロックイネーブル信号による前記メモリ
の初期設定動作終了に基づいてクロックイネーブル信号
をマスクするクロックイネーブルマスク信号を出力する
クロックイネーブルマスク信号出力手段と、前記バック
アップ電源の電圧と基準電圧とを比較してバックアップ
電源電圧検出信号を出力する比較出力手段と、前記リセ
ット信号出力手段から出力されるリセット信号と前記ク
ロックイネーブルマスク信号との論理条件に基づいて前
記クロックイネーブル信号と前記バックアップ電源電圧
検出信号とを切り替える第１の切替手段とを有するの
で、速やかにバックアップ電源側に切り替え動作を行え
るので、切り替え時の信頼性を向上することができる。
知信号出力手段から出力される前記電源電圧低下検知信
号に基づいてリセット信号を出力するリセット信号出力
手段と、前記クロックイネーブル信号による前記メモリ
の初期設定動作終了に基づいてクロックイネーブル信号
をマスクするクロックイネーブルマスク信号を出力する
クロックイネーブルマスク信号出力手段と、前記バック
アップ電源の電圧と基準電圧とを比較してバックアップ
電源電圧検出信号を出力する比較出力手段と、前記リセ
ット信号出力手段から出力されるリセット信号と前記ク
ロックイネーブルマスク信号との論理条件に基づいて前
記クロックイネーブル信号と前記バックアップ電源電圧
検出信号とを切り替える第１の切替手段とを有するの
で、速やかにバックアップ電源側に切り替え動作を行え
るので、切り替え時の信頼性を向上することができる。
【００６７】第３の発明によれば、前記主電源の電圧復
帰状態を検出して前記電源電圧低下検知信号を解除する
信号解除手段と、前記信号解除手段による電源電圧低下
検知信号の解除に従い、前記リセット信号を解除するリ
セット信号解除手段と、前記コントローラおよび前記メ
モリの初期設定後、バックアップ動作中かどうかを判別
する判別手段と、前記判別手段によりバックアップ動作
中であると判別された場合には、前記セルフリフレッシ
ュ開始要求信号を条件出力する条件出力手段と、前記条
件出力手段から条件出力される前記セルフリフレッシュ
開始要求信号に従い、前記バックアップ電源電圧検出信
号を前記クロックイネーブル信号に切り替える第２の切
替手段と、前記セルフリフレッシュ開始要求信号出力か
ら一定時間後に、セルフリフレッシュ解除要求信号を出
力するタイミング遅延出力手段とを有するので、バック
アップ動作中かの判断に従い、切替手段のタイミングを
調整するだけで、システム側のセルフリフレッシュ開始
要求時、解除要求時に対する処理を各々統一することが
できるので、処理の多様化を避けられ、電源通電時の復
帰処理の信頼性を向上することができる。
帰状態を検出して前記電源電圧低下検知信号を解除する
信号解除手段と、前記信号解除手段による電源電圧低下
検知信号の解除に従い、前記リセット信号を解除するリ
セット信号解除手段と、前記コントローラおよび前記メ
モリの初期設定後、バックアップ動作中かどうかを判別
する判別手段と、前記判別手段によりバックアップ動作
中であると判別された場合には、前記セルフリフレッシ
ュ開始要求信号を条件出力する条件出力手段と、前記条
件出力手段から条件出力される前記セルフリフレッシュ
開始要求信号に従い、前記バックアップ電源電圧検出信
号を前記クロックイネーブル信号に切り替える第２の切
替手段と、前記セルフリフレッシュ開始要求信号出力か
ら一定時間後に、セルフリフレッシュ解除要求信号を出
力するタイミング遅延出力手段とを有するので、バック
アップ動作中かの判断に従い、切替手段のタイミングを
調整するだけで、システム側のセルフリフレッシュ開始
要求時、解除要求時に対する処理を各々統一することが
できるので、処理の多様化を避けられ、電源通電時の復
帰処理の信頼性を向上することができる。
【００６８】第４の発明によれば、コントローラがシン
クロナスＤＲＡＭに対するリフレッシュを主電源または
バックアップ電源の供給を受けて制御するメモリバック
アップ制御方法であって、前記主電源の電源電圧の低下
を検出して電源電圧低下検知信号を出力する電源電圧低
下検知信号出力工程と、前記電源電圧低下検知信号出力
工程により出力される電源電圧低下検知信号に基づいて
コントローラに対してセルフリフレッシュ開始要求信号
を出力するセルフリフレッシュ開始要求信号出力工程
と、前記セルフリフレッシュ開始要求信号出力工程によ
り出力される前記セルフリフレッシュ開始要求信号に基
づいて前記コントローラのシステムクロックに同期する
クロックイネーブル信号を出力するクロックイネーブル
信号出力工程と、前記メモリヘの制御線の組み合わせに
よるコマンド信号を前記メモリに出力するコマンド信号
出力工程と、前記セルフリフレッシュ開始要求信号に基
づき、前記コントローラのシステムクロックの分周クロ
ックを生成する分周クロック生成工程と、前記分周クロ
ック生成工程により生成された分周クロックに同期した
前記クロックイネーブル信号と前記コマンド信号に基づ
き、前記シンクロナスＤＲＡＭのセルフリフレッシュを
起動するセルフリフレッシュ起動工程とを有するので、
電源ＯＦＦからバックアップ動作起動までの処理手順
が、速やかに行えるので、バックアップ移行処理の信頼
性を向上することができる。
クロナスＤＲＡＭに対するリフレッシュを主電源または
バックアップ電源の供給を受けて制御するメモリバック
アップ制御方法であって、前記主電源の電源電圧の低下
を検出して電源電圧低下検知信号を出力する電源電圧低
下検知信号出力工程と、前記電源電圧低下検知信号出力
工程により出力される電源電圧低下検知信号に基づいて
コントローラに対してセルフリフレッシュ開始要求信号
を出力するセルフリフレッシュ開始要求信号出力工程
と、前記セルフリフレッシュ開始要求信号出力工程によ
り出力される前記セルフリフレッシュ開始要求信号に基
づいて前記コントローラのシステムクロックに同期する
クロックイネーブル信号を出力するクロックイネーブル
信号出力工程と、前記メモリヘの制御線の組み合わせに
よるコマンド信号を前記メモリに出力するコマンド信号
出力工程と、前記セルフリフレッシュ開始要求信号に基
づき、前記コントローラのシステムクロックの分周クロ
ックを生成する分周クロック生成工程と、前記分周クロ
ック生成工程により生成された分周クロックに同期した
前記クロックイネーブル信号と前記コマンド信号に基づ
き、前記シンクロナスＤＲＡＭのセルフリフレッシュを
起動するセルフリフレッシュ起動工程とを有するので、
電源ＯＦＦからバックアップ動作起動までの処理手順
が、速やかに行えるので、バックアップ移行処理の信頼
性を向上することができる。
【００６９】第５の発明によれば、コントローラがシン
クロナスＤＲＡＭに対するリフレッシュを主電源または
バックアップ電源の供給を受けて制御するメモリバック
アップ制御方法であって、前記主電源の電圧復帰を検出
して電源電圧低下検知信号を解除する解除工程と、前記
解除工程により電源電圧低下検知信号が解除された後、
リセット信号を解除するリセット信号解除工程と、前記
コントローラおよび前記シンクロナスＤＲＡＭの初期設
定後、バックアップ動作中かどうかを判定する判定工程
と、前記判定工程によりバックアップ動作中であると判
定された場合、前記セルフリフレッシュ開始要求信号を
出力し、該セルフリフレッシュ開始要求信号に従い、ク
ロックイネーブルマスク信号を出力して、前記リセット
信号と前記クロックイネーブルマスク信号との論理条件
に従い、バックアップ電源電圧検出信号を前記クロック
イネーブル信号に切り替える第１切替工程と、前記セル
フリフレッシュ開始要求信号出力から一定時間後に、セ
ルフリフレッシュ解除要求信号を出力し、前記クロック
イネーブル信号により、前記シンクロナスＤＲＡＭのセ
ルフリフレッシュを解除するセルフリフレッシュ解除工
程と、前記判定工程によりバックアップ動作中でないと
判定された場合、前記セルフリフレッシュ開始要求を行
わずにクロックイネーブルマスク信号を出力し、前記リ
セット信号と前記クロックイネーブルマスク信号との論
理条件に従い、バックアップ電源電圧検出信号を前記ク
ロックイネーブル信号に切り替える第２の切替工程と、
前記シンクロナスＤＲＡＭへの分周クロックを生成する
分周クロック生成工程とを有するので、切替処理のタイ
ミングをセルフリフレッシュ開始要求前に行い、システ
ム側のセルフリフレッシュ開始要求時、解除要求時に対
する処理を各々統一することができ、処理の多様化を避
けられ、電源ＯＮからバックアップ動作復帰までの処理
手順が、速やかに行え、バックアップ復帰処理の信頼性
を向上することができる。
クロナスＤＲＡＭに対するリフレッシュを主電源または
バックアップ電源の供給を受けて制御するメモリバック
アップ制御方法であって、前記主電源の電圧復帰を検出
して電源電圧低下検知信号を解除する解除工程と、前記
解除工程により電源電圧低下検知信号が解除された後、
リセット信号を解除するリセット信号解除工程と、前記
コントローラおよび前記シンクロナスＤＲＡＭの初期設
定後、バックアップ動作中かどうかを判定する判定工程
と、前記判定工程によりバックアップ動作中であると判
定された場合、前記セルフリフレッシュ開始要求信号を
出力し、該セルフリフレッシュ開始要求信号に従い、ク
ロックイネーブルマスク信号を出力して、前記リセット
信号と前記クロックイネーブルマスク信号との論理条件
に従い、バックアップ電源電圧検出信号を前記クロック
イネーブル信号に切り替える第１切替工程と、前記セル
フリフレッシュ開始要求信号出力から一定時間後に、セ
ルフリフレッシュ解除要求信号を出力し、前記クロック
イネーブル信号により、前記シンクロナスＤＲＡＭのセ
ルフリフレッシュを解除するセルフリフレッシュ解除工
程と、前記判定工程によりバックアップ動作中でないと
判定された場合、前記セルフリフレッシュ開始要求を行
わずにクロックイネーブルマスク信号を出力し、前記リ
セット信号と前記クロックイネーブルマスク信号との論
理条件に従い、バックアップ電源電圧検出信号を前記ク
ロックイネーブル信号に切り替える第２の切替工程と、
前記シンクロナスＤＲＡＭへの分周クロックを生成する
分周クロック生成工程とを有するので、切替処理のタイ
ミングをセルフリフレッシュ開始要求前に行い、システ
ム側のセルフリフレッシュ開始要求時、解除要求時に対
する処理を各々統一することができ、処理の多様化を避
けられ、電源ＯＮからバックアップ動作復帰までの処理
手順が、速やかに行え、バックアップ復帰処理の信頼性
を向上することができる。
【００７０】第６の発明によれば、コントローラがシン
クロナスＤＲＡＭに対するリフレッシュを主電源または
バックアップ電源の供給を受けて制御するメモリバック
アップ制御方法であって、通常動作時より消費電力を低
減する低消費電力モードに移行する時、前記セルフリフ
レッシュ開始要求信号に従い、前記シンクロナスＤＲＡ
Ｍへの分周クロックを生成する分周クロック生成工程を
有し、前記分周クロック生成工程により生成された分周
クロックに同期するクロックイネーブル信号とコマンド
信号とに基づいて前記シンクロナスＤＲＡＭのセルフリ
フレッシュを起動するので、低消費電力モード時も速や
かにセルフリフレッシュ状態に移行でき、更にシステム
の低消費電力に貢献できる。
クロナスＤＲＡＭに対するリフレッシュを主電源または
バックアップ電源の供給を受けて制御するメモリバック
アップ制御方法であって、通常動作時より消費電力を低
減する低消費電力モードに移行する時、前記セルフリフ
レッシュ開始要求信号に従い、前記シンクロナスＤＲＡ
Ｍへの分周クロックを生成する分周クロック生成工程を
有し、前記分周クロック生成工程により生成された分周
クロックに同期するクロックイネーブル信号とコマンド
信号とに基づいて前記シンクロナスＤＲＡＭのセルフリ
フレッシュを起動するので、低消費電力モード時も速や
かにセルフリフレッシュ状態に移行でき、更にシステム
の低消費電力に貢献できる。
【００７１】第７の発明によれば、前記低消費電力モー
ド時に、前記主電源の電圧が低下して前記電源電圧低下
検知信号が出力される場合に、前記リセット信号と前記
クロックイネーブルマスク信号との論理条件に従い、前
記クロックイネーブル信号を前記バックアップ電源電圧
検出信号に切り替えるので、低消費電力モード時の電源
遮断に対し、速やかにバックアップ動作に移行すること
ができる。また、メモリ制御の高速化を図れるクロック
同期式のシンクロナスＤＲＡＭを用いたシステムにおい
て、メモリバックアップ動作の移行復帰制御の高速化と
信頼性の向上を実現できる等の効果を奏する。
ド時に、前記主電源の電圧が低下して前記電源電圧低下
検知信号が出力される場合に、前記リセット信号と前記
クロックイネーブルマスク信号との論理条件に従い、前
記クロックイネーブル信号を前記バックアップ電源電圧
検出信号に切り替えるので、低消費電力モード時の電源
遮断に対し、速やかにバックアップ動作に移行すること
ができる。また、メモリ制御の高速化を図れるクロック
同期式のシンクロナスＤＲＡＭを用いたシステムにおい
て、メモリバックアップ動作の移行復帰制御の高速化と
信頼性の向上を実現できる等の効果を奏する。
【図１】本発明の第１実施形態を示すメモリのバックア
ップ制御装置の構成を説明するブロック図である。
ップ制御装置の構成を説明するブロック図である。
【図２】図１に示したＳＤＲＡＭに対するセルフリフレ
ッシュ移行コマンド（ＳＥＬＦ）とセルフリフレッシュ
解除コマンド（ＳＥＬＦＸ）とのタイミングを説明する
タイミングチャートである。
ッシュ移行コマンド（ＳＥＬＦ）とセルフリフレッシュ
解除コマンド（ＳＥＬＦＸ）とのタイミングを説明する
タイミングチャートである。
【図３】図１に示したＳＤＲＡＭの詳細構成を示す回路
図である。
図である。
【図４】図１に示したメモリバックアップ制御装置の動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図５】図１に示したメモリバックアップ制御装置の動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図６】図１に示したメモリバックアップ制御装置の動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図７】図１に示したメモリバックアップ制御装置の動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図８】本発明に係るメモリバックアップ制御装置にお
ける第１のデータ処理手順の一例を示すフローチャート
である。
ける第１のデータ処理手順の一例を示すフローチャート
である。
【図９】本発明に係るメモリバックアップ制御装置にお
ける第２のデータ処理手順の一例を示すフローチャート
である。
ける第２のデータ処理手順の一例を示すフローチャート
である。
【図１０】本発明に係るメモリバックアップ制御装置を
適用可能なデータ処理装置で読み出し可能な各種データ
処理プログラムを格納する記憶媒体のメモリマップを説
明する図である。
適用可能なデータ処理装置で読み出し可能な各種データ
処理プログラムを格納する記憶媒体のメモリマップを説
明する図である。
１ ＣＰＵまたはバス・コントローラ ２ タイミング・ロジック回路 ３ リセット出力回路 ４ 比較回路 ５ 電源電圧監視回路 ６ 主電源 ７ バックアップ電源 ８ 電圧変換回路 ９ アドレスデコーダ １０ セレクタ １１，１２ シンクロナスＤＲＡＭ １３ ＡＮＤ論理ゲート １４，１５，１６，１７ ＯＲ論理ゲート １８ クロック分周回路
Claims (7)
- 【請求項１】 コントローラがシンクロナスＤＲＡＭに
対するリフレッシュを主電源またはバックアップ電源の
供給を受けて制御するメモリバックアップ制御装置であ
って、 前記主電源の電源電圧の低下を検出して電源電圧低下検
知信号を出力する電源電圧低下検知信号出力手段と、 前記電源電圧低下検知信号出力手段から出力される電源
電圧低下検知信号に基づいてコントローラに対してセル
フリフレッシュ開始要求信号を出力するセルフリフレッ
シュ開始要求信号出力手段と、 前記セルフリフレッシュ開始要求信号出力手段から出力
される前記セルフリフレッシュ開始要求信号に基づいて
前記コントローラのシステムクロックに同期するクロッ
クイネーブル信号を出力するクロックイネーブル信号出
力手段と、 前記メモリヘの制御線の組み合わせによるコマンド信号
を前記メモリに出力するコマンド信号出力手段と、 前記セルフリフレッシュ開始要求信号に基づき、前記コ
ントローラのシステムクロックの分周クロックを生成す
る分周クロック生成手段と、 前記分周クロック生成手段により生成された分周クロッ
クに同期した前記クロックイネーブル信号と前記コマン
ド信号に基づき、前記シンクロナスＤＲＡＭのセルフリ
フレッシュを起動するセルフリフレッシュ制御手段と、
を有することを特徴とするメモリバックアップ制御装
置。 - 【請求項２】 前記電源電圧低下検知信号出力手段から
出力される前記電源電圧低下検知信号に基づいてリセッ
ト信号を出力するリセット信号出力手段と、 前記クロックイネーブル信号による前記メモリの初期設
定動作終了に基づいてクロックイネーブル信号をマスク
するクロックイネーブルマスク信号を出力するクロック
イネーブルマスク信号出力手段と、 前記バックアップ電源の電圧と基準電圧とを比較してバ
ックアップ電源電圧検出信号を出力する比較出力手段
と、 前記リセット信号出力手段から出力されるリセット信号
と前記クロックイネーブルマスク信号との論理条件に基
づいて前記クロックイネーブル信号と前記バックアップ
電源電圧検出信号とを切り替える第１の切替手段と、を
有することを特徴とする請求項１記載のメモリバックア
ップ制御装置。 - 【請求項３】 前記主電源の電圧復帰状態を検出して前
記電源電圧低下検知信号を解除する信号解除手段と、 前記信号解除手段による電源電圧低下検知信号の解除に
従い、前記リセット信号を解除するリセット信号解除手
段と、 前記コントローラおよび前記メモリの初期設定後、バッ
クアップ動作中かどうかを判別する判別手段と、 前記判別手段によりバックアップ動作中であると判別さ
れた場合には、前記セルフリフレッシュ開始要求信号を
条件出力する条件出力手段と、 前記条件出力手段から条件出力される前記セルフリフレ
ッシュ開始要求信号に従い、前記バックアップ電源電圧
検出信号を前記クロックイネーブル信号に切り替える第
２の切替手段と、 前記セルフリフレッシュ開始要求信号出力から一定時間
後に、セルフリフレッシュ解除要求信号を出力するタイ
ミング遅延出力手段と、を有することを特徴とする請求
項２記載のメモリバックアップ制御装置。 - 【請求項４】 コントローラがシンクロナスＤＲＡＭに
対するリフレッシュを主電源またはバックアップ電源の
供給を受けて制御するメモリバックアップ制御方法であ
って、 前記主電源の電源電圧の低下を検出して電源電圧低下検
知信号を出力する電源電圧低下検知信号出力工程と、 前記電源電圧低下検知信号出力工程により出力される電
源電圧低下検知信号に基づいてコントローラに対してセ
ルフリフレッシュ開始要求信号を出力するセルフリフレ
ッシュ開始要求信号出力工程と、 前記セルフリフレッシュ開始要求信号出力工程により出
力される前記セルフリフレッシュ開始要求信号に基づい
て前記コントローラのシステムクロックに同期するクロ
ックイネーブル信号を出力するクロックイネーブル信号
出力工程と、 前記メモリヘの制御線の組み合わせによるコマンド信号
を前記メモリに出力するコマンド信号出力工程と、 前記セルフリフレッシュ開始要求信号に基づき、前記コ
ントローラのシステムクロックの分周クロックを生成す
る分周クロック生成工程と、 前記分周クロック生成工程により生成された分周クロッ
クに同期した前記クロックイネーブル信号と前記コマン
ド信号に基づき、前記シンクロナスＤＲＡＭのセルフリ
フレッシュを起動するセルフリフレッシュ起動工程と、
を有することを特徴とするメモリバックアップ制御方
法。 - 【請求項５】 コントローラがシンクロナスＤＲＡＭに
対するリフレッシュを主電源またはバックアップ電源の
供給を受けて制御するメモリバックアップ制御方法であ
って、 前記主電源の電圧復帰を検出して電源電圧低下検知信号
を解除する解除工程と、 前記解除工程により電源電圧低下検知信号が解除された
後、リセット信号を解除するリセット信号解除工程と、 前記コントローラおよび前記シンクロナスＤＲＡＭの初
期設定後、バックアップ動作中かどうかを判定する判定
工程と、 前記判定工程によりバックアップ動作中であると判定さ
れた場合、前記セルフリフレッシュ開始要求信号を出力
し、該セルフリフレッシュ開始要求信号に従い、クロッ
クイネーブルマスク信号を出力して、前記リセット信号
と前記クロックイネーブルマスク信号との論理条件に従
い、バックアップ電源電圧検出信号を前記クロックイネ
ーブル信号に切り替える第１切替工程と、 前記セルフリフレッシュ開始要求信号出力から一定時間
後に、セルフリフレッシュ解除要求信号を出力し、前記
クロックイネーブル信号により、前記シンクロナスＤＲ
ＡＭのセルフリフレッシュを解除するセルフリフレッシ
ュ解除工程と、 前記判定工程によりバックアップ動作中でないと判定さ
れた場合、前記セルフリフレッシュ開始要求を行わずに
クロックイネーブルマスク信号を出力し、前記リセット
信号と前記クロックイネーブルマスク信号との論理条件
に従い、バックアップ電源電圧検出信号を前記クロック
イネーブル信号に切り替える第２の切替工程と、 前記シンクロナスＤＲＡＭへの分周クロックを生成する
分周クロック生成工程と、を有することを特徴とするメ
モリバックアップ制御方法。 - 【請求項６】 コントローラがシンクロナスＤＲＡＭに
対するリフレッシュを主電源またはバックアップ電源の
供給を受けて制御するメモリバックアップ制御方法であ
って、 通常動作時より消費電力を低減する低消費電力モードに
移行する時、前記セルフリフレッシュ開始要求信号に従
い、前記シンクロナスＤＲＡＭへの分周クロックを生成
する分周クロック生成工程を有し、 前記分周クロック生成工程により生成された分周クロッ
クに同期するクロックイネーブル信号とコマンド信号と
に基づいて前記シンクロナスＤＲＡＭのセルフリフレッ
シュを起動することを特徴とするメモリバックアップ制
御方法。 - 【請求項７】 前記低消費電力モード時に、前記主電源
の電圧が低下して前記電源電圧低下検知信号が出力され
る場合に、前記リセット信号と前記クロックイネーブル
マスク信号との論理条件に従い、前記クロックイネーブ
ル信号を前記バックアップ電源電圧検出信号に切り替え
ることを特徴とする請求項６記載のメモリバックアップ
制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01132399A JP4136150B2 (ja) | 1999-01-20 | 1999-01-20 | メモリバックアップ制御装置およびメモリバックアップ制御方法 |
| US09/323,022 US6084813A (en) | 1998-06-04 | 1999-06-01 | Apparatus and method for controlling memory backup using main power supply and backup power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01132399A JP4136150B2 (ja) | 1999-01-20 | 1999-01-20 | メモリバックアップ制御装置およびメモリバックアップ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000207292A true JP2000207292A (ja) | 2000-07-28 |
| JP4136150B2 JP4136150B2 (ja) | 2008-08-20 |
Family
ID=11774830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01132399A Expired - Fee Related JP4136150B2 (ja) | 1998-06-04 | 1999-01-20 | メモリバックアップ制御装置およびメモリバックアップ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4136150B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007046481A1 (ja) * | 2005-10-20 | 2007-04-26 | Matsushita Electric Industrial Co., Ltd. | メモリ制御装置 |
| JP2007219954A (ja) * | 2006-02-17 | 2007-08-30 | Murata Mach Ltd | メモリシステムの制御方法 |
| CN101162960B (zh) * | 2007-11-13 | 2012-03-07 | 中兴通讯股份有限公司 | 一种主备控制单元信号同步的方法 |
| JP2018508878A (ja) * | 2015-02-05 | 2018-03-29 | アップル インコーポレイテッド | セルフリフレッシュ省電力モードを有するソリッドステートドライブ |
-
1999
- 1999-01-20 JP JP01132399A patent/JP4136150B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007046481A1 (ja) * | 2005-10-20 | 2007-04-26 | Matsushita Electric Industrial Co., Ltd. | メモリ制御装置 |
| US7885133B2 (en) | 2005-10-20 | 2011-02-08 | Panasonic Corporation | Memory control device |
| JP2007219954A (ja) * | 2006-02-17 | 2007-08-30 | Murata Mach Ltd | メモリシステムの制御方法 |
| JP4501868B2 (ja) * | 2006-02-17 | 2010-07-14 | 村田機械株式会社 | メモリシステムの制御方法 |
| CN101162960B (zh) * | 2007-11-13 | 2012-03-07 | 中兴通讯股份有限公司 | 一种主备控制单元信号同步的方法 |
| JP2018508878A (ja) * | 2015-02-05 | 2018-03-29 | アップル インコーポレイテッド | セルフリフレッシュ省電力モードを有するソリッドステートドライブ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4136150B2 (ja) | 2008-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100483363C (zh) | 半导体集成电路及其省电控制方法 | |
| JP4817510B2 (ja) | メモリコントローラ及びメモリ制御装置 | |
| US20020184438A1 (en) | Memory control system | |
| JP3272914B2 (ja) | 同期型半導体装置 | |
| KR100509088B1 (ko) | 반도체 기억 장치 | |
| JP3728468B2 (ja) | メモリ制御装置 | |
| US20030084235A1 (en) | Synchronous DRAM controller and control method for the same | |
| US20010017811A1 (en) | Semiconductor memory device | |
| KR19980020900A (ko) | 매크로 명령기능을 가진 동기식 반도체 메모리장치와 매크로 명령의 저장 및 실행방법 | |
| JP4136150B2 (ja) | メモリバックアップ制御装置およびメモリバックアップ制御方法 | |
| JP2002230970A (ja) | メモリ制御装置 | |
| JP4934118B2 (ja) | 半導体記憶装置 | |
| EP1388865A2 (en) | Semiconductor memory device and control method therefor | |
| JP4136076B2 (ja) | メモリバックアップ制御装置およびメモリバックアップ制御方法 | |
| US6370651B1 (en) | Synchronizing user commands to a microcontroller in a memory device | |
| US6411564B2 (en) | Semiconductor memory device and synchronous memory | |
| JP4158569B2 (ja) | 情報処理装置及び情報処理方法 | |
| JP4501868B2 (ja) | メモリシステムの制御方法 | |
| US20030041276A1 (en) | Semiconductor device allowing control of clock supply to processor on a clock cycle basis | |
| JP2001202774A (ja) | Ｄｍａコントローラによるメモリバックアップ方式 | |
| JPH10240496A (ja) | レジスタ回路 | |
| JP4078667B2 (ja) | メモリ制御システム | |
| JP2001143469A (ja) | データ処理回路 | |
| CN115827071A (zh) | 一种中止电源管理系统待机操作的方法及系统 | |
| JP2001043127A (ja) | メモリコントローラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060118 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080107 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080428 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080527 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080603 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |