JPH10240496A

JPH10240496A - レジスタ回路

Info

Publication number: JPH10240496A
Application number: JP9040608A
Authority: JP
Inventors: Hiroshi Suzuki; 木浩鈴
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1997-02-25
Filing date: 1997-02-25
Publication date: 1998-09-11
Anticipated expiration: 2017-02-25
Also published as: JP3563223B2

Abstract

(57)【要約】【課題】回路規模を増大させることなく、システムクロ
ックを停止して消費電力を削減することができるレジス
タ回路を提供すること。【解決手段】グリッチ防止回路によって、ＣＰＵからの
書込信号とシステムクロックとを切り替えるときに、書
込クロックにグリッチが発生するのを防止しつつ、タイ
ミング発生回路によって、ＣＰＵからのデータを内部レ
ジスタに書き込むためのタイミング信号を発生し、セレ
クタ回路により、タイミング信号に応じて、ＣＰＵから
のデータまたは周辺デバイスの内部で発生されたデータ
のいずれか一方を書込データとして出力し、かつ、ＣＰ
Ｕからの書込信号またはシステムクロックのいずれか一
方を書込クロックとして出力し、書込クロックによっ
て、内部レジスタに書込データを書き込むことにより、
上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、システムクロック
に同期して動作する周辺デバイスの内部レジスタにデー
タを書き込むためのレジスタ回路に関するものである。

【０００２】

【従来の技術】例えば、ハードディスクコントローラ等
の周辺デバイスの内部には、その動作を制御するための
様々な内部レジスタが設けられており、ＣＰＵから周辺
デバイスの内部レジスタにデータを設定する場合には、
周辺デバイスのシステムクロックに同期させて、ＣＰＵ
のデータを周辺デバイスの内部レジスタに書き込んだ
り、あるいは、ＣＰＵのライト信号によって、ＣＰＵの
データを周辺デバイスの内部レジスタに直接書き込んで
いる。

【０００３】ここで、図５に、従来のレジスタ回路の一
例の構成回路図を示す。このレジスタ回路７８は、周辺
デバイスのシステムクロックに同期させて、ＣＰＵから
のデータを周辺デバイスの内部レジスタに書き込む場合
のレジスタ回路の一例を示したもので、図示例において
は、フリップフロップ８０，８２、アドレスデコーダ２
６、フリップフロップ８４，８６、ゲート８８、ＡＮＤ
ゲート９０、セレクタ９２および内部レジスタ１２を有
する。

【０００４】一般的に、ＣＰＵから周辺デバイスの内部
レジスタ１２にデータを書き込む場合、ＣＰＵからは、
内部レジスタ１２にデータを書き込むためのストローブ
信号となるライト信号ＣＰＵ＿ＷＲＩＴＥが立ち下がっ
た後、データを書き込む内部レジスタ１２を指定するた
めのアドレスＣＰＵ＿ＡＤＤＲＥＳＳや、内部レジスタ
１２に書き込むデータＣＰＵ＿ＤＡＴＡ等が出力され、
ライト信号ＣＰＵ＿ＷＲＩＴＥが立ち上がる時点で、こ
れらの値は有効（Ｖａｌｉｄ）になる。

【０００５】図６のタイミングチャートに示されるよう
に、ＣＰＵのライト信号ＣＰＵ＿ＷＲＩＴＥの立ち上が
りで、ＣＰＵから出力された有効なアドレスＣＰＵ＿Ａ
ＤＤＲＥＳＳとデータＣＰＵ＿ＤＡＴＡが、それぞれの
フリップフロップ８０，８２に保持され、それぞれラッ
チアドレスＬＡＴＣＨ＿ＡＤＤＲＥＳＳとラッチデータ
ＬＡＴＣＨ＿ＤＡＴＡとして出力された後、ラッチアド
レスＬＡＴＣＨ＿ＡＤＤＲＥＳＳが、アドレスデコーダ
２６によってデコードされる。

【０００６】また、ＣＰＵのライト信号ＣＰＵ＿ＷＲＩ
ＴＥが、周辺デバイスのシステムクロックＳＹＳＴＥＭ
＿ＣＬＯＣＫによって、フリップフロップ８４，８６に
順次シフトされる。その後、ゲート８８によって、ライ
ト信号ＣＰＵ＿ＷＲＩＴＥの立ち上がりが検出され、フ
リップフロップ８２に保持されたラッチデータＬＡＴＣ
Ｈ＿ＤＡＴＡを内部レジスタ１２に書き込むための、１
クロックサイクルのハイレベルのタイミング信号が発生
される。

【０００７】ここで、ラッチアドレスＬＡＴＣＨ＿ＡＤ
ＤＲＥＳＳが、内部レジスタ１２を指定するものであれ
ば、アドレスデコーダ２６の出力はハイレベルとなり、
上述するタイミング信号が、ＡＮＤゲート９０を経て、
同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥとしてセレクタ９
２の選択入力端子に入力される。これにより、セレクタ
９２から、ラッチデータＬＡＴＣＨ＿ＤＡＴＡが１クロ
ックサイクルの間出力され、システムクロックＳＹＳＴ
ＥＭ＿ＣＬＯＣＫの立ち上がりで内部レジスタ１２に書
き込まれる。

【０００８】これに対し、ラッチアドレスＬＡＴＣＨ＿
ＡＤＤＲＥＳＳが、内部レジスタ１２を指定するもので
なければ、アドレスデコーダ２６の出力はローレベルと
なり、ＡＮＤゲート９０によって、同期ライト信号ＳＹ
ＮＣ＿ＷＲＩＴＥがローレベルに保持される。これによ
り、セレクタ９２からは、内部レジスタ１２に保持され
ているデータが出力され、システムクロックＳＹＳＴＥ
Ｍ＿ＣＬＯＣＫの立ち上がりで再び内部レジスタ１２に
取り込まれる。

【０００９】続いて、図７に、従来のレジスタ回路の別
の例の構成回路図を示す。このレジスタ回路９４は、Ｃ
ＰＵのライト信号によって、ＣＰＵのデータを周辺デバ
イスの内部レジスタに直接書き込む場合のレジスタ回路
の一例を示したもので、図示例においては、アドレスデ
コーダ２６、ゲート９６および内部レジスタ１２を有す
る。

【００１０】図８のタイミングチャートに示されるよう
に、ＣＰＵのアドレスＣＰＵ＿ＡＤＤＲＥＳＳが、アド
レスデコーダ２６によってデコードされ、アドレスＣＰ
Ｕ＿ＡＤＤＲＥＳＳが、内部レジスタ１２を指定するも
のであれば、ライト信号ＣＰＵ＿ＷＲＩＴＥが、ゲート
９６を経てレジスタライト信号ＲＥＧ＿ＷＲＩＴＥとし
て出力され、ＣＰＵのデータＣＰＵ＿ＤＡＴＡが、レジ
スタライト信号ＲＥＧ＿ＷＲＩＴＥの立ち上がりで内部
レジスタ１２に書き込まれる。

【００１１】これに対し、アドレスＣＰＵ＿ＡＤＤＲＥ
ＳＳが、内部レジスタ１２を指定するものでなければ、
アドレスデコーダ２６の出力はローレベルとなり、ゲー
ト９６によって、レジスタライト信号ＲＥＧ＿ＷＲＩＴ
Ｅがハイレベルに保持される。すなわち、レジスタライ
ト信号ＲＥＧ＿ＷＲＩＴＥが変化しないため、ＣＰＵの
データＣＰＵ＿ＤＡＴＡは、内部レジスタ１２には書き
込まれず、内部レジスタ１２のデータは保持される。

【００１２】ところで、ＣＰＵによって、周辺デバイス
の内部レジスタにデータが設定された後、周辺デバイス
の内部では、その内部レジスタに設定されたデータが参
照されるだけであれば、すなわち、周辺デバイスの内部
で、システムクロックに同期して、内部レジスタのデー
タを変更して使用する必要がないのであれば、上述する
いずれのレジスタ回路７８，９４の構成であってもよい
が、レジスタ回路９４の方が、回路規模が小さいという
利点がある。

【００１３】これに対し、周辺デバイスの内部で、ＣＰ
Ｕによって設定された内部レジスタのデータを変更する
必要がある場合、レジスタ回路９４の構成では、周辺デ
バイスのシステムクロックに同期して、内部レジスタ１
２のデータを変更することができないため、回路規模は
増大するが、レジスタ回路７８の構成のように、周辺デ
バイスのシステムクロックに同期して、内部レジスタ１
２にデータを書き込むような回路構成にする必要があ
る。

【００１４】例えば、図９に、従来のレジスタ回路のさ
らに別の例の構成回路図を示す。図示例のレジスタ回路
９８は、ＣＰＵによって内部レジスタに書き込まれたデ
ータを初期値として、周辺デバイスのシステムクロック
に同期して、ＣＰＵによって設定された内部レジスタの
データをカウントアップする場合のレジスタ回路の一例
を示したもので、図５に示されるレジスタ回路７８にお
いて、さらに、インクリメンタ４８およびセレクタ５０
を有する。

【００１５】レジスタ回路９８においては、ＣＰＵから
内部レジスタ１２にデータが書き込まれた後、インクリ
メンタ４８によって、内部レジスタ１２の値がインクリ
メント（＋１）される。ここで、カウントアップ信号Ｃ
ＯＵＮＴ＿ＵＰがハイレベルであれば、インクリメント
された値が、セレクタ５０，９２を経て、システムクロ
ックＳＹＳＴＥＭ＿ＣＬＯＣＫの立ち上がりで内部レジ
スタ１２に書き込まれ、内部レジスタ１２のデータがカ
ウントアップされる。

【００１６】これに対し、カウントアップ信号ＣＯＵＮ
Ｔ＿ＵＰがローレベルのときには、内部レジスタ１２に
保持されているデータが、セレクタ５０，９２を経て、
再度、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫの立
ち上がりで内部レジスタ１２に取り込まれる。すなわ
ち、内部レジスタ１２のデータは保持される。なお、周
辺デバイスの内部で、内部レジスタ１２のデータを変更
する必要があるのは、上述するカウントアップに限定さ
れるものではない。

【００１７】ところで、例えばノートブック型のパーソ
ナルコンピュータ等のように、電池駆動の電子機器にお
いては、消費電力を削減して駆動時間を延長するため
に、例えば電源は投入されているが、所定の一定時間使
用されていない等のように、特定の条件を満足したとき
には、例えばハードディスクのコントローラＬＳＩのシ
ステムクロックを停止させたいというように、周辺デバ
イスのシステムクロックを停止させたいという要求が多
くなっている。

【００１８】しかしながら、レジスタ回路９８の構成で
は、周辺デバイスのシステムクロックＳＹＳＴＥＭ＿Ｃ
ＬＯＣＫに同期して、内部レジスタ１２のデータを変更
することはできるが、システムクロックＳＹＳＴＥＭ＿
ＣＬＯＣＫを停止すると、ＣＰＵからのデータを周辺デ
バイスの内部レジスタ１２に書き込むことができないた
め、単純には、システムクロックＳＹＳＴＥＭ＿ＣＬＯ
ＣＫを停止することができず、消費電力を削減するのが
困難であるという問題点があった。

【００１９】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、回路規模を増大
させることなく、システムクロックを停止して消費電力
を削減することができるレジスタ回路を提供することに
ある。

【００２０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、システムクロックに同期して動作する周
辺デバイスの内部レジスタにデータを書き込むためのレ
ジスタ回路であって、ＣＰＵからの書込信号を前記シス
テムクロックに同期させることによって、前記ＣＰＵか
らのデータを前記内部レジスタに書き込むためのタイミ
ング信号を発生するタイミング発生回路と、前記タイミ
ング信号に応じて、前記ＣＰＵからのデータまたは前記
周辺デバイスの内部で発生されたデータのいずれか一方
を書込データとして出力する第１のセレクタ回路と、前
記タイミング信号に応じて、前記ＣＰＵからの書込信号
または前記システムクロックのいずれか一方を書込クロ
ックとして出力する第２のセレクタ回路と、前記ＣＰＵ
からの書込信号と前記システムクロックとを切り替える
ときに、前記書込クロックにグリッチが発生するのを防
止するグリッチ防止回路とを有し、前記書込クロックに
よって、前記内部レジスタに前記書込データを書き込む
ことを特徴とするレジスタ回路を提供するものである。

【００２１】ここで、上記レジスタ回路であって、さら
に、前記システムクロックが停止されたときに、前記第
１のセレクタ回路からは、前記ＣＰＵからのデータが前
記書込データとして出力され、かつ、前記第２のセレク
タ回路からは、前記ＣＰＵからの書込信号が書込クロッ
クとして出力されるように制御するクロック停止回路を
有するのが好ましい。

【００２２】また、本発明は、システムクロックに同期
して動作する周辺デバイスの内部レジスタにデータを書
き込むためのレジスタ回路であって、ＣＰＵからのデー
タを保持するデータレジスタと、このデータレジスタに
前記ＣＰＵからのデータが保持されたことを示す書込フ
ラグを保持するフラグレジスタと、前記書込フラグを前
記システムクロックに同期させることによって、前記デ
ータレジスタに保持された前記ＣＰＵからのデータを前
記内部レジスタに書き込むためのタイミング信号を発生
し、かつ、前記フラグレジスタに保持された書込フラグ
をクリアするためのリセット信号を発生するタイミング
発生回路と、前記タイミング信号に応じて、前記データ
レジスタに保持されたデータまたは前記周辺デバイスの
内部で発生されたデータのいずれか一方を書込データと
して出力するセレクタ回路とを有し、前記タイミング信
号に応じて、前記システムクロックによって、前記内部
レジスタに前記書込データを書き込んだ後、前記リセッ
ト信号によって、前記フラグレジスタに保持された書込
フラグをクリアすることを特徴とするレジスタ回路を提
供するものである。

【００２３】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のレジスタ回路を詳細に説明す
る。

【００２４】図１は、本発明のレジスタ回路の一実施例
の構成回路図である。このレジスタ回路１０は、システ
ムクロックに同期して動作する周辺デバイスの内部レジ
スタにデータを書き込むためのレジスタ回路の一例を示
したもので、図示例においては、内部レジスタ１２の
他、アドレスデコード回路１４、タイミング発生回路１
６、セレクタ回路１８、グリッチ防止回路２０、クロッ
ク停止回路２２およびカウントアップ回路２４を有す
る。

【００２５】ここで、アドレスデコード回路１４は、Ｃ
ＰＵからのアドレスＣＰＵ＿ＡＤＤＲＥＳＳおよびライ
ト信号ＣＰＵ＿ＷＲＩＴＥから、内部レジスタ１２にＣ
ＰＵからのデータＣＰＵ＿ＤＡＴＡを書き込むための書
込信号となるレジスタライト信号ＲＥＧ＿ＷＲＩＴＥを
発生するもので、ＣＰＵからのアドレスＣＰＵ＿ＡＤＤ
ＲＥＳＳをデコードするアドレスデコーダ２６、およ
び、ゲート２８を有する。

【００２６】アドレスデコーダ２６には、ＣＰＵからの
アドレスＣＰＵ＿ＡＤＤＲＥＳＳが入力され、その出力
は、ゲート２８の一方の入力端子に入力されている。ま
た、ゲート２８の他方の反転入力端子には、ＣＰＵから
のライト信号ＣＰＵ＿ＷＲＩＴＥが入力され、その出力
は、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡを内部レジス
タ１２に書き込むための書込信号となるレジスタライト
信号ＲＥＧ＿ＷＲＩＴＥとされている。

【００２７】続いて、タイミング発生回路１６は、ＣＰ
Ｕからの書込信号であるライト信号ＣＰＵ＿ＷＲＩＴＥ
をシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同期さ
せることによって、ＣＰＵからのデータＣＰＵ＿ＤＡＴ
Ａを内部レジスタ１２に書き込むためのタイミング信号
ＣＰＵ＿ＷＲ＿Ｄ１，ＣＰＵ＿ＷＲ＿Ｄ２を発生するも
ので、図示例においては、直列接続された２つのフリッ
プフロップ３０，３２を有する。

【００２８】フリップフロップ３０のデータ入力端子に
は、ＣＰＵからのライト信号ＣＰＵ＿ＷＲＩＴＥが入力
され、その出力は、タイミング信号ＣＰＵ＿ＷＲ＿Ｄ１
とされている。また、フリップフロップ３２のデータ入
力端子には、タイミング信号ＣＰＵ＿ＷＲ＿Ｄ１が入力
され、その出力は、タイミング信号ＣＰＵ＿ＷＲ＿Ｄ２
とされている。また、フリップフロップ３０，３２のク
ロック入力端子には、ともにシステムクロックＳＹＳＴ
ＥＭ＿ＣＬＯＣＫが入力されている。

【００２９】続いて、セレクタ回路１８は、図示例にお
いては、タイミング信号ＲＥＧ＿ＣＫ＿ＳＥＬに応じ
て、内部レジスタ１２への書込データとなるレジスタデ
ータＲＥＧ＿ＤＡＴＡ、および、内部レジスタ１２の書
込クロックとなるレジスタクロックＲＥＧ＿ＣＬＯＣＫ
を切り替えるもので、第１および第２のセレクタとなる
２つのセレクタ３４，３６を有する。

【００３０】セレクタ３４は、ＣＰＵからのデータＣＰ
Ｕ＿ＤＡＴＡ、または、カウントアップ回路２４から出
力されるデータのいずれか一方を書込データであるレジ
スタデータＲＥＧ＿ＤＡＴＡとして出力するもので、そ
の入力端子１，０には、それぞれカウントアップ回路２
４の出力、および、ＣＰＵからのデータＣＰＵ＿ＤＡＴ
Ａが入力され、その出力であるレジスタデータＲＥＧ＿
ＤＡＴＡは、内部レジスタ１２のデータ入力端子に入力
されている。

【００３１】セレクタ３６は、ＣＰＵからの書込信号で
あるレジスタライト信号ＲＥＧ＿ＷＲＩＴＥ、または、
システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫのいずれか
一方を書込クロックであるレジスタクロックＲＥＧ＿Ｃ
ＬＯＣＫとして出力するもので、その入力端子１，０に
は、それぞれシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣ
Ｋ、および、クロック停止回路２２の出力が入力され、
その出力であるレジスタクロックＲＥＧ＿ＣＬＯＣＫ
は、内部レジスタ１２のクロック入力端子に入力されて
いる。

【００３２】続いて、グリッチ防止回路２０は、ＣＰＵ
からの書込信号であるレジスタライト信号ＲＥＧ＿ＷＲ
ＩＴＥとシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫと
を切り替えるときに、書込クロックとなるレジスタクロ
ックＲＥＧ＿ＣＬＯＣＫにグリッチが発生するのを防止
するもので、図示例においては、ゲート３８が用いられ
ている。ゲート３８には、レジスタライト信号ＲＥＧ＿
ＷＲＩＴＥおよびタイミング信号ＣＰＵ＿ＷＲ＿Ｄ２が
入力されている。

【００３３】続いて、クロック停止回路２２は、システ
ムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが停止されたとき
に、セレクタ回路１８のセレクタ３４からは、ＣＰＵか
らのデータＣＰＵ＿ＤＡＴＡが書込データとして出力さ
れ、かつ、セレクタ３６からは、ＣＰＵからの書込信号
であるレジスタライト信号ＲＥＧ＿ＷＲＩＴＥが書込ク
ロックとして出力されるように制御するもので、図示例
においては、フリップフロップ４０、セレクタ４２、お
よび、ゲート４６を有する。

【００３４】フリップフロップ４０のクロック入力端子
には、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが入
力され、その出力は、クロックストップ信号ＣＬＯＣＫ
＿ＳＴＯＰとされている。なお、図示を省略している
が、フリップフロップ４０のデータ入力端子には、シス
テムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫを停止するため
の条件を満足したときに、システムクロックＳＹＳＴＥ
Ｍ＿ＣＬＯＣＫを停止するための制御信号が与えられ
る。

【００３５】また、セレクタ４２の入力端子１，０に
は、それぞれレジスタライト信号ＲＥＧ＿ＷＲＩＴＥ、
および、グリッチ防止回路２０のゲート３８出力が入力
され、その選択入力端子には、クロックストップ信号Ｃ
ＬＯＣＫ＿ＳＴＯＰが入力され、その出力は、セレクタ
回路１８のセレクタ３６の入力端子０に入力されてい
る。また、ゲート４６には、クロックストップ信号ＣＬ
ＯＣＫ＿ＳＴＯＰおよびタイミング信号ＣＰＵ＿ＷＲ＿
Ｄ１が入力され、その出力は、セレクタ回路１８のセレ
クタ３４，３６の選択入力端子に入力されている。

【００３６】続いて、カウントアップ回路２４は、カウ
ントアップ信号ＣＯＵＮＴ＿ＵＰに応じて、システムク
ロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同期して、内部レジ
スタ１２のデータをカウントアップするもので、図示例
においては、インクリメンタ４８およびセレクタ５０を
有する。インクリメンタ４８には、内部レジスタ１２の
出力が入力されている。セレクタ５０の入力端子１，０
には、それぞれインクリメンタ４８の出力および内部レ
ジスタ１２の出力が入力され、その出力は、セレクタ回
路１８のセレクタ３４の入力端子１に入力されている。

【００３７】レジスタ回路１０において、システムクロ
ックＳＹＳＴＥＭ＿ＣＬＯＣＫが動作しているときに、
すなわち、図示例においては、クロックストップ信号Ｃ
ＬＯＣＫ＿ＳＴＯＰがローレベルのときに、ＣＰＵから
内部レジスタ１２にデータを書き込もうとした場合、図
２（ａ）のタイミングチャートに示されるように、ま
ず、ＣＰＵからのアドレスＣＰＵ＿ＡＤＤＲＥＳＳが、
アドレスデコード回路１４のアドレスデコーダ２６によ
ってデコードされる。

【００３８】ここで、ＣＰＵのアドレスＣＰＵ＿ＡＤＤ
ＲＥＳＳが、内部レジスタ１２を指定するものであれ
ば、アドレスデコーダ２６の出力はハイレベルとなり、
ＣＰＵからのライト信号ＣＰＵ＿ＷＲＩＴＥが、ゲート
２８を経て、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥと
して出力される。一方、ＣＰＵのアドレスＣＰＵ＿ＡＤ
ＤＲＥＳＳが、内部レジスタ１２を指定するものでなけ
れば、アドレスデコーダ２６の出力はローレベルとな
り、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥはハイレベ
ルの状態に保持される。

【００３９】また、レジスタ回路１０においては、ＣＰ
Ｕからのライト信号ＣＰＵ＿ＷＲＩＴＥが、タイミング
発生回路１６の２つのフリップフロップ３０，３２によ
って、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同
期して順次シフトされ、フリップフロップ３０，３２か
らは、それぞれＣＰＵからのデータＣＰＵ＿ＤＡＴＡを
内部レジスタ１２に書き込むためのタイミング信号ＣＰ
Ｕ＿ＷＲ＿Ｄ１，ＣＰＵ＿ＷＲ＿Ｄ２が出力される。

【００４０】ここでは、クロックストップ信号ＣＬＯＣ
Ｋ＿ＳＴＯＰがローレベルであるため、タイミング信号
ＣＰＵ＿ＷＲ＿Ｄ１が、ゲート４６を経て、セレクタ回
路１８の２つのセレクタ３４，３６の選択入力端子に入
力される。

【００４１】これにより、タイミング信号ＣＰＵ＿ＷＲ
＿Ｄ１がローレベルの間、セレクタ３４からは、ＣＰＵ
からのデータＣＰＵ＿ＤＡＴＡが、書込データとなるレ
ジスタデータＲＥＧ＿ＤＡＴＡとして出力され、セレク
タ３６からは、グリッチ防止回路２０のゲート３８、ク
ロック停止回路２２のセレクタ４２を経て、書込クロッ
クとなるレジスタライト信号ＲＥＧ＿ＷＲＩＴＥが出力
され、レジスタデータＲＥＧ＿ＤＡＴＡは、レジスタク
ロックＲＥＧ＿ＣＬＯＣＫの立ち上がりで内部レジスタ
１２に書き込まれる。

【００４２】なお、グリッチ防止回路２０において、ゲ
ート３８でレジスタライト信号ＲＥＧ＿ＷＲＩＴＥとタ
イミング信号ＣＰＵ＿ＷＲ＿Ｄ２の論理和を取っている
ことにより、タイミング信号ＣＰＵ＿ＷＲ＿Ｄ１によっ
て、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥとシステム
クロックＳＹＳＴＥＭ＿ＣＬＯＣＫを切り替えるときの
両者のレベルがいずれもハイレベルとなるため、レジス
タクロックＲＥＧ＿ＣＬＯＣＫにグリッチが発生するの
を防止することができ、回路の誤動作を防止することが
できる。

【００４３】続いて、ＣＰＵから内部レジスタ１２にデ
ータが書き込まれ、ＣＰＵからのライト信号ＣＰＵ＿Ｗ
ＲＩＴＥがハイレベルになると、システムクロックＳＹ
ＳＴＥＭ＿ＣＬＯＣＫに同期して、タイミング信号ＣＰ
Ｕ＿ＷＲ＿Ｄ１，ＣＰＵ＿ＷＲ＿Ｄ２はいずれもハイレ
ベルとなり、セレクタ回路１８のセレクタ３４からは、
レジスタデータＲＥＧ＿ＤＡＴＡとして、カウントアッ
プ回路２４の出力が出力され、セレクタ３６からは、レ
ジスタクロックＲＥＧ＿ＣＬＯＣＫとして、システムク
ロックＳＹＳＴＥＭ＿ＣＬＯＣＫが出力される。

【００４４】従来技術の説明において既に述べたよう
に、カウントアップ回路２４においては、インクリメン
タ４８によって、内部レジスタ１２のデータがインクリ
メント（＋１）される。ここで、カウントアップ信号Ｃ
ＯＵＮＴ＿ＵＰがハイレベルであれば、インクリメント
されたデータが、セレクタ５０，３４を経て、システム
クロックＳＹＳＴＥＭ＿ＣＬＯＣＫの立ち上がりで内部
レジスタ１２に再度書き込まれ、内部レジスタ１２のデ
ータがカウントアップされる。

【００４５】ここで、システムクロックＳＹＳＴＥＭ＿
ＣＬＯＣＫを停止する条件を満足したときに、クロック
停止回路２２のフリップフロップ４０のデータ入力端子
に、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫを停止
するための制御信号が入力されると、図２（ｂ）のタイ
ミングチャートに示されるように、フリップフロップ４
０からは、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫ
に同期して、クロックストップ信号ＣＬＯＣＫ＿ＳＴＯ
Ｐが出力される。

【００４６】システムクロックＳＹＳＴＥＭ＿ＣＬＯＣ
Ｋが停止された後、すなわち、図示例においては、クロ
ックストップ信号ＣＬＯＣＫ＿ＳＴＯＰがハイレベルと
された後、ＣＰＵから内部レジスタ１２にデータを書き
込もうとした場合、クロックストップ信号ＣＬＯＣＫ＿
ＳＴＯＰがハイレベルであるため、ゲート４６によっ
て、セレクタ回路１８の２つのセレクタ３４，３６の選
択入力端子はローレベルとされる。

【００４７】これにより、セレクタ３４からは、ＣＰＵ
からのデータＣＰＵ＿ＤＡＴＡが、書込データとなるレ
ジスタデータＲＥＧ＿ＤＡＴＡとして出力され、セレク
タ３６からは、クロック停止回路２２のセレクタ４２を
経て、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥが、書込
クロックとなるレジスタクロックＲＥＧ＿ＣＬＯＣＫと
して出力される。このレジスタデータＲＥＧ＿ＤＡＴＡ
は、レジスタクロックＲＥＧ＿ＣＬＯＣＫの立ち上がり
で内部レジスタ１２に書き込まれる。

【００４８】次いで、図３に、本発明のレジスタ回路の
別の実施例の構成回路図を示す。レジスタ回路５２は、
システムクロックに同期して動作する周辺デバイスの内
部レジスタにデータを書き込むためのレジスタ回路の別
の例を示したもので、図示例においては、内部レジスタ
１２の他、アドレスデコード回路１４、データレジスタ
５４、フラグレジスタ５８、タイミング発生回路６２、
セレクタ回路７４、および、カウントアップ回路２４を
有する。

【００４９】ここで、データレジスタ５４は、ＣＰＵか
らのデータＣＰＵ＿ＤＡＴＡを一時的に保持するための
もので、図示例においては、フリップフロップ５６が用
いられている。フリップフロップ５６のデータ入力端子
には、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡが入力さ
れ、そのクロック入力端子には、アドレスデコード回路
１４によって発生される、ＣＰＵからの書込信号となる
レジスタライト信号ＲＥＧ＿ＷＲＩＴＥが入力されてい
る。

【００５０】続いて、フラグレジスタ５８は、ＣＰＵか
らのライト信号ＣＰＵ＿ＷＲＩＴＥによって、データレ
ジスタ５４にＣＰＵからのデータＣＰＵ＿ＤＡＴＡが保
持されたことを示す書込フラグを保持するもので、図示
例においては、フリップフロップ６０が用いられてい
る。フリップフロップ６０のデータ入力端子は電源に接
続され、そのクロック入力端子には、レジスタライト信
号ＲＥＧ＿ＷＲＩＴＥが入力され、その出力は、ライト
フラグ信号ＷＲ＿ＦＬＡＧとされている。

【００５１】続いて、タイミング発生回路６２は、書込
フラグとなるライトフラグ信号ＷＲ＿ＦＬＡＧをシステ
ムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同期させること
によって、データレジスタ５４に保持されたＣＰＵから
のデータＣＰＵ＿ＤＡＴＡを内部レジスタ１２に書き込
むためのタイミング信号である同期ライト信号ＳＹＮＣ
＿ＷＲＩＴＥを発生し、かつ、フラグレジスタ５８のフ
リップフロップ６０に保持されたライトフラグ信号ＷＲ
＿ＦＬＡＧをクリアするためのリセット信号となるフラ
グリセット信号ＦＬＡＧ＿ＲＳＴを発生するものであ
る。

【００５２】図示例のタイミング発生回路６２は、フリ
ップフロップ６４，６６、ゲート６８、フリップフロッ
プ７０、および、インバータ７２を有する。フリップフ
ロップ６４のデータ入力端子には、ライトフラグ信号Ｗ
Ｒ＿ＦＬＡＧが入力され、その出力は、フリップフロッ
プ６６のデータ入力端子に入力されている。ゲート６８
には、フリップフロップ６４，６６の出力が入力され、
その出力は、同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥとさ
れている。

【００５３】また、フリップフロップ７０のデータ入力
端子には、同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥが入力
され、その出力は、インバータ７２に入力されている。
インバータ７２の出力は、フラグリセット信号ＦＬＡＧ
＿ＲＳＴとされ、フラグレジスタ５８のフリップフロッ
プ６０のリセット入力端子に入力されている。また、フ
リップフロップ６４，６６，７０のクロック入力端子に
は、ともにシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫ
が入力されている。

【００５４】続いて、セレクタ回路７４は、タイミング
信号である同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥに応じ
て、データレジスタ５４のフリップフロップ５６に保持
されたＣＰＵからのデータＣＰＵ＿ＤＡＴＡ、または、
カウントアップ回路２４から出力されるデータのいずれ
か一方を書込データとして出力するもので、図示例にお
いては、セレクタ７６が用いられている。セレクタ７６
の入力端子１，０には、それぞれデータレジスタ５４の
フリップフロップ５６に保持されたＣＰＵからのデータ
ＣＰＵ＿ＤＡＴＡ、および、カウントアップ回路２４の
出力が入力され、その選択入力端子には、同期ライト信
号ＳＹＮＣ＿ＷＲＩＴＥが入力されている。

【００５５】また、内部レジスタ１２のデータ入力端子
には、セレクタ回路７４のセレクタ７６の出力が入力さ
れ、そのクロック入力端子には、システムクロックＳＹ
ＳＴＥＭ＿ＣＬＯＣＫが入力されている。なお、アドレ
スデコード回路１４およびカウントアップ回路２４は、
図１に示される本発明のレジスタ回路１０において使用
されているものと全く同じものであるから、同一の構成
要素には同一符号を付し、ここでは、その詳細な説明を
省略する。

【００５６】レジスタ回路５２において、例えばシステ
ムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが停止された後、
ＣＰＵから内部レジスタ１２にデータを書き込もうとし
た場合、図４のタイミングチャートに示されるように、
ＣＰＵのアドレスＣＰＵ＿ＡＤＤＲＥＳＳが、内部レジ
スタ１２を指定するものであれば、ＣＰＵからのライト
信号ＣＰＵ＿ＷＲＩＴＥが、ゲート２８を経て、レジス
タライト信号ＲＥＧ＿ＷＲＩＴＥとして出力される。

【００５７】これにより、ＣＰＵからのデータＣＰＵ＿
ＤＡＴＡが、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥの
立ち上がりで、データレジスタ５４のフリップフロップ
５６に保持されるのと同時に、フラグレジスタ５８のフ
リップフロップ６０が、レジスタライト信号ＲＥＧ＿Ｗ
ＲＩＴＥの立ち上がりで、電源に接続されたデータ入力
端子のハイレベルを保持することにより、書込フラグと
なるライトフラグ信号ＷＲ＿ＦＬＡＧがハイレベルとな
る。

【００５８】その後、システムクロックＳＹＳＴＥＭ＿
ＣＬＯＣＫが動作を開始すると、フラグレジスタ５８の
フリップフロップ６０のライトフラグ信号ＷＲ＿ＦＬＡ
Ｇが、タイミング発生回路６２の２つのフリップフロッ
プ６４，６６によって、システムクロックＳＹＳＴＥＭ
＿ＣＬＯＣＫに同期して順次シフトされ、ゲート６８に
よって、ライトフラグ信号ＷＲ＿ＦＬＡＧがハイレベル
にセットされていることが検出され、同期ライト信号Ｓ
ＹＮＣ＿ＷＲＩＴＥが出力される。

【００５９】これにより、同期ライト信号ＳＹＮＣ＿Ｗ
ＲＩＴＥがハイレベルの間、セレクタ回路７４のセレク
タ７６からは、書込データとして、データレジスタ５４
のフリップフロップ５６に保持されているＣＰＵからの
データＣＰＵ＿ＤＡＴＡが出力され、システムクロック
ＳＹＳＴＥＭ＿ＣＬＯＣＫの立ち上がりで、内部レジス
タ１２に書き込まれるのと同時に、同期ライト信号ＳＹ
ＮＣ＿ＷＲＩＴＥのハイレベルが、フリップフロップ７
０に保持される。

【００６０】続いて、フリップフロップ７０に保持され
た同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥのハイレベル
は、インバータ７２によって反転され、リセット信号と
なるフラグリセット信号ＦＬＡＧ＿ＲＳＴとして、フラ
グレジスタ５８のフリップフロップ６０のリセット入力
端子に入力される。フリップフロップ６０は、このフラ
グリセット信号ＦＬＡＧ＿ＲＳＴによってリセットさ
れ、ライトフラグ信号ＷＲ＿ＦＬＡＧがローレベルとな
る。

【００６１】その後、図示例のレジスタ回路５２におい
ては、カウントアップ回路２４によって、カウントアッ
プ信号ＣＯＵＮＴ＿ＵＰに応じて、内部レジスタ１２の
データが適宜カウントアップされる。なお、レジスタ回
路５２においては、システムクロックＳＹＳＴＥＭ＿Ｃ
ＬＯＣＫが動作中の場合であっても、同じように、ＣＰ
Ｕから内部レジスタ１２へデータを書き込むことができ
るのは言うまでもないことである。

【００６２】このように、本発明のレジスタ回路におい
ては、図１に示されるレジスタ回路１０、および、図３
に示されるレジスタ回路５２のいずれの構成の場合であ
っても、システムクロックが動作中にはもちろん、シス
テムクロックが停止されていたとしても、ＣＰＵから周
辺デバイスの内部レジスタにデータを書き込むことがで
きるし、かつ、内部レジスタのデータをシステムクロッ
クに同期させて変更することもできる。

【００６３】また、本発明のレジスタ回路は、例えば図
９に示される従来のレジスタ回路９８と比較して、ＣＰ
Ｕからのアドレスやデータを保持するための数十個のフ
リップフロップが必要ないため、回路規模を削減するこ
とができるという利点もある。また、従来のレジスタ回
路では、システムクロックを停止することはできなかっ
たが、本発明のレジスタ回路においては、システムクロ
ックを停止することができるため、消費電力を削減する
ことができる。

【００６４】例えば、パーソナルコンピュータ等の補助
記憶装置として使用されるハードディスクの標準インタ
ーフェースであるＩＤＥ（Intelligent Drive Electron
ics）インターフェースのコントローラＬＳＩにおいて
は、ＣＰＵから、転送セクタ数、セクタ番号、シリンダ
番号、ヘッド番号を所定のレジスタに設定した後、読み
出しまたは書き込みのコマンドを所定のレジスタに書き
込むことによって、データの読み出しまたは書き込みが
行われる。

【００６５】また、コマンドの実行時には、１セクタの
データの読み出しまたは書き込みが終了する毎に、例え
ば転送セクタ数がデクリメント（−１）され、セクタ番
号がインクリメント（＋１）される。このように、ＩＤ
ＥインターフェースのコントローラＬＳＩにおいては、
まず、ＣＰＵによって各レジスタに初期値が設定された
後、コントローラＬＳＩの内部で、ＣＰＵによって設定
された各レジスタの値が変更されて使用される。

【００６６】ここで、ＩＤＥインターフェースのコント
ローラＬＳＩにおいては、例えば消費電力を削減するた
めに、コントローラＬＳＩのシステムクロックを停止し
た場合であっても、ＣＰＵからコントローラＬＳＩの各
内部レジスタへのデータの書き込みは可能でなければな
らない。また、読み出しまたは書き込みのコマンドが所
定のレジスタに書き込まれると、システムクロックが再
起動され、コントローラＬＳＩの動作が再開されなけれ
ばならない。

【００６７】しかしながら、既に述べたように、図９に
示される従来のレジスタ回路９８の構成では、システム
クロックを停止すると、ＣＰＵからのデータを内部レジ
スタ１２に書き込むことができないため、単純にシステ
ムクロックを停止することはできないが、本発明のレジ
スタ回路１０，５２の構成であれば、システムクロック
を停止しても、内部レジスタ１２にデータを書き込むこ
とができるため、システムクロックを停止して消費電力
を削減することができる。

【００６８】このように、本発明のレジスタ回路は、例
えばＣＰＵおよび周辺デバイスの両方からデータが書き
込まれる内部レジスタを有する周辺デバイスにおいて、
システムクロックを停止する必要のある場合に好適に用
いることができる。なお、上記実施例においては、周辺
デバイスの内部で、内部レジスタの値が変更される場合
の一例として、カウントアップ回路を例示しているが、
これに限定されるものではない。

【００６９】以上、本発明のレジスタ回路について詳細
に説明したが、本発明は上記実施例に限定されず、本発
明の主旨を逸脱しない範囲において、種々の改良や変更
をしてもよいのはもちろんである。

【００７０】

【発明の効果】以上詳細に説明したように、本発明のレ
ジスタ回路においては、周辺デバイスのシステムクロッ
クが動作しているときはもちろん、停止されているとき
でも、ＣＰＵから周辺デバイスの内部レジスタにデータ
を書き込むことができるし、周辺デバイスの内部で、シ
ステムクロックに同期して内部レジスタの値を変更する
こともできる。このため、本発明のレジスタ回路によれ
ば、特定の条件を満足したときに、周辺デバイスのシス
テムクロックを停止して消費電力を削減することができ
る。また、本発明のレジスタ回路によれば、従来のレジ
スタ回路のように、ＣＰＵからのアドレスやデータを一
旦保持しておく必要がないため、回路規模を大幅に削減
することができるという効果もある。

【図面の簡単な説明】

【図１】本発明のレジスタ回路の一実施例の構成回路
図である。

【図２】（ａ）および（ｂ）は、ともに図１に示され
る本発明のレジスタ回路の動作を表す一実施例のタイミ
ングチャートである。

【図３】本発明のレジスタ回路の別の実施例の構成回
路図である。

【図４】図３に示される本発明のレジスタ回路の動作
を表す一実施例のタイミングチャートである。

【図５】従来のレジスタ回路の一例の構成回路図であ
る。

【図６】図５に示される従来のレジスタ回路の動作を
表す一例のタイミングチャートである。

【図７】従来のレジスタ回路の別の例の構成回路図で
ある。

【図８】図７に示される従来のレジスタ回路の動作を
表す一例のタイミングチャートである。

【図９】従来のレジスタ回路のさらに別の例の構成回
路図である。

【符号の説明】

１０，５２，７８，９４，９８レジスタ回路１２内部レジスタ１４アドレスデコード回路１６，６２タイミング発生回路１８，７４セレクタ回路２０グリッチ防止回路２２クロック停止回路２４カウントアップ回路２６アドレスデコーダ３０，３２，４０，５６，６０，６４，６６，７０，８
０，８２，８４，８６フリップフロップ３４，３６，４２，５０，７６，９２セレクタ４８インクリメンタ５４データレジスタ５８フラグレジスタ９０ＡＮＤゲート７２インバータ２８，３８，４６，６８，８８，９６ゲートＣＰＵ＿ＡＤＤＲＥＳＳＣＰＵアドレスＣＰＵ＿ＤＡＴＡＣＰＵデータＣＰＵ＿ＷＲＩＴＥライト信号ＳＹＳＴＥＭ＿ＣＬＯＣＫシステムクロックＣＰＵ＿ＷＲ＿Ｄ１，ＣＰＵ＿ＷＲ＿Ｄ２，ＲＥＧ＿Ｃ
Ｋ＿ＳＥＬタイミング信号ＣＬＯＣＫ＿ＳＴＯＰクロックストップ信号ＲＥＧ＿ＷＲＩＴＥレジスタライト信号ＲＥＧ＿ＤＡＴＡレジスタデータＲＥＧ＿ＣＬＯＣＫレジスタクロックＣＯＵＮＴ＿ＵＰカウントアップ信号ＳＹＮＣ＿ＷＲＩＴＥ同期ライト信号ＷＲ＿ＦＬＡＧライトフラグ信号ＦＬＡＧ＿ＲＳＴフラグリセット信号ＬＡＴＣＨ＿ＡＤＤＲＥＳＳラッチアドレスＬＡＴＣＨ＿ＤＡＴＡラッチデータ

Claims

【特許請求の範囲】

【請求項１】システムクロックに同期して動作する周辺
デバイスの内部レジスタにデータを書き込むためのレジ
スタ回路であって、ＣＰＵからの書込信号を前記システムクロックに同期さ
せることによって、前記ＣＰＵからのデータを前記内部
レジスタに書き込むためのタイミング信号を発生するタ
イミング発生回路と、前記タイミング信号に応じて、前
記ＣＰＵからのデータまたは前記周辺デバイスの内部で
発生されたデータのいずれか一方を書込データとして出
力する第１のセレクタ回路と、前記タイミング信号に応
じて、前記ＣＰＵからの書込信号または前記システムク
ロックのいずれか一方を書込クロックとして出力する第
２のセレクタ回路と、前記ＣＰＵからの書込信号と前記
システムクロックとを切り替えるときに、前記書込クロ
ックにグリッチが発生するのを防止するグリッチ防止回
路とを有し、前記書込クロックによって、前記内部レジスタに前記書
込データを書き込むことを特徴とするレジスタ回路。
【請求項２】請求項１に記載のレジスタ回路であって、さらに、前記システムクロックが停止されたときに、前
記第１のセレクタ回路からは、前記ＣＰＵからのデータ
が前記書込データとして出力され、かつ、前記第２のセ
レクタ回路からは、前記ＣＰＵからの書込信号が書込ク
ロックとして出力されるように制御するクロック停止回
路を有することを特徴とするレジスタ回路。
【請求項３】システムクロックに同期して動作する周辺
デバイスの内部レジスタにデータを書き込むためのレジ
スタ回路であって、ＣＰＵからのデータを保持するデータレジスタと、この
データレジスタに前記ＣＰＵからのデータが保持された
ことを示す書込フラグを保持するフラグレジスタと、前
記書込フラグを前記システムクロックに同期させること
によって、前記データレジスタに保持された前記ＣＰＵ
からのデータを前記内部レジスタに書き込むためのタイ
ミング信号を発生し、かつ、前記フラグレジスタに保持
された書込フラグをクリアするためのリセット信号を発
生するタイミング発生回路と、前記タイミング信号に応
じて、前記データレジスタに保持されたデータまたは前
記周辺デバイスの内部で発生されたデータのいずれか一
方を書込データとして出力するセレクタ回路とを有し、前記タイミング信号に応じて、前記システムクロックに
よって、前記内部レジスタに前記書込データを書き込ん
だ後、前記リセット信号によって、前記フラグレジスタ
に保持された書込フラグをクリアすることを特徴とする
レジスタ回路。