JP2002109490A - メモリカードおよびクロック制御回路 - Google Patents
メモリカードおよびクロック制御回路Info
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- JP2002109490A JP2002109490A JP2000300446A JP2000300446A JP2002109490A JP 2002109490 A JP2002109490 A JP 2002109490A JP 2000300446 A JP2000300446 A JP 2000300446A JP 2000300446 A JP2000300446 A JP 2000300446A JP 2002109490 A JP2002109490 A JP 2002109490A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
Abstract
(57)【要約】
【課題】不揮発性メモリに対するリード／ライト性能の
低下を招くことなく、メモリカードの十分な低消費電力
化を図る。 【解決手段】コントローラ１１１がコマンド待ちのアイ
ドル状態になった場合、コントローラ１１１のコアロジ
ックへのクロックＣＬＫ１の供給がクロック制御回路２
０８によって自動的に停止される。この場合、クロック
制御回路２０８は、その内部のＰＬＬの発振を停止させ
る第１クロック制御モードと、ＰＬＬの発振動作を維持
した状態でＰＬＬからコントローラ１１１へのクロック
ＣＬＫ１の供給を遮断する第２クロック制御モードとを
有しており、メモリカード１１の現在のステートが所定
の応答性能が要求されるステート（Ｑステート）である
場合と、そうではない場合（Ｓステート）とで、クロッ
ク制御モードが使い分けられる。
低下を招くことなく、メモリカードの十分な低消費電力
化を図る。 【解決手段】コントローラ１１１がコマンド待ちのアイ
ドル状態になった場合、コントローラ１１１のコアロジ
ックへのクロックＣＬＫ１の供給がクロック制御回路２
０８によって自動的に停止される。この場合、クロック
制御回路２０８は、その内部のＰＬＬの発振を停止させ
る第１クロック制御モードと、ＰＬＬの発振動作を維持
した状態でＰＬＬからコントローラ１１１へのクロック
ＣＬＫ１の供給を遮断する第２クロック制御モードとを
有しており、メモリカード１１の現在のステートが所定
の応答性能が要求されるステート（Ｑステート）である
場合と、そうではない場合（Ｓステート）とで、クロッ
ク制御モードが使い分けられる。
Description
【０００１】
【発明の属する技術分野】本発明は各種電子機器に装着
して使用可能なメモリカードおよびクロック制御回路に
関する。
して使用可能なメモリカードおよびクロック制御回路に
関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータ、ＰＤ
Ａ、カメラ、携帯電話等の携帯可能な小型電子機器にお
いては、メモリカードが装着可能に構成されている。メ
モリカードとしては、ＰＣカードや、それよりもさらに
小型の各種カードメディアが利用され始めている。代表
的な小型カードメディアとしては、ＳＤ（Secure Digit
al）カードが知られている。
Ａ、カメラ、携帯電話等の携帯可能な小型電子機器にお
いては、メモリカードが装着可能に構成されている。メ
モリカードとしては、ＰＣカードや、それよりもさらに
小型の各種カードメディアが利用され始めている。代表
的な小型カードメディアとしては、ＳＤ（Secure Digit
al）カードが知られている。
【０００３】このＳＤカードは、信号ピン数が９ピンで
あり、そのうちの４ピンをデータ線として用いている。
つまりＳＤカードでは、４ビットデータ転送を実現する
ことで、それ以前の１ビットデータ転送を行う他の小型
メモリカードに比べてデータ転送能力の向上を図ってい
る。
あり、そのうちの４ピンをデータ線として用いている。
つまりＳＤカードでは、４ビットデータ転送を実現する
ことで、それ以前の１ビットデータ転送を行う他の小型
メモリカードに比べてデータ転送能力の向上を図ってい
る。
【０００４】ところで、最近では、このような小型カー
ドメディアにおいてもその内部回路の低消費電力化の実
現が要求されている。
ドメディアにおいてもその内部回路の低消費電力化の実
現が要求されている。
【０００５】
【発明が解決しようとする課題】回路の消費電力を下げ
る手法としては、従来より回路への動作クロックの供給
を停止させる技術が知られている。ＰＬＬ（Phase Lock
ed Loop）を含む回路では、ＰＬＬからの出力クロック
の供給を停止するよりも、ＰＬＬそのものの動作を停止
した方が低消費電力化に効果がある。
る手法としては、従来より回路への動作クロックの供給
を停止させる技術が知られている。ＰＬＬ（Phase Lock
ed Loop）を含む回路では、ＰＬＬからの出力クロック
の供給を停止するよりも、ＰＬＬそのものの動作を停止
した方が低消費電力化に効果がある。
【０００６】しかし、ＰＬＬを一旦動作停止させてから
発振を再開すると、ＰＬＬからの出力クロックを使用で
きるようになるまでにＰＬＬの安定化時間が必要となる
ため、回路の動作性能が低下されてしまうことになる。
特に、フラッシュＥＥＰＲＯＭ等の不揮発性メモリを内
蔵したメモリカードにおいては、もともと不揮発性メモ
リに対するアクセスに比較的多くの時間を要するので、
ＰＬＬを停止させてしまうと、メモリカードの内部回路
の動作再開までに要する時間と相まって、その性能は著
しく低下することになる。
発振を再開すると、ＰＬＬからの出力クロックを使用で
きるようになるまでにＰＬＬの安定化時間が必要となる
ため、回路の動作性能が低下されてしまうことになる。
特に、フラッシュＥＥＰＲＯＭ等の不揮発性メモリを内
蔵したメモリカードにおいては、もともと不揮発性メモ
リに対するアクセスに比較的多くの時間を要するので、
ＰＬＬを停止させてしまうと、メモリカードの内部回路
の動作再開までに要する時間と相まって、その性能は著
しく低下することになる。
【０００７】本発明は上述の事情に鑑みてなされたもの
であり、性能低下を招くことなく、十分な低消費電力化
を実現できるメモリカードおよびクロック制御回路を提
供することを目的とする。
であり、性能低下を招くことなく、十分な低消費電力化
を実現できるメモリカードおよびクロック制御回路を提
供することを目的とする。
【０００８】
【課題を解決するための手段】上述の課題を解決するた
め、本発明は、ホスト装置に取り外し自在に装着可能な
メモリカードであって、データを記憶する不揮発性メモ
リと、前記ホスト装置からのコマンドに応じて、前記不
揮発性メモリへのデータ書き込み及び前記不揮発性メモ
リからのデータ読み出しを含むコマンド処理を実行する
コントローラと、前記コントローラに供給するクロック
を生成するＰＬＬを含むクロック発生回路と、前記コン
トローラがコマンド待ちのアイドル状態になった場合、
前記コントローラのコアロジックへのクロックの供給を
停止するクロック制御手段であって、前記メモリカード
の現在のステートが所定の応答性能が要求されるステー
トであるか否かに応じて、前記ＰＬＬの発振を停止させ
る第１クロック制御モードと、前記ＰＬＬの発振動作を
維持した状態で前記ＰＬＬから前記コントローラへのク
ロックの供給を遮断する第２クロック制御モードとを選
択的に使用するクロック制御手段とを具備することを特
徴とする。
め、本発明は、ホスト装置に取り外し自在に装着可能な
メモリカードであって、データを記憶する不揮発性メモ
リと、前記ホスト装置からのコマンドに応じて、前記不
揮発性メモリへのデータ書き込み及び前記不揮発性メモ
リからのデータ読み出しを含むコマンド処理を実行する
コントローラと、前記コントローラに供給するクロック
を生成するＰＬＬを含むクロック発生回路と、前記コン
トローラがコマンド待ちのアイドル状態になった場合、
前記コントローラのコアロジックへのクロックの供給を
停止するクロック制御手段であって、前記メモリカード
の現在のステートが所定の応答性能が要求されるステー
トであるか否かに応じて、前記ＰＬＬの発振を停止させ
る第１クロック制御モードと、前記ＰＬＬの発振動作を
維持した状態で前記ＰＬＬから前記コントローラへのク
ロックの供給を遮断する第２クロック制御モードとを選
択的に使用するクロック制御手段とを具備することを特
徴とする。
【０００９】このメモリカードにおいては、コントロー
ラがコマンド待ちのアイドル状態になった場合、コント
ローラのコアロジックへのクロックの供給がクロック制
御手段によって自動的に停止される。この場合、クロッ
ク制御手段は、ＰＬＬの発振を停止させる第１クロック
制御モードと、ＰＬＬの発振動作を維持した状態でＰＬ
Ｌからコントローラへのクロックの供給を遮断する第２
クロック制御モードとを有しており、メモリカードの現
在のステートが所定の応答性能が要求されるステートで
ある場合と、そうではない場合とで、クロック制御モー
ドが使い分けられる。所定の応答性能が要求されるステ
ートであればクロック供給を高速に再開可能な第２クロ
ック制御モードを用い、所定の応答性能が要求されない
ステートであれば、より低消費電力化の効果の大きい第
１クロック制御モードを用いることにより、不揮発性メ
モリに対するリード／ライト性能の低下を招くことな
く、メモリカードの十分な低消費電力化を実現できる。
ラがコマンド待ちのアイドル状態になった場合、コント
ローラのコアロジックへのクロックの供給がクロック制
御手段によって自動的に停止される。この場合、クロッ
ク制御手段は、ＰＬＬの発振を停止させる第１クロック
制御モードと、ＰＬＬの発振動作を維持した状態でＰＬ
Ｌからコントローラへのクロックの供給を遮断する第２
クロック制御モードとを有しており、メモリカードの現
在のステートが所定の応答性能が要求されるステートで
ある場合と、そうではない場合とで、クロック制御モー
ドが使い分けられる。所定の応答性能が要求されるステ
ートであればクロック供給を高速に再開可能な第２クロ
ック制御モードを用い、所定の応答性能が要求されない
ステートであれば、より低消費電力化の効果の大きい第
１クロック制御モードを用いることにより、不揮発性メ
モリに対するリード／ライト性能の低下を招くことな
く、メモリカードの十分な低消費電力化を実現できる。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１には、本発明の一実施形態に係
るＳＤメモリカード１１とそれを装着して使用可能な電
子機器（ホスト）１２との関係が示されている。
施形態を説明する。図１には、本発明の一実施形態に係
るＳＤメモリカード１１とそれを装着して使用可能な電
子機器（ホスト）１２との関係が示されている。
【００１１】本ＳＤメモリカード１１は、例えばパーソ
ナルコンピュータ、ＰＤＡ、カメラ、携帯電話等の各種
ホスト装置１２に設けられたメモリカード装着スロット
に着脱自在に装着して使用される。ＳＤメモリカード１
１とホスト１２との間の通信は全てホスト１２からのコ
マンドによって制御される。
ナルコンピュータ、ＰＤＡ、カメラ、携帯電話等の各種
ホスト装置１２に設けられたメモリカード装着スロット
に着脱自在に装着して使用される。ＳＤメモリカード１
１とホスト１２との間の通信は全てホスト１２からのコ
マンドによって制御される。
【００１２】ＳＤメモリカード１１には、図時のよう
に、コントローラ１１１およびメモリコア１１２が内蔵
されている。メモリコア１１２は例えばフラッシュＥＥ
ＰＲＯＭ等の不揮発性メモリから構成されている。コン
トローラ１１１はホスト１２からのコマンドに応じた動
作（コマンド処理）を実行するためのものであり、ホス
ト１２からのコマンドに応じて、メモリコア１１２への
データ書き込み及びメモリコア１１２からのデータ読み
出し等を含む各種コマンド処理を実行する。
に、コントローラ１１１およびメモリコア１１２が内蔵
されている。メモリコア１１２は例えばフラッシュＥＥ
ＰＲＯＭ等の不揮発性メモリから構成されている。コン
トローラ１１１はホスト１２からのコマンドに応じた動
作（コマンド処理）を実行するためのものであり、ホス
ト１２からのコマンドに応じて、メモリコア１１２への
データ書き込み及びメモリコア１１２からのデータ読み
出し等を含む各種コマンド処理を実行する。
【００１３】コントローラ１１１には、図示のように、
入出力インタフェース２０１、ＭＰＵ２０２、メモリイ
ンタフェース２０３、バッファメモリ２０４、ＲＯＭ２
０５、バッファメモリ用制御ロジック２０６、ＲＯＭ用
制御ロジック２０７、およびクロック制御回路２０８が
設けられている。入出力インタフェース２０１はホスト
１２との間でコマンド／データを授受するためのもので
あり、ホスト１２との間の通信はクロックＣＬＫ線、コ
マンドＣＭＤ線、および４本のデータ線ＤＡＴ３：０を
介して行われる。ホスト１２からＳＤメモリカード１１
へのコマンドＣＭＤの転送、およびホスト１２とＳＤメ
モリカード１１との間のデータ転送は、ホスト１２から
供給されるクロックＣＬＫに同期して実行される。
入出力インタフェース２０１、ＭＰＵ２０２、メモリイ
ンタフェース２０３、バッファメモリ２０４、ＲＯＭ２
０５、バッファメモリ用制御ロジック２０６、ＲＯＭ用
制御ロジック２０７、およびクロック制御回路２０８が
設けられている。入出力インタフェース２０１はホスト
１２との間でコマンド／データを授受するためのもので
あり、ホスト１２との間の通信はクロックＣＬＫ線、コ
マンドＣＭＤ線、および４本のデータ線ＤＡＴ３：０を
介して行われる。ホスト１２からＳＤメモリカード１１
へのコマンドＣＭＤの転送、およびホスト１２とＳＤメ
モリカード１１との間のデータ転送は、ホスト１２から
供給されるクロックＣＬＫに同期して実行される。
【００１４】なお、クロックＣＬＫは常時供給する必要
はなく、ホスト１２はＳＤメモリカード１１との通信が
不要なときはクロックＣＬＫを停止することができる。
入出力インタフェース２０１は、ホスト１２からのクロ
ックＣＬＫに同期して動作する。入出力インタフェース
２０１にはステートマシンレジスタ３１１が設けられて
おり、ここにＳＤメモリカード１１（コントローラ１１
１）の現在のステートが保持される。ＳＤメモリカード
１１には様々なステートが定義されており、ホスト１２
からのコマンドやＳＤメモリカード１１の内部動作の進
捗に合わせてステートの遷移が行われる。
はなく、ホスト１２はＳＤメモリカード１１との通信が
不要なときはクロックＣＬＫを停止することができる。
入出力インタフェース２０１は、ホスト１２からのクロ
ックＣＬＫに同期して動作する。入出力インタフェース
２０１にはステートマシンレジスタ３１１が設けられて
おり、ここにＳＤメモリカード１１（コントローラ１１
１）の現在のステートが保持される。ＳＤメモリカード
１１には様々なステートが定義されており、ホスト１２
からのコマンドやＳＤメモリカード１１の内部動作の進
捗に合わせてステートの遷移が行われる。
【００１５】すなわち、ＳＤメモリカード１１は、その
動作モードとしてＳＤメモリカード１１の属性等をホス
ト１２が識別するためのカード識別モードとホスト１２
との間のデータ転送を行うデータトランスファモードを
有しており、データトランスファモードには、スタンド
バイステート（Stand-by State）、トランスファステー
ト（Transfer State）、データ送信ステート（Sending-
data State）、データ受信ステート（Receive-data Sta
te）、プログラミングステート（ProgrammingState）、
ディスクコネクトステート（Disconnect State）などが
定義されている。
動作モードとしてＳＤメモリカード１１の属性等をホス
ト１２が識別するためのカード識別モードとホスト１２
との間のデータ転送を行うデータトランスファモードを
有しており、データトランスファモードには、スタンド
バイステート（Stand-by State）、トランスファステー
ト（Transfer State）、データ送信ステート（Sending-
data State）、データ受信ステート（Receive-data Sta
te）、プログラミングステート（ProgrammingState）、
ディスクコネクトステート（Disconnect State）などが
定義されている。
【００１６】スタンドバイステート（Stand-by State）
はカード識別モードからデータトランスファモードに移
行したときの最初のステートであり、このステートで
は、メモリアクセスに関するコマンドはホスト１２から
送信されない。トランスファステート（Transfer Stat
e）は、ホスト１２からのメモリアクセスに関するコマ
ンドを受け付けることが可能なステートであり、メモリ
アクセスに関するコマンドの受信待ちが行われる。トラ
ンスファステート（Transfer State）でメモリアクセス
に関するコマンドを受信すると、そのコマンドの種類に
応じてデータ送信ステート（Sending-data State）また
はデータ受信ステート（Receive-data State）に遷移さ
れる。スタンドバイステート（Stand-by State）とトラ
ンスファステート（Transfer State）との間の遷移は、
ホスト１２からのコマンドによって行うことができる。
メモリアクセスを行う場合には、ホスト１２は、ＳＤメ
モリカード１１をスタンドバイステート（Stand-by Sta
te）からトランスファステート（Transfer State）に一
旦遷移させることが必要となる。つまり、スタンドバイ
ステート（Stand-by State）では、トランスファステー
ト（Transfer State）への遷移を示すコマンドを受け付
けることができる。
はカード識別モードからデータトランスファモードに移
行したときの最初のステートであり、このステートで
は、メモリアクセスに関するコマンドはホスト１２から
送信されない。トランスファステート（Transfer Stat
e）は、ホスト１２からのメモリアクセスに関するコマ
ンドを受け付けることが可能なステートであり、メモリ
アクセスに関するコマンドの受信待ちが行われる。トラ
ンスファステート（Transfer State）でメモリアクセス
に関するコマンドを受信すると、そのコマンドの種類に
応じてデータ送信ステート（Sending-data State）また
はデータ受信ステート（Receive-data State）に遷移さ
れる。スタンドバイステート（Stand-by State）とトラ
ンスファステート（Transfer State）との間の遷移は、
ホスト１２からのコマンドによって行うことができる。
メモリアクセスを行う場合には、ホスト１２は、ＳＤメ
モリカード１１をスタンドバイステート（Stand-by Sta
te）からトランスファステート（Transfer State）に一
旦遷移させることが必要となる。つまり、スタンドバイ
ステート（Stand-by State）では、トランスファステー
ト（Transfer State）への遷移を示すコマンドを受け付
けることができる。
【００１７】トランスファステート（Transfer State）
でデータリードコマンドを受信したとき、データ送信ス
テート（Sending-data State）に移行する。データ送信
ステート（Sending-data State）はメモリコア１１２か
らデータを読み出して、ＳＤメモリカード１１からホス
ト１２に読み出しデータを送信するステートである。リ
ードコマンド処理が完了すると、トランスファステート
（Transfer State）に戻る。
でデータリードコマンドを受信したとき、データ送信ス
テート（Sending-data State）に移行する。データ送信
ステート（Sending-data State）はメモリコア１１２か
らデータを読み出して、ＳＤメモリカード１１からホス
ト１２に読み出しデータを送信するステートである。リ
ードコマンド処理が完了すると、トランスファステート
（Transfer State）に戻る。
【００１８】トランスファステート（Transfer State）
でデータライトコマンドを受信したときは、データ受信
ステート（Receive-data State）に移行する。データ受
信ステート（Receive-data State）はホスト１２から転
送される書き込みデータを受信してバッファメモリ２０
４に蓄積するステートである。全ての書き込みデータの
受信が終了すると、データ受信ステート（Receive-data
State）からプログラミングステート（Programming St
ate）に移る。プログラミングステート（Programming S
tate）は、バッファメモリ２０４に蓄積されている書き
込みデータをメモリコア１１２に書き込んでいるステー
トである。データ書き込みが終了すると、トランスファ
ステート（Transfer State）に戻る。
でデータライトコマンドを受信したときは、データ受信
ステート（Receive-data State）に移行する。データ受
信ステート（Receive-data State）はホスト１２から転
送される書き込みデータを受信してバッファメモリ２０
４に蓄積するステートである。全ての書き込みデータの
受信が終了すると、データ受信ステート（Receive-data
State）からプログラミングステート（Programming St
ate）に移る。プログラミングステート（Programming S
tate）は、バッファメモリ２０４に蓄積されている書き
込みデータをメモリコア１１２に書き込んでいるステー
トである。データ書き込みが終了すると、トランスファ
ステート（Transfer State）に戻る。
【００１９】ホスト１２からのコマンド待ちが生じるス
テートは、スタンドバイステート（Stand-by State）と
トランスファステート（Transfer State）である。本実
施形態では、トランスファステート（Transfer State）
を高速応答性が要求されるステート（以下、Ｑステート
と称する）とし、スタンドバイステート（Stand-by Sta
te）を高速応答性が要求されないステート（以下、Ｓス
テートと称する）とする。この様子を図３に示す。ＳＤ
メモリカード１１（具体的にはコントローラ１１１）が
コマンド待ちによるアイドル状態になった場合、ＳＤメ
モリカード１１の現在のステートがスタンドバイステー
ト（以下、ＳＴＢＹとする）、すなわちＳステートであ
ればより低消費電力のクロック制御を行い、トランスフ
ァステート（以下、ＴＲＮ）、すなわちＱステートであ
ればより復帰の速いクロック制御を行う。
テートは、スタンドバイステート（Stand-by State）と
トランスファステート（Transfer State）である。本実
施形態では、トランスファステート（Transfer State）
を高速応答性が要求されるステート（以下、Ｑステート
と称する）とし、スタンドバイステート（Stand-by Sta
te）を高速応答性が要求されないステート（以下、Ｓス
テートと称する）とする。この様子を図３に示す。ＳＤ
メモリカード１１（具体的にはコントローラ１１１）が
コマンド待ちによるアイドル状態になった場合、ＳＤメ
モリカード１１の現在のステートがスタンドバイステー
ト（以下、ＳＴＢＹとする）、すなわちＳステートであ
ればより低消費電力のクロック制御を行い、トランスフ
ァステート（以下、ＴＲＮ）、すなわちＱステートであ
ればより復帰の速いクロック制御を行う。
【００２０】ＭＰＵ２０２はＳＤメモリカード１１全体
の動作制御を行うプロセッサであり、ＲＯＭ２０５に記
憶されたプログラムに従って各種コマンド処理を実行す
る。メモリインタフェース２０３はメモリコア１１２を
アクセス制御するためのものであり、ＭＰＵ２０２の制
御の下に、データ書き込み、データ読み出し、消去等の
メモリアクセスを実行する。バッファメモリ２０４は主
にホスト１２からの書き込みデータのポステッドバッフ
ァとして使用される。フラッシュＥＥＰＲＯＭに代表さ
れる不揮発性メモリの多くはデータ書き換えの度にブロ
ック単位で消去動作と書き込み動作を行うことが必要と
なるので、書き込み完了までには多くの時間を要する。
このため、本ＳＤメモリカード１１では、バッファメモ
リ２０４にホスト１２からの書き込みデータが蓄積され
た段階でコマンド処理の終了をホスト１２に通知し、そ
の後でフラッシュＥＥＰＲＯＭに対する消去動作と書き
込み動作をコントローラ１１１内でローカルに実行する
という方式を採用している。
の動作制御を行うプロセッサであり、ＲＯＭ２０５に記
憶されたプログラムに従って各種コマンド処理を実行す
る。メモリインタフェース２０３はメモリコア１１２を
アクセス制御するためのものであり、ＭＰＵ２０２の制
御の下に、データ書き込み、データ読み出し、消去等の
メモリアクセスを実行する。バッファメモリ２０４は主
にホスト１２からの書き込みデータのポステッドバッフ
ァとして使用される。フラッシュＥＥＰＲＯＭに代表さ
れる不揮発性メモリの多くはデータ書き換えの度にブロ
ック単位で消去動作と書き込み動作を行うことが必要と
なるので、書き込み完了までには多くの時間を要する。
このため、本ＳＤメモリカード１１では、バッファメモ
リ２０４にホスト１２からの書き込みデータが蓄積され
た段階でコマンド処理の終了をホスト１２に通知し、そ
の後でフラッシュＥＥＰＲＯＭに対する消去動作と書き
込み動作をコントローラ１１１内でローカルに実行する
という方式を採用している。
【００２１】この場合、ホスト１２からのクロックＣＬ
Ｋはコマンド処理の終了通知を受けた時点で停止されて
しまう可能性があるので、ＳＤメモリカード１１には動
作クロックを独自に発生するクロック制御回路２０８を
備えている。
Ｋはコマンド処理の終了通知を受けた時点で停止されて
しまう可能性があるので、ＳＤメモリカード１１には動
作クロックを独自に発生するクロック制御回路２０８を
備えている。
【００２２】入出力インタフェース２０１は前述したよ
うにホスト１２からのクロックＣＬＫで動作するが、コ
ントローラ１１１のコアロジック、つまり、ＭＰＵ２０
２、メモリインタフェース２０３、バッファメモリ用制
御ロジック２０６、ＲＯＭ用制御ロジック２０７は、ク
ロック制御回路２０８から発生されるクロックＣＬＫ１
で動作する。
うにホスト１２からのクロックＣＬＫで動作するが、コ
ントローラ１１１のコアロジック、つまり、ＭＰＵ２０
２、メモリインタフェース２０３、バッファメモリ用制
御ロジック２０６、ＲＯＭ用制御ロジック２０７は、ク
ロック制御回路２０８から発生されるクロックＣＬＫ１
で動作する。
【００２３】クロック制御回路２０８はＰＬＬを用いた
クロック発生回路であり、内部発振器からのクロックを
ＰＬＬによって逓倍し、それをクロックＣＬＫ１として
出力する。クロック制御回路２０８の動作はコントロー
ラ１１１内で発生されるクロック制御信号Ｑ＿ＯＦＦ、
Ｓ＿ＯＦＦ、ＣＬＫ＿ＯＮによって制御される。クロッ
ク制御信号Ｑ＿ＯＦＦはＱステート時のクロック停止指
示信号であり、Ｑ＿ＯＦＦが入力された場合には、クロ
ックＣＬＫ１を生成するＰＬＬの発振動作を維持した状
態でＰＬＬからの出力クロックであるクロックＣＬＫ１
の発生が停止される。一方、Ｓ＿ＯＦＦはＳステート時
のクロック停止指示信号であり、Ｓ＿ＯＦＦが入力され
た場合には、クロックＣＬＫ１を生成するＰＬＬの発振
動作そのものが停止される。ＣＬＫ＿ＯＮはクロック供
給の再開指示信号である。
クロック発生回路であり、内部発振器からのクロックを
ＰＬＬによって逓倍し、それをクロックＣＬＫ１として
出力する。クロック制御回路２０８の動作はコントロー
ラ１１１内で発生されるクロック制御信号Ｑ＿ＯＦＦ、
Ｓ＿ＯＦＦ、ＣＬＫ＿ＯＮによって制御される。クロッ
ク制御信号Ｑ＿ＯＦＦはＱステート時のクロック停止指
示信号であり、Ｑ＿ＯＦＦが入力された場合には、クロ
ックＣＬＫ１を生成するＰＬＬの発振動作を維持した状
態でＰＬＬからの出力クロックであるクロックＣＬＫ１
の発生が停止される。一方、Ｓ＿ＯＦＦはＳステート時
のクロック停止指示信号であり、Ｓ＿ＯＦＦが入力され
た場合には、クロックＣＬＫ１を生成するＰＬＬの発振
動作そのものが停止される。ＣＬＫ＿ＯＮはクロック供
給の再開指示信号である。
【００２４】次に、図２を参照して、クロック制御の仕
組みについて説明する。
組みについて説明する。
【００２５】クロック制御回路２０８は図示のように源
発振器４０１、ＰＬＬ４０２、および出力回路４０３を
備えている。ＰＬＬ４０２は、位相比較器、ローパスフ
ィルタ、ＶＣＯ、分周器などによって構成されている。
Ｑ＿ＯＦＦが入力された時には、出力回路４０３がオフ
され、これによってＰＬＬ４０２からのクロックの出力
が遮断される。一方、Ｓ＿ＯＦＦが入力された時には、
源発振器４０１、ＰＬＬ４０２、および出力回路４０３
が全てオフされる。
発振器４０１、ＰＬＬ４０２、および出力回路４０３を
備えている。ＰＬＬ４０２は、位相比較器、ローパスフ
ィルタ、ＶＣＯ、分周器などによって構成されている。
Ｑ＿ＯＦＦが入力された時には、出力回路４０３がオフ
され、これによってＰＬＬ４０２からのクロックの出力
が遮断される。一方、Ｓ＿ＯＦＦが入力された時には、
源発振器４０１、ＰＬＬ４０２、および出力回路４０３
が全てオフされる。
【００２６】Ｑ＿ＯＦＦは２入力ＡＮＤゲートＧ１を介
してクロック制御回路２０８に入力される。ＡＮＤゲー
ト回路Ｇ１の第１入力にはトランスファステート（ＴＲ
ＡＮ）である時にステートマシンレジスタ３１１の所定
ビット位置にセットされるビット“１”がＱステート信
号として入力され、またその第２入力にはクロック停止
指示（ＣＬＫ＿ＳＴＰ）発生回路３１４からの出力信号
が入力される。クロック停止指示（ＣＬＫ＿ＳＴＰ）発
生回路３１４は、ＭＰＵ２０２のレジスタ３１２の所定
ビット位置に“１”のクロック停止指示ビットＣＬＫ＿
ＳＴＰがセットされた時に、“１”のパルスを発生す
る。
してクロック制御回路２０８に入力される。ＡＮＤゲー
ト回路Ｇ１の第１入力にはトランスファステート（ＴＲ
ＡＮ）である時にステートマシンレジスタ３１１の所定
ビット位置にセットされるビット“１”がＱステート信
号として入力され、またその第２入力にはクロック停止
指示（ＣＬＫ＿ＳＴＰ）発生回路３１４からの出力信号
が入力される。クロック停止指示（ＣＬＫ＿ＳＴＰ）発
生回路３１４は、ＭＰＵ２０２のレジスタ３１２の所定
ビット位置に“１”のクロック停止指示ビットＣＬＫ＿
ＳＴＰがセットされた時に、“１”のパルスを発生す
る。
【００２７】クロック停止指示ビットＣＬＫ＿ＳＴＰ
は、コマンド待ちによるアイドル状態であるときにＭＰ
Ｕ２０２によってセットされる。ＭＰＵ２０２は、コマ
ンド処理（内部動作も含めて）が完了した時にアイドル
状態となる。すなわち、図４に示すように、ＭＰＵ２０
２は、ホストからコマンドが送信されてきたことが入出
力インタフェース２０１からの割り込みＩＮＴによって
通知されると、入出力インタフェース２０１からコマン
ドを取得し（ステップＳ１０１）、その取得したコマン
ドに対応するコマンド処理を実行する（ステップＳ１０
２）。そして、コマンド処理が終了すると、新たなコマ
ンド入力がないことを条件に、クロック停止指示ビット
ＣＬＫ＿ＳＴＰをレジスタ３１２にセットする（ステッ
プＳ１０３）。
は、コマンド待ちによるアイドル状態であるときにＭＰ
Ｕ２０２によってセットされる。ＭＰＵ２０２は、コマ
ンド処理（内部動作も含めて）が完了した時にアイドル
状態となる。すなわち、図４に示すように、ＭＰＵ２０
２は、ホストからコマンドが送信されてきたことが入出
力インタフェース２０１からの割り込みＩＮＴによって
通知されると、入出力インタフェース２０１からコマン
ドを取得し（ステップＳ１０１）、その取得したコマン
ドに対応するコマンド処理を実行する（ステップＳ１０
２）。そして、コマンド処理が終了すると、新たなコマ
ンド入力がないことを条件に、クロック停止指示ビット
ＣＬＫ＿ＳＴＰをレジスタ３１２にセットする（ステッ
プＳ１０３）。
【００２８】Ｓ＿ＯＦＦは２入力ＡＮＤゲートＧ２を介
してクロック制御回路２０８に入力される。ＡＮＤゲー
ト回路Ｇ２の第１入力にはスタンドバイステート（ＳＴ
ＢＹ）である時にステートマシンレジスタ３１１にセッ
トされるビット“１”がＳステート信号として入力さ
れ、またその第２入力にはクロック停止指示（ＣＬＫ＿
ＳＴＰ）発生回路３１４からの出力信号が入力される。
してクロック制御回路２０８に入力される。ＡＮＤゲー
ト回路Ｇ２の第１入力にはスタンドバイステート（ＳＴ
ＢＹ）である時にステートマシンレジスタ３１１にセッ
トされるビット“１”がＳステート信号として入力さ
れ、またその第２入力にはクロック停止指示（ＣＬＫ＿
ＳＴＰ）発生回路３１４からの出力信号が入力される。
【００２９】ＣＬＫ＿ＯＮは、ＣＬＫ＿ＯＮ発生回路３
１３から発生される。ＣＬＫ＿ＯＮ発生回路３１３は、
ホスト１２からのコマンド受信時に入出力インタフェー
ス２０１から発生される割り込みＩＮＴをトリガとして
ＣＬＫ＿ＯＮのパルスを発生する。
１３から発生される。ＣＬＫ＿ＯＮ発生回路３１３は、
ホスト１２からのコマンド受信時に入出力インタフェー
ス２０１から発生される割り込みＩＮＴをトリガとして
ＣＬＫ＿ＯＮのパルスを発生する。
【００３０】図５には、クロック制御回路２０８の具体
的な回路構成が示されている。
的な回路構成が示されている。
【００３１】クロック制御回路２０８には、図示のよう
に、ＲＳフリップフロップ５０１、源発振器５０２、Ｐ
ＬＬ５０３、ドライバ５０４、インバータ（ＩＮＶ）５
０５、カウンタ５０６、ＡＮＤゲート５０７、ＲＳフリ
ップフロップ５０８から構成されている。源発振器５０
２、ＰＬＬ５０３、およびドライバ５０４は、それぞれ
図２の源発振器４０１、ＰＬＬ４０２、および出力回路
４０３に相当するものである。また、図５のシステムコ
ア６０１は、ＰＬＬ５０３からのクロックＣＬＫ１で動
作する回路群を総称して示すものである。
に、ＲＳフリップフロップ５０１、源発振器５０２、Ｐ
ＬＬ５０３、ドライバ５０４、インバータ（ＩＮＶ）５
０５、カウンタ５０６、ＡＮＤゲート５０７、ＲＳフリ
ップフロップ５０８から構成されている。源発振器５０
２、ＰＬＬ５０３、およびドライバ５０４は、それぞれ
図２の源発振器４０１、ＰＬＬ４０２、および出力回路
４０３に相当するものである。また、図５のシステムコ
ア６０１は、ＰＬＬ５０３からのクロックＣＬＫ１で動
作する回路群を総称して示すものである。
【００３２】以下、図６、図７のタイミングチャートを
参照して、図５の回路動作について説明する。
参照して、図５の回路動作について説明する。
【００３３】図６は、Ｓステート時のクロック制御を示
している。すなわち、クロック停止指示信号Ｓ＿ＯＦＦ
またはＱ＿ＯＦＦが入力されるまでは、ＲＳフリップフ
ロップ５０１のＱ出力が“１”に保持され、またＲＳフ
リップフロップ５０８のＱ出力も“１”に保持されてい
る。これにより、源発振器５０２およびＰＬＬ５０３は
オン状態であり、源発振器５０２からは源クロックＳ＿
ＣＬＫが出力され、ＰＬＬ５０３からもＳ＿ＣＬＫの逓
倍クロックが出力される。カウンタ５０６はＰＬＬ５０
４の安定化に要する時間分だけＳ＿ＣＬＫをカウントす
るカウンタであり、リセット後にＳ＿ＣＬＫを所定数カ
ウントした後に“１”を出力する。したがって、通常動
作状態においてはＡＮＤゲート５０７からのドライバオ
ン信号ＤＲ＿ＯＮが“１”に保持され、ドライバ５０４
からはＰＬＬ出力がクロックＣＬＫ１としてシステムコ
ア６０１に供給される。
している。すなわち、クロック停止指示信号Ｓ＿ＯＦＦ
またはＱ＿ＯＦＦが入力されるまでは、ＲＳフリップフ
ロップ５０１のＱ出力が“１”に保持され、またＲＳフ
リップフロップ５０８のＱ出力も“１”に保持されてい
る。これにより、源発振器５０２およびＰＬＬ５０３は
オン状態であり、源発振器５０２からは源クロックＳ＿
ＣＬＫが出力され、ＰＬＬ５０３からもＳ＿ＣＬＫの逓
倍クロックが出力される。カウンタ５０６はＰＬＬ５０
４の安定化に要する時間分だけＳ＿ＣＬＫをカウントす
るカウンタであり、リセット後にＳ＿ＣＬＫを所定数カ
ウントした後に“１”を出力する。したがって、通常動
作状態においてはＡＮＤゲート５０７からのドライバオ
ン信号ＤＲ＿ＯＮが“１”に保持され、ドライバ５０４
からはＰＬＬ出力がクロックＣＬＫ１としてシステムコ
ア６０１に供給される。
【００３４】Ｓステート時にコマンド待ちになると、ク
ロック停止指示信号Ｓ＿ＯＦＦが発生される。これによ
り、ＲＳフリップフロップ５０１のＱ出力は“０”とな
るので、源発振器５０２およびＰＬＬ５０３はそれぞれ
動作停止される。また、インバータ（ＩＮＶ）５０５に
よって反転されたＱ出力によってカウンタ５０６はリセ
ットされるため、ＡＮＤゲート５０７からのドライバオ
ン信号ＤＲ＿ＯＮは“０”となり、ドライバ５０４も動
作停止する。
ロック停止指示信号Ｓ＿ＯＦＦが発生される。これによ
り、ＲＳフリップフロップ５０１のＱ出力は“０”とな
るので、源発振器５０２およびＰＬＬ５０３はそれぞれ
動作停止される。また、インバータ（ＩＮＶ）５０５に
よって反転されたＱ出力によってカウンタ５０６はリセ
ットされるため、ＡＮＤゲート５０７からのドライバオ
ン信号ＤＲ＿ＯＮは“０”となり、ドライバ５０４も動
作停止する。
【００３５】この状態で、ホスト１２からコマンドが発
行されると、ＣＬＫ＿ＯＮが発生される。ＲＳフリップ
フロップ５０１のＱ出力が“１”にセットされるので、
源発振器５０２およびＰＬＬ５０３はそれぞれ動作を開
始する。源発振器５０２の発振動作開始後、所定期間経
過した時点でカウンタ５０６の出力が“１”となり、こ
れによってドライバオン信号ＤＲ＿ＯＮが“１”とな
る。これにより、ＰＬＬが安定するまではクロックＣＬ
Ｋ１の出力を停止しておくことができる。
行されると、ＣＬＫ＿ＯＮが発生される。ＲＳフリップ
フロップ５０１のＱ出力が“１”にセットされるので、
源発振器５０２およびＰＬＬ５０３はそれぞれ動作を開
始する。源発振器５０２の発振動作開始後、所定期間経
過した時点でカウンタ５０６の出力が“１”となり、こ
れによってドライバオン信号ＤＲ＿ＯＮが“１”とな
る。これにより、ＰＬＬが安定するまではクロックＣＬ
Ｋ１の出力を停止しておくことができる。
【００３６】図７は、Ｑステート時のクロック制御を示
している。すなわち、クロック停止指示信号Ｓ＿ＯＦＦ
またはＱ＿ＯＦＦが入力されるまでは、ＲＳフリップフ
ロップ５０１のＱ出力が“１”に保持され、またＲＳフ
リップフロップ５０８のＱ出力も“１”に保持されてい
る。これにより、源発振器５０２およびＰＬＬ５０３は
オン状態であり、源発振器５０２からは源クロックＳ＿
ＣＬＫが出力され、ＰＬＬ５０３からもＳ＿ＣＬＫの逓
倍クロックが出力される。ドライバオン信号ＤＲ＿ＯＮ
も“１”に保持されているので、ドライバ５０４からは
ＰＬＬ出力がクロックＣＬＫ１としてシステムコア６０
１に供給される。
している。すなわち、クロック停止指示信号Ｓ＿ＯＦＦ
またはＱ＿ＯＦＦが入力されるまでは、ＲＳフリップフ
ロップ５０１のＱ出力が“１”に保持され、またＲＳフ
リップフロップ５０８のＱ出力も“１”に保持されてい
る。これにより、源発振器５０２およびＰＬＬ５０３は
オン状態であり、源発振器５０２からは源クロックＳ＿
ＣＬＫが出力され、ＰＬＬ５０３からもＳ＿ＣＬＫの逓
倍クロックが出力される。ドライバオン信号ＤＲ＿ＯＮ
も“１”に保持されているので、ドライバ５０４からは
ＰＬＬ出力がクロックＣＬＫ１としてシステムコア６０
１に供給される。
【００３７】Ｑステート時にコマンド待ちになると、ク
ロック停止指示信号Ｑ＿ＯＦＦが発生される。これによ
り、ＲＳフリップフロップ５０８のＱ出力は“０”とな
るので、ＡＮＤゲート５０７からのドライバオン信号Ｄ
Ｒ＿ＯＮは“０”となり、ドライバ５０４は動作停止す
る。これによりクロックＣＬＫ１の発生は停止される。
源発振器５０２およびＰＬＬ５０３は発振動作を維持し
ている。
ロック停止指示信号Ｑ＿ＯＦＦが発生される。これによ
り、ＲＳフリップフロップ５０８のＱ出力は“０”とな
るので、ＡＮＤゲート５０７からのドライバオン信号Ｄ
Ｒ＿ＯＮは“０”となり、ドライバ５０４は動作停止す
る。これによりクロックＣＬＫ１の発生は停止される。
源発振器５０２およびＰＬＬ５０３は発振動作を維持し
ている。
【００３８】この状態で、ホスト１２からコマンドが発
行されると、ＣＬＫ＿ＯＮが発生される。ＲＳフリップ
フロップ５０８のＱ出力が“１”にセットされるので、
ドライバオン信号ＤＲ＿ＯＮが“１”となる。これによ
り、クロックＣＬＫ１の供給が即座に再開される。
行されると、ＣＬＫ＿ＯＮが発生される。ＲＳフリップ
フロップ５０８のＱ出力が“１”にセットされるので、
ドライバオン信号ＤＲ＿ＯＮが“１”となる。これによ
り、クロックＣＬＫ１の供給が即座に再開される。
【００３９】このように、本実施形態では、ＰＬＬ５０
３そのものの発振を停止させるクロック制御方式と、Ｐ
ＬＬ５０３の発振動作を維持した状態でＰＬＬ５０４か
らコアロジックへのクロックの供給のみを遮断するクロ
ック制御方式とがＳＤメモのカード１１の内部状態に応
じて自動的に使い分けられる。
３そのものの発振を停止させるクロック制御方式と、Ｐ
ＬＬ５０３の発振動作を維持した状態でＰＬＬ５０４か
らコアロジックへのクロックの供給のみを遮断するクロ
ック制御方式とがＳＤメモのカード１１の内部状態に応
じて自動的に使い分けられる。
【００４０】図８には、コントローラ１１１の動作状態
と停止状態が繰り返される様子が示されている。
と停止状態が繰り返される様子が示されている。
【００４１】前述したように、本実施形態では、コント
ローラ１１１によるコマンド処理の完了の度にコントロ
ーラ１１１へのクロックＣＬＫ１の供給が停止され、そ
してコマンド受信時にクロックＣＬＫ１の供給が再開さ
れる。よって、コントローラ１１１へのクロックＣＬＫ
１の供給は断続的に行われることになる。図８に示すよ
うに、Ｑステートではコマンド処理が完了する度にＰＬ
Ｌ出力のみを遮断するクロック停止制御が行われ、その
状態でコマンドを受信すると、クロックＣＬＫ１の供給
再開およびコマンド処理が即座に実行される。Ｓステー
トでは、コマンド処理が完了する度にＰＬＬそれ自体を
動作停止するクロック停止制御が行われ、その状態でコ
マンドを受信すると、ＰＬＬが安定するのを待ってから
クロックＣＬＫ１の供給再開およびコマンド処理が実行
される。なお、コマンドによっては、入出力インタフェ
ース２０１からステータスを返すだけでＭＰＵ３０２に
よるコマンド処理が不要な場合もある。このようなコマ
ンドの受信時には割り込みＩＮＴは発生されず、クロッ
クＣＬＫ１は停止状態に維持される。
ローラ１１１によるコマンド処理の完了の度にコントロ
ーラ１１１へのクロックＣＬＫ１の供給が停止され、そ
してコマンド受信時にクロックＣＬＫ１の供給が再開さ
れる。よって、コントローラ１１１へのクロックＣＬＫ
１の供給は断続的に行われることになる。図８に示すよ
うに、Ｑステートではコマンド処理が完了する度にＰＬ
Ｌ出力のみを遮断するクロック停止制御が行われ、その
状態でコマンドを受信すると、クロックＣＬＫ１の供給
再開およびコマンド処理が即座に実行される。Ｓステー
トでは、コマンド処理が完了する度にＰＬＬそれ自体を
動作停止するクロック停止制御が行われ、その状態でコ
マンドを受信すると、ＰＬＬが安定するのを待ってから
クロックＣＬＫ１の供給再開およびコマンド処理が実行
される。なお、コマンドによっては、入出力インタフェ
ース２０１からステータスを返すだけでＭＰＵ３０２に
よるコマンド処理が不要な場合もある。このようなコマ
ンドの受信時には割り込みＩＮＴは発生されず、クロッ
クＣＬＫ１は停止状態に維持される。
【００４２】本実施形態のクロック制御方式は回路動作
の性能がファイルシステム性能等に大きく影響を与える
メモリカードに特に好適であるが、内部にクロック発生
回路を持つカード型デバイスであればＩ／Ｏカードであ
っても適用することができる。また、トランスファステ
ート（Transfer State）を高速応答性が要求されるＱス
テートとし、スタンドバイステート（Stand-by State）
を高速応答性が要求されないＳステートとしたが、ＳＤ
カード以外の他のカードの場合にも、高速応答性が要求
されるようなステートをＱステート、それ以外のステー
トをＳステートとして割り当てることにより、回路性能
の低下を招くことなく低消費電力化を図ることが可能と
なる。
の性能がファイルシステム性能等に大きく影響を与える
メモリカードに特に好適であるが、内部にクロック発生
回路を持つカード型デバイスであればＩ／Ｏカードであ
っても適用することができる。また、トランスファステ
ート（Transfer State）を高速応答性が要求されるＱス
テートとし、スタンドバイステート（Stand-by State）
を高速応答性が要求されないＳステートとしたが、ＳＤ
カード以外の他のカードの場合にも、高速応答性が要求
されるようなステートをＱステート、それ以外のステー
トをＳステートとして割り当てることにより、回路性能
の低下を招くことなく低消費電力化を図ることが可能と
なる。
【００４３】例えば、アイドルから抜けるイベントが発
生してもそれに対する処理が回路性能に影響を及ぼさな
いような内部動作状態であればＳ＿ＯＦＦによるクロッ
ク制御を選択し、アイドルから抜けるイベントが発生し
た時にそれに対する処理が回路性能に影響を及ぼすよう
な内部動作状態であればＱ＿ＯＦＦによるクロック制御
を選択すればよい。
生してもそれに対する処理が回路性能に影響を及ぼさな
いような内部動作状態であればＳ＿ＯＦＦによるクロッ
ク制御を選択し、アイドルから抜けるイベントが発生し
た時にそれに対する処理が回路性能に影響を及ぼすよう
な内部動作状態であればＱ＿ＯＦＦによるクロック制御
を選択すればよい。
【００４４】また、本発明は、上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出され得る。例えば、実施形態に示される全構
成要件から幾つかの構成要件が削除されても、発明が解
決しようとする課題の欄で述べた課題が解決でき、発明
の効果の欄で述べられている効果が得られる場合には、
この構成要件が削除された構成が発明として抽出され得
る。
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出され得る。例えば、実施形態に示される全構
成要件から幾つかの構成要件が削除されても、発明が解
決しようとする課題の欄で述べた課題が解決でき、発明
の効果の欄で述べられている効果が得られる場合には、
この構成要件が削除された構成が発明として抽出され得
る。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
２種類のクロック制御方式を自動的に使い分けることに
よって、メモリアクセス性能の低下を招くことなく、メ
モリカードの十分な低消費電力化を実現できる。
２種類のクロック制御方式を自動的に使い分けることに
よって、メモリアクセス性能の低下を招くことなく、メ
モリカードの十分な低消費電力化を実現できる。
【図１】本発明の一実施形態に係るメモリカードの構成
を示すブロック図。
を示すブロック図。
【図２】同実施形態Ｋメモリカードで使用されるクロッ
ク制御の仕組みを説明するための図。
ク制御の仕組みを説明するための図。
【図３】同実施形態のメモリカードのステータスとクロ
ック制御のためのステータスとの対応関係を示す図。
ック制御のためのステータスとの対応関係を示す図。
【図４】同実施形態のメモリカードにおけるクロック停
止指示発行処理を説明するためのフローチャート。
止指示発行処理を説明するためのフローチャート。
【図５】同実施形態のメモリカードに設けられたクロッ
ク制御回路の回路構成を示す図。
ク制御回路の回路構成を示す図。
【図６】図５のクロック制御回路のＳステートオフ時の
動作を示すタイミングチャート。
動作を示すタイミングチャート。
【図７】図５のクロック制御回路のＱステートオフ時の
動作を示すタイミングチャート。
動作を示すタイミングチャート。
【図８】同実施形態のメモリカードに設けられたコント
ローラが断続的に動作停止される様子を示す図。
ローラが断続的に動作停止される様子を示す図。
１１…ＳＤメモリカード １２…ホスト １１１…コントローラ １１２…メモリコア ２０１…入出力インタフェース ２０２…ＭＰＵ ２０３…メモリインタフェース ２０８…クロック制御回路 ３１１…ステートマシンレジスタ ３１２…レジスタ ３１３…ＣＬＫ＿ＯＮ発生回路 ３１５…ＣＬＫ＿ＳＴＰ発生回路 ５０２…源発振器 ５０３…ＰＬＬ ５０４…ドライバ ５０６…カウンタ
Claims (8)
- 【請求項１】 ホスト装置に取り外し自在に装着可能な
メモリカードであって、 データを記憶する不揮発性メモリと、 前記ホスト装置からのコマンドに応じて、前記不揮発性
メモリへのデータ書き込み及び前記不揮発性メモリから
のデータ読み出しを含むコマンド処理を実行するコント
ローラと、 前記コントローラに供給するクロックを生成するＰＬＬ
を含むクロック発生回路と、 前記コントローラがコマンド待ちのアイドル状態になっ
た場合、前記コントローラへのクロックの供給を停止す
るクロック制御手段であって、前記メモリカードの現在
のステートが所定の応答性能が要求されるステートであ
るか否かに応じて、前記ＰＬＬの発振を停止させる第１
クロック制御モードと、前記ＰＬＬの発振動作を維持し
た状態で前記ＰＬＬから前記コントローラへのクロック
の供給を遮断する第２クロック制御モードとを選択的に
使用するクロック制御手段とを具備することを特徴とす
るメモリカード。 - 【請求項２】 前記クロック制御手段は、前記ホスト装
置から前記メモリカードにコマンドが発行されたとき、
前記クロック発生回路から前記コントローラへのクロッ
ク供給を再開させる手段をさらに具備し、 前記第１クロック制御モードによって前記コントローラ
へのクロック供給を停止した場合には、前記ＰＬＬの発
振動作の安定に必要な所定期間経過した後に前記ＰＬＬ
から前記コントローラへのクロック供給を再開すること
を特徴とする請求項１記載のメモリカード。 - 【請求項３】 前記クロック制御手段は、前記メモリカ
ードの現在のステートが前記不揮発性メモリのアクセス
に関するコマンドを待っているステートである場合は、
前記コマンドの受信時に前記コントローラへのクロック
供給の再開が即座に開始されるように前記第２クロック
制御モードを用いて前記コントローラへのクロックの供
給を停止し、前記メモリカードの現在のステートが前記
不揮発性メモリのアクセスに関するコマンドを待ってい
るステート以外の他のコマンドを待っているステートで
ある場合には、前記第２クロック制御モードを用いた場
合よりも電力消費量を低減するために、前記第１クロッ
ク制御モードを用いて前記コントローラへのクロックの
供給を停止することを特徴とする請求項１記載のメモリ
カード。 - 【請求項４】 前記クロック発生回路は、前記ＰＬＬに
入力すべき源クロックを発生する源発振器を含み、 前記クロック制御手段は、前記第１クロック制御モード
においては前記ＰＬＬおよび前記源発振器の双方の発振
を停止させることを特徴とする請求項１記載のメモリカ
ード。 - 【請求項５】 ホスト装置に取り外し自在に装着可能な
メモリカードであって、 データを記憶する不揮発性メモリと、 前記ホスト装置からのコマンドに応じて、前記不揮発性
メモリへのデータ書き込み及び前記不揮発性メモリから
のデータ読み出しを含むコマンド処理を実行するコント
ローラであって、コマンド待ちが発生し得るステートと
して前記不揮発性メモリのアクセスに関するコマンドを
受付可能な第１ステートと、前記第１ステートへの遷移
を示すコマンドを受け付け可能な第２ステートとを有す
るコントローラと、 前記コントローラに供給するクロックを生成するＰＬＬ
を含むクロック発生回路と、 前記ＰＬＬの発振を停止させる第１クロック制御モード
と、前記ＰＬＬの発振動作を維持した状態で前記ＰＬＬ
から前記コントローラへのクロックの供給を遮断する第
２クロック制御モードとを有し、前記第１ステートにお
いてコマンド待ちが発生した場合には前記第２クロック
制御モードを用いて前記コントローラへのクロック供給
を停止し、前記第２ステートにおいてコマンド待ちが発
生した場合には前記第１クロック制御モードを用いて前
記コントローラへのクロック供給を停止するクロック制
御手段とを具備することを特徴とするメモリカード。 - 【請求項６】 ホスト装置に取り外し自在に装着可能な
メモリカードであって、 データを記憶する不揮発性メモリと、 前記ホスト装置からのコマンドに応じて、前記不揮発性
メモリへのデータ書き込み及び前記不揮発性メモリから
のデータ読み出しを含むコマンド処理を実行するコント
ローラと、 前記コントローラに供給するクロックを生成するＰＬＬ
を含むクロック発生回路と、 前記ＰＬＬの発振を停止させる第１のクロック制御手段
と、 前記ＰＬＬの発振動作を維持した状態で前記ＰＬＬから
前記コントローラへのクロックの供給を遮断する第２の
クロック制御と、 前記コントローラがコマンド待ちのアイドル状態になっ
た場合、前記第１および第２のクロック制御手段の一方
を用いて前記コントローラへのクロック供給を停止する
手段とを具備することを特徴とするメモリカード。 - 【請求項７】 ホスト装置に取り外し自在に装着可能な
メモリカードであって、 データを記憶する不揮発性メモリと、 前記ホスト装置からのコマンドに応じて、前記不揮発性
メモリへのデータ書き込み及び前記不揮発性メモリから
のデータ読み出しを含むコマンド処理を実行するコント
ローラと、 前記コントローラに供給するクロックを生成するクロッ
ク生成回路と、 前記コントローラがコマンド待ちのアイドル状態になっ
た場合、前記コントローラへのクロックの供給を停止す
るクロック制御手段であって、前記メモリカードの現在
のステートが所定の応答性能が要求されるステートであ
るか否かに応じて、前記クロック生成回路のクロック生
成動作を停止させる第１クロック制御モードと、前記ク
ロック生成回路のクロック生成動作を維持した状態で前
記クロック生成回路から前記コントローラへのクロック
の供給を遮断する第２クロック制御モードとを選択的に
使用するクロック制御手段とを具備することを特徴とす
るメモリカード。 - 【請求項８】 ＰＬＬを含むクロック発生回路と、 前記ＰＬＬの発振／停止を制御する第１のクロック制御
回路と、 前記ＰＬＬの発振動作を維持した状態で前記ＰＬＬから
のクロック出力の許可／禁止を制御する第２のクロック
制御回路と、 前記第１および第２のクロック制御回路を選択的に動作
させる手段とを具備することを特徴とするクロック制御
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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