JP2701752B2 - マイクロプロセッサのクロック供給制御回路 - Google Patents
マイクロプロセッサのクロック供給制御回路Info
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- JP2701752B2 JP2701752B2 JP6229052A JP22905294A JP2701752B2 JP 2701752 B2 JP2701752 B2 JP 2701752B2 JP 6229052 A JP6229052 A JP 6229052A JP 22905294 A JP22905294 A JP 22905294A JP 2701752 B2 JP2701752 B2 JP 2701752B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサや
マイクロコントローラのクロック供給制御に関する。
マイクロコントローラのクロック供給制御に関する。
【０００２】
【従来の技術】マイクロプロセッサを使用したシステム
の消費電力を低減するために、マイクロプロセッサのク
ロックをプログラムにて制御する技術は従来広く知られ
ている。
の消費電力を低減するために、マイクロプロセッサのク
ロックをプログラムにて制御する技術は従来広く知られ
ている。
【０００３】例えば、HALT命令の実行により中央処理装
置（以下「CPU」という）のクロック供給を停止する周
辺機能内蔵マイクロプロセッサの例として、μPD70216
（別名称Ｖ50TM）、16ビット・マイクロプロセッサの説
明（「ＶシリーズTM マイクロプロセッサ データ・ブ
ック 1989」、第358〜第401頁、日本電気株式会社、198
9年刊）等がある。
置（以下「CPU」という）のクロック供給を停止する周
辺機能内蔵マイクロプロセッサの例として、μPD70216
（別名称Ｖ50TM）、16ビット・マイクロプロセッサの説
明（「ＶシリーズTM マイクロプロセッサ データ・ブ
ック 1989」、第358〜第401頁、日本電気株式会社、198
9年刊）等がある。
【０００４】なお、CPUの動作が必要ない時、これを停
止するHALT命令によりCPUのクロック供給を停止する従
来例を簡単に説明すると、例えば特開昭64-86224号公報
においてその従来技術として詳述されるように、CPUに
おいてデコーダ部がHALT命令をデコードすると、クロッ
ク制御部にクロック制御信号を出力し、クロック制御部
はCPU内へのクロック信号の供給を停止し、周辺ハード
ウェアへのクロック信号のみを行なう。
止するHALT命令によりCPUのクロック供給を停止する従
来例を簡単に説明すると、例えば特開昭64-86224号公報
においてその従来技術として詳述されるように、CPUに
おいてデコーダ部がHALT命令をデコードすると、クロッ
ク制御部にクロック制御信号を出力し、クロック制御部
はCPU内へのクロック信号の供給を停止し、周辺ハード
ウェアへのクロック信号のみを行なう。
【０００５】なお、CPUへのクロック停止状態（すなわ
ち、スタンバイ状態）は、例えばリセット入力（RESE
T）、あるいはハードウェア割り込み入力等によって解
除される（前記「ＶシリーズTM マイクロプロセッサ
データ・ブック 1989」、第400頁参照）。
ち、スタンバイ状態）は、例えばリセット入力（RESE
T）、あるいはハードウェア割り込み入力等によって解
除される（前記「ＶシリーズTM マイクロプロセッサ
データ・ブック 1989」、第400頁参照）。
【０００６】そして、前記特開昭64-86224号公報には、
HLT命令（「HALT命令」に対応）の実行によってCPUの動
作は停止させることはできるが、各種周辺ハードウェア
の中で特定のものだけを動作させることができないた
め、HLT命令中に動作する必要がない周辺ハードウェア
にもクロックを供給してしまい、システム全体の消費電
力の最適化が図れないという問題点を解消するために、
周辺機能内蔵マイクロプロセッサにおいて、CPUととも
にクロックを停止する周辺機能を選択するレジスタを設
け、HALT命令を実行したときに選択された周辺機能にの
みクロック供給を停止するように構成されたマイクロコ
ンピュータのスタンバイ装置が提案されている。
HLT命令（「HALT命令」に対応）の実行によってCPUの動
作は停止させることはできるが、各種周辺ハードウェア
の中で特定のものだけを動作させることができないた
め、HLT命令中に動作する必要がない周辺ハードウェア
にもクロックを供給してしまい、システム全体の消費電
力の最適化が図れないという問題点を解消するために、
周辺機能内蔵マイクロプロセッサにおいて、CPUととも
にクロックを停止する周辺機能を選択するレジスタを設
け、HALT命令を実行したときに選択された周辺機能にの
みクロック供給を停止するように構成されたマイクロコ
ンピュータのスタンバイ装置が提案されている。
【０００７】図４を参照して、前記特開昭64-86224号公
報に開示されたマイクロコンピュータのスタンバイ装置
は、プログラムが格納されているプログラム部401、CPU
400、周辺ハードウェア405で構成され、CPU400は、デコ
ーダ部402、制御部403、CPU400と周辺ハードウェア405
にクロック信号404-1、404-2を供給するクロック制御部
404、及び制御部403からクロック制御部404に出力され
るクロック制御信号403-2を有し、周辺ハードウェア405
は、複数の周辺ハードウェアA〜D（405-1〜405-4）とこ
れらを制御する周辺ハードウェア制御部406を有し、制
御部403から周辺ハードウェア制御部406に出力されるHL
T命令入力信号403-1と、周辺ハードウェア制御部406が
周辺ハードウェアA〜D（405-1〜405-4）に出力する停止
信号406-1〜406-4を有している。
報に開示されたマイクロコンピュータのスタンバイ装置
は、プログラムが格納されているプログラム部401、CPU
400、周辺ハードウェア405で構成され、CPU400は、デコ
ーダ部402、制御部403、CPU400と周辺ハードウェア405
にクロック信号404-1、404-2を供給するクロック制御部
404、及び制御部403からクロック制御部404に出力され
るクロック制御信号403-2を有し、周辺ハードウェア405
は、複数の周辺ハードウェアA〜D（405-1〜405-4）とこ
れらを制御する周辺ハードウェア制御部406を有し、制
御部403から周辺ハードウェア制御部406に出力されるHL
T命令入力信号403-1と、周辺ハードウェア制御部406が
周辺ハードウェアA〜D（405-1〜405-4）に出力する停止
信号406-1〜406-4を有している。
【０００８】デコーダ部402がHLT命令をデコードした場
合、制御部403は、HLT命令において停止すべき周辺ハー
ドウェアを指定するイミーディエットデータを保持し、
クロック制御信号403-2とHLT命令入力信号403-1を出力
し、周辺ハードウェア制御部406は制御部403に保持され
たイミーディエットデータを読み込み、指定された周辺
ハードウェアに対してのみ停止信号を出力する。
合、制御部403は、HLT命令において停止すべき周辺ハー
ドウェアを指定するイミーディエットデータを保持し、
クロック制御信号403-2とHLT命令入力信号403-1を出力
し、周辺ハードウェア制御部406は制御部403に保持され
たイミーディエットデータを読み込み、指定された周辺
ハードウェアに対してのみ停止信号を出力する。
【０００９】
【発明が解決しようとする課題】前記した従来のHALT命
令を用いたクロック供給停止制御回路における問題点を
以下に述べる。
令を用いたクロック供給停止制御回路における問題点を
以下に述べる。
【００１０】(1) プログラムサイズ（停止移行時間） 前記16ビット・マイクロプロセッサμPD70216において
は、HALT命令の実行によってCPUに対するクロック供給
を停止しており、また、これを改良した発明である、前
記特開昭64-86224号公報に開示されたマイクロコンピュ
ータのスタンバイ装置においては、クロック停止を行う
周辺機能を指定するレジスタへの設定を行った後にHALT
命令を実行する。
は、HALT命令の実行によってCPUに対するクロック供給
を停止しており、また、これを改良した発明である、前
記特開昭64-86224号公報に開示されたマイクロコンピュ
ータのスタンバイ装置においては、クロック停止を行う
周辺機能を指定するレジスタへの設定を行った後にHALT
命令を実行する。
【００１１】このように改良された方式ほど、クロック
供給停止のためのプログラムシーケンスが増えてしま
う。それに伴いクロック停止に要する移行時間も多くか
かる。
供給停止のためのプログラムシーケンスが増えてしま
う。それに伴いクロック停止に要する移行時間も多くか
かる。
【００１２】(2) クロック停止中の外部バスマスタ動
作 前記いずれの従来技術においても、CPUがHALT命令を実
行した後にクロック供給を停止するため、CPUへのクロ
ック供給停止中には、CPUがバス使用権を獲得したま
ま、クロック停止状態になってしまう可能性が高い。
作 前記いずれの従来技術においても、CPUがHALT命令を実
行した後にクロック供給を停止するため、CPUへのクロ
ック供給停止中には、CPUがバス使用権を獲得したま
ま、クロック停止状態になってしまう可能性が高い。
【００１３】DMAコントローラ等の外部バスマスタが、C
PUへのクロック供給停止中にも動作するために、前記16
ビット・マイクロプロセッサμPD70216では、外部バス
マスタからバスホールド要求があると再度CPUにクロッ
ク供給を行い、バスホールド要求がなくなると、再びク
ロックの供給を停止しスタンバイ状態に戻るように構成
されている（前記「ＶシリーズTM マイクロプロセッサ
データ・ブック 1989」、第400頁参照）。
PUへのクロック供給停止中にも動作するために、前記16
ビット・マイクロプロセッサμPD70216では、外部バス
マスタからバスホールド要求があると再度CPUにクロッ
ク供給を行い、バスホールド要求がなくなると、再びク
ロックの供給を停止しスタンバイ状態に戻るように構成
されている（前記「ＶシリーズTM マイクロプロセッサ
データ・ブック 1989」、第400頁参照）。
【００１４】ここで、外部バスマスタからのバスホール
ド要求とは、例えば、DMA転送が必要な場合等におい
て、バスマスタとなるDMAコントローラ等（外部バスマ
スタ）はCPUに対してバスのホールド要求を行なうもの
で、CPUはバスホールド要求を受付けるとバスホールド
アクノレジ信号を出力し、CPUのアドレス出力端子、デ
ータ出力端子等が高インピーダンス状態になったことを
外部に知らせ、DMAコントローラ等は、アドレス・バ
ス、データ・バス等を制御下に置き、メモリ転送を行
う。
ド要求とは、例えば、DMA転送が必要な場合等におい
て、バスマスタとなるDMAコントローラ等（外部バスマ
スタ）はCPUに対してバスのホールド要求を行なうもの
で、CPUはバスホールド要求を受付けるとバスホールド
アクノレジ信号を出力し、CPUのアドレス出力端子、デ
ータ出力端子等が高インピーダンス状態になったことを
外部に知らせ、DMAコントローラ等は、アドレス・バ
ス、データ・バス等を制御下に置き、メモリ転送を行
う。
【００１５】しかしながら、この方法では、CPUへのク
ロック供給停止による消費電力低減の効果が低減する他
に、CPUクロック停止中の外部バスマスタに対する応答
が遅くなるという問題がある。
ロック供給停止による消費電力低減の効果が低減する他
に、CPUクロック停止中の外部バスマスタに対する応答
が遅くなるという問題がある。
【００１６】また、前記特開昭64-86224号公報記載のマ
イクロコンピュータのスタンバイ装置では、CPUクロッ
ク停止中の外部バスマスタ動作は考慮されていない。
イクロコンピュータのスタンバイ装置では、CPUクロッ
ク停止中の外部バスマスタ動作は考慮されていない。
【００１７】従って、本発明は、前記問題点を解消し、
従来より高速なクロック停止への移行を行うことを可能
とするマイクロプロセッサのクロック供給制御回路を提
供することを目的とする。また、本発明は、さらに、マ
イクロプロセッサのクロック停止中の外部バスマスタの
動作を高速化する、クロック停止制御を行うマイクロプ
ロセッサのクロック供給制御回路を提供することを目的
とする。
従来より高速なクロック停止への移行を行うことを可能
とするマイクロプロセッサのクロック供給制御回路を提
供することを目的とする。また、本発明は、さらに、マ
イクロプロセッサのクロック停止中の外部バスマスタの
動作を高速化する、クロック停止制御を行うマイクロプ
ロセッサのクロック供給制御回路を提供することを目的
とする。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、中央処理装置（「ＣＰＵ」という）、も
しくは、ＣＰＵ及び周辺回路へのクロックの供給／停止
を切替え制御するクロック制御手段と、前記ＣＰＵ、も
しくは、前記ＣＰＵ及び前記周辺回路へのクロックの停
止を制御するための情報を記憶する記憶手段と、を含
み、前記記憶手段に、前記ＣＰＵ、もしくは、前記ＣＰ
Ｕ及び前記周辺回路へのクロックの停止を制御する情報
が前記ＣＰＵからオン状態にセットされた際に、前記Ｃ
ＰＵに対してバスホールド要求を行い、前記ＣＰＵから
の前記ＣＰＵが前記バスホールド要求を受け付た旨の情
報と、前記記憶手段における前記ＣＰＵ、もしくは、前
記ＣＰＵ及び前記周辺回路へのクロックの停止を制御す
る情報と、が共にオン状態とされている時に、前記ＣＰ
Ｕ、もしくは、前記ＣＰＵ及び前記周辺回路へのクロッ
ク供給を停止するように制御することを特徴とする、マ
イクロプロセッサのクロック供給制御回路を提供する。
め、本発明は、中央処理装置（「ＣＰＵ」という）、も
しくは、ＣＰＵ及び周辺回路へのクロックの供給／停止
を切替え制御するクロック制御手段と、前記ＣＰＵ、も
しくは、前記ＣＰＵ及び前記周辺回路へのクロックの停
止を制御するための情報を記憶する記憶手段と、を含
み、前記記憶手段に、前記ＣＰＵ、もしくは、前記ＣＰ
Ｕ及び前記周辺回路へのクロックの停止を制御する情報
が前記ＣＰＵからオン状態にセットされた際に、前記Ｃ
ＰＵに対してバスホールド要求を行い、前記ＣＰＵから
の前記ＣＰＵが前記バスホールド要求を受け付た旨の情
報と、前記記憶手段における前記ＣＰＵ、もしくは、前
記ＣＰＵ及び前記周辺回路へのクロックの停止を制御す
る情報と、が共にオン状態とされている時に、前記ＣＰ
Ｕ、もしくは、前記ＣＰＵ及び前記周辺回路へのクロッ
ク供給を停止するように制御することを特徴とする、マ
イクロプロセッサのクロック供給制御回路を提供する。
【００１９】本発明に係るマイクロプロセッサのクロッ
ク供給制御回路においては、記憶手段が、前記ＣＰＵ所
定の信号バスを介して接続されたレジスタから成り、前
記レジスタはクロック停止解除信号の入力により該レジ
スタをリセットするリセット入力端子を備えている。
ク供給制御回路においては、記憶手段が、前記ＣＰＵ所
定の信号バスを介して接続されたレジスタから成り、前
記レジスタはクロック停止解除信号の入力により該レジ
スタをリセットするリセット入力端子を備えている。
【００２０】本発明は、中央処理装置（「ＣＰＵ」とい
う）の所定の情報設定命令により設定可能なレジスタ
と、該レジスタの状態に基づき前記ＣＰＵに対してバス
ホールドを要求するバス要求手段と、前記ＣＰＵのバス
ホールド受付状態を検出するホールド状態検出手段と、
前記ＣＰＵへのクロック供給を制御するクロック制御手
段と、を有し、前記ＣＰＵの前記情報設定命令の実行に
より、前記レジスタにクロック停止情報が設定される
と、前記バス要求手段が前記ＣＰＵに対してバスホール
ドを要求し、前記ホールド状態検出手段が前記ＣＰＵの
バスホールド受付状態を検出し、且つ前記レジスタがク
ロック停止状態を示す場合に、前記クロック制御手段が
前記ＣＰＵへのクロックの供給を停止する、ことを特徴
とするマイクロプロセッサのクロック供給制御回路を提
供する。
う）の所定の情報設定命令により設定可能なレジスタ
と、該レジスタの状態に基づき前記ＣＰＵに対してバス
ホールドを要求するバス要求手段と、前記ＣＰＵのバス
ホールド受付状態を検出するホールド状態検出手段と、
前記ＣＰＵへのクロック供給を制御するクロック制御手
段と、を有し、前記ＣＰＵの前記情報設定命令の実行に
より、前記レジスタにクロック停止情報が設定される
と、前記バス要求手段が前記ＣＰＵに対してバスホール
ドを要求し、前記ホールド状態検出手段が前記ＣＰＵの
バスホールド受付状態を検出し、且つ前記レジスタがク
ロック停止状態を示す場合に、前記クロック制御手段が
前記ＣＰＵへのクロックの供給を停止する、ことを特徴
とするマイクロプロセッサのクロック供給制御回路を提
供する。
【００２１】さらに、本発明は、前記レジスタが１又は
複数の周辺回路に対応したクロック停止情報を更に備
え、複数の周辺回路を相互に独立してクロックの供給を
停止するように制御することを特徴とするものである。
複数の周辺回路に対応したクロック停止情報を更に備
え、複数の周辺回路を相互に独立してクロックの供給を
停止するように制御することを特徴とするものである。
【００２２】
【作用】本発明によれば、クロック停止制御用のレジス
タへの停止情報の設定のみでクロック供給を停止するこ
とができるため、前記従来例に比べて、簡単なプログラ
ムシーケンスで高速にクロック停止状態に移行できるこ
とになる。
タへの停止情報の設定のみでクロック供給を停止するこ
とができるため、前記従来例に比べて、簡単なプログラ
ムシーケンスで高速にクロック停止状態に移行できるこ
とになる。
【００２３】また、本発明によれば、本来CPUが有する
機能により、バスホールド状態に移行してからクロック
停止が行われるため、クロック停止機能のためにCPUを
特別に改造する必要がない。これに対し、前記特開昭64
-86224号公報記載のマイクロコンピュータのスタンバイ
装置では、HLT命令はオペコードと周辺ハードウェアを
指定するためのイミーディエット・データを含み、デコ
ーダ部402はこの命令をデコードするように、CPU400が
特別に構成されることになる。
機能により、バスホールド状態に移行してからクロック
停止が行われるため、クロック停止機能のためにCPUを
特別に改造する必要がない。これに対し、前記特開昭64
-86224号公報記載のマイクロコンピュータのスタンバイ
装置では、HLT命令はオペコードと周辺ハードウェアを
指定するためのイミーディエット・データを含み、デコ
ーダ部402はこの命令をデコードするように、CPU400が
特別に構成されることになる。
【００２４】更に、本発明によれば、CPUへのクロック
供給停止期間中は常時バスホールド状態であるため、DM
Aコントローラ等の外部バスマスタがバス使用権を素早
く獲得できることになり、DMA要求に対するDMA転送開始
が早くなる。
供給停止期間中は常時バスホールド状態であるため、DM
Aコントローラ等の外部バスマスタがバス使用権を素早
く獲得できることになり、DMA要求に対するDMA転送開始
が早くなる。
【００２５】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２６】
【実施例１】図１は、本発明の第１の実施例に係るマイ
クロプロセッサの構成を示すブロック図である。
クロプロセッサの構成を示すブロック図である。
【００２７】図１において、101はマイクロプロセッサ
を示し、マイクロプロセッサ101は、クロック発振部10
2、CPU103、クロック供給制御部（CLKCNT）104、CPUの
書き込みデータ信号106、クロック停止回路（CLKSW）10
7、ORゲート108を含み、クロック供給制御部（CLKCNT）
104は、クロック制御レジスタ（CLKREG）105とANDゲー
ト112から構成され、クロック制御レジスタ（CLKREG）1
05は、好ましくはSRフリップフロップから成る、CPUク
ロック停止ビット117を備えている。
を示し、マイクロプロセッサ101は、クロック発振部10
2、CPU103、クロック供給制御部（CLKCNT）104、CPUの
書き込みデータ信号106、クロック停止回路（CLKSW）10
7、ORゲート108を含み、クロック供給制御部（CLKCNT）
104は、クロック制御レジスタ（CLKREG）105とANDゲー
ト112から構成され、クロック制御レジスタ（CLKREG）1
05は、好ましくはSRフリップフロップから成る、CPUク
ロック停止ビット117を備えている。
【００２８】外部からのバスホールド要求信号（HLDR
Q）109は、ORゲート108の一方の入力端に入力され、CPU
103へのバスホールド要求を行なうバスホールド要求信
号116としてCPU103のCHLDRQ端子に入力される。
Q）109は、ORゲート108の一方の入力端に入力され、CPU
103へのバスホールド要求を行なうバスホールド要求信
号116としてCPU103のCHLDRQ端子に入力される。
【００２９】クロック供給制御部（CLKCNT）104から出
力される内部バスホールド要求信号（IHLDRQ）110は、O
Rゲート108の他方の入力端に入力され、CPU103へのバス
ホールド要求を行なうバスホールド要求信号116としてC
HLDRQ端子に入力される。
力される内部バスホールド要求信号（IHLDRQ）110は、O
Rゲート108の他方の入力端に入力され、CPU103へのバス
ホールド要求を行なうバスホールド要求信号116としてC
HLDRQ端子に入力される。
【００３０】CPU103がバスホールド要求信号116を認可
すると、CPU103のCHLDAK端子からはバスホールドアクノ
レジ信号（HLDAK）111が外部に出力されると共に、クロ
ック供給制御部（CLKCNT）104のANDゲート112の一方の
入力端に入力される。
すると、CPU103のCHLDAK端子からはバスホールドアクノ
レジ信号（HLDAK）111が外部に出力されると共に、クロ
ック供給制御部（CLKCNT）104のANDゲート112の一方の
入力端に入力される。
【００３１】ANDゲート112の他の入力端には、CPUクロ
ック停止ビット117の出力が入力され、ANDゲート112の
出力は、外部へのクロック停止ステータス信号（STATU
S）113として外部に出力されると共に、クロック停止回
路（CLKSW）107にクロック停止の制御信号として入力さ
れる。また、CPUクロック停止ビット117のリセット端子
にはクロック停止解除信号114が入力されている。
ック停止ビット117の出力が入力され、ANDゲート112の
出力は、外部へのクロック停止ステータス信号（STATU
S）113として外部に出力されると共に、クロック停止回
路（CLKSW）107にクロック停止の制御信号として入力さ
れる。また、CPUクロック停止ビット117のリセット端子
にはクロック停止解除信号114が入力されている。
【００３２】クロック発振部102からのクロック信号115
は、クロック停止回路（CLKSW）107に入力され、クロッ
ク停止回路（CLKSW）107の出力端はCPU103のクロック入
力端子（CLOCK）に接続され、クロック信号が供給され
る。
は、クロック停止回路（CLKSW）107に入力され、クロッ
ク停止回路（CLKSW）107の出力端はCPU103のクロック入
力端子（CLOCK）に接続され、クロック信号が供給され
る。
【００３３】次に、図１を参照して、本実施例に係るマ
イクロプロセッサにおける、クロック供給停止のシーケ
ンスを説明する。
イクロプロセッサにおける、クロック供給停止のシーケ
ンスを説明する。
【００３４】通常動作時には、クロック停止回路（CLKS
W）107は作動せず、クロック発振部102からのクロック
信号115はクロック停止回路（CLKSW）107を経てそのま
まCPU103に供給されている。
W）107は作動せず、クロック発振部102からのクロック
信号115はクロック停止回路（CLKSW）107を経てそのま
まCPU103に供給されている。
【００３５】CPU103にて、プログラム内のクロック制御
レジスタ（CLKREG）105への書き込み命令（該レジスタ
への転送命令等）が実行されると、書き込みデータ信号
106を経由して、クロック制御レジスタ（CLKREG）105の
CPUクロック停止ビット117がセットされる。
レジスタ（CLKREG）105への書き込み命令（該レジスタ
への転送命令等）が実行されると、書き込みデータ信号
106を経由して、クロック制御レジスタ（CLKREG）105の
CPUクロック停止ビット117がセットされる。
【００３６】CPUクロック停止ビット117がセットされる
と、内部バスホールド要求信号（IHLDRQ）110がアクテ
ィブとなり、NORゲート108を経て、バスホールド要求信
号116がアクティブとなり、CPU103に対してバスホール
ド要求が行われる。
と、内部バスホールド要求信号（IHLDRQ）110がアクテ
ィブとなり、NORゲート108を経て、バスホールド要求信
号116がアクティブとなり、CPU103に対してバスホール
ド要求が行われる。
【００３７】CPU103がこのバスホールド要求を受け付け
てバスホールド状態になると、CPU103のCHLDAK端子から
出力されるバスホールドアクノレジ信号（HLDAK）111が
アクティブとなる。これにより、クロック供給制御部
（CLKCNT）104のANDゲート112の出力がアクティブとな
りクロック停止ステータス信号（STATUS）113により、
クロック停止回路（CLKSW）107が作動して、CPU103への
クロックの供給が停止する。
てバスホールド状態になると、CPU103のCHLDAK端子から
出力されるバスホールドアクノレジ信号（HLDAK）111が
アクティブとなる。これにより、クロック供給制御部
（CLKCNT）104のANDゲート112の出力がアクティブとな
りクロック停止ステータス信号（STATUS）113により、
クロック停止回路（CLKSW）107が作動して、CPU103への
クロックの供給が停止する。
【００３８】CPU103へのクロック供給が停止中であるこ
とは、クロック停止ステータス信号（STATUS）113を経
て外部に通知される。
とは、クロック停止ステータス信号（STATUS）113を経
て外部に通知される。
【００３９】CPU103へのクロック供給停止中に、クロッ
ク停止解除信号114が入力されると、クロック制御レジ
スタ（CLKREG）105のCPUクロック停止ビット117がリセ
ットされる。
ク停止解除信号114が入力されると、クロック制御レジ
スタ（CLKREG）105のCPUクロック停止ビット117がリセ
ットされる。
【００４０】これにより、内部バスホールド要求信号
（IHLDRQ）110がインアクティブとなり、外部からのバ
スホールド要求信号（HLDRQ）109がなければ、CPU103の
CHLDRQ端子に入力されるバスホールド要求信号116がイ
ンアクティブとなり、ホールド要求が解除される。同時
に、クロック停止ステータス信号（STATUS）113がイン
アクティブとなり、クロック停止回路（CLKSW）107はCP
U103へのクロック供給を再開する。
（IHLDRQ）110がインアクティブとなり、外部からのバ
スホールド要求信号（HLDRQ）109がなければ、CPU103の
CHLDRQ端子に入力されるバスホールド要求信号116がイ
ンアクティブとなり、ホールド要求が解除される。同時
に、クロック停止ステータス信号（STATUS）113がイン
アクティブとなり、クロック停止回路（CLKSW）107はCP
U103へのクロック供給を再開する。
【００４１】以上のクロック停止と供給再開の動作シー
ケンスをまとめたフローチャートを図３に示す。
ケンスをまとめたフローチャートを図３に示す。
【００４２】図３の図中左側の欄は本実施例に係るマイ
クロプロセッサのクロック供給制御回路への入力を示
し、中央の欄は本実施例に係るマイクロプロセッサのク
ロック供給制御回路の動作を示し、右側の欄は本実施例
に係るマイクロプロセッサのクロック供給制御回路から
の出力信号を示している。
クロプロセッサのクロック供給制御回路への入力を示
し、中央の欄は本実施例に係るマイクロプロセッサのク
ロック供給制御回路の動作を示し、右側の欄は本実施例
に係るマイクロプロセッサのクロック供給制御回路から
の出力信号を示している。
【００４３】図３を参照して、CPU103のプログラムによ
るクロック制御レジスタ105へのセットの書込みが行な
われる（ステップA01）と、クロック供給制御部（CLKCN
T）104はCPUクロック停止ビット117をセットして内部バ
スホールド要求信号110を出力し（ステップS02）、CPU1
03へバスホールド要求信号116が入力される（ステップB
01）。
るクロック制御レジスタ105へのセットの書込みが行な
われる（ステップA01）と、クロック供給制御部（CLKCN
T）104はCPUクロック停止ビット117をセットして内部バ
スホールド要求信号110を出力し（ステップS02）、CPU1
03へバスホールド要求信号116が入力される（ステップB
01）。
【００４４】CPU103からバスホールドアクノレジを入力
（ステップA02）すると、クロック供給制御部（CLKCN
T）104は、CPU103へのクロックの停止を制御するクロッ
ク停止ステータス信号113をアクティブとし（ステップS
04)、クロック停止回路107はCPU103へのクロック信号11
5の供給を停止する（ステップB02）。
（ステップA02）すると、クロック供給制御部（CLKCN
T）104は、CPU103へのクロックの停止を制御するクロッ
ク停止ステータス信号113をアクティブとし（ステップS
04)、クロック停止回路107はCPU103へのクロック信号11
5の供給を停止する（ステップB02）。
【００４５】そして、割り込み等でクロック停止解除信
号が発生すると（ステップA03）、CPUクロック停止ビッ
ト117がリセットされ（ステップS06）、クロック停止回
路107はCPU103へのクロック信号115を供給し（ステップ
B03）、CPU103への内部バスホールド要求信号110を解除
し、CPU103は外部からのバスホールド要求信号109がな
い限り、バスホールド状態を解除する。
号が発生すると（ステップA03）、CPUクロック停止ビッ
ト117がリセットされ（ステップS06）、クロック停止回
路107はCPU103へのクロック信号115を供給し（ステップ
B03）、CPU103への内部バスホールド要求信号110を解除
し、CPU103は外部からのバスホールド要求信号109がな
い限り、バスホールド状態を解除する。
【００４６】なお、本実施例では、クロック供給再開の
要因となるクロック停止解除信号の生成について詳細に
記述はしていない。しかし、従来技術から明らかなよう
に、マイクロプロセッサへの割り込み入力等をもとにし
てクロック停止解除信号は作られる。
要因となるクロック停止解除信号の生成について詳細に
記述はしていない。しかし、従来技術から明らかなよう
に、マイクロプロセッサへの割り込み入力等をもとにし
てクロック停止解除信号は作られる。
【００４７】
【実施例２】図２は、本発明の第２の実施例に係るマイ
クロプロセッサの構成を示すブロック図である。図２に
おいて、図１と同じ機能の要素には、同一の符号が付さ
れている。
クロプロセッサの構成を示すブロック図である。図２に
おいて、図１と同じ機能の要素には、同一の符号が付さ
れている。
【００４８】本実施例は、周辺機能内蔵マイクロプロセ
ッサにおいて、指定された周辺機能のみのクロック停止
を行うように構成された点が、前記第１の実施例と相違
している。以下では、前記第１の実施例との相違点のみ
を説明する。
ッサにおいて、指定された周辺機能のみのクロック停止
を行うように構成された点が、前記第１の実施例と相違
している。以下では、前記第１の実施例との相違点のみ
を説明する。
【００４９】図２を参照して、図１に示した前記第１の
実施例に加えて、複数の内蔵周辺機能201、202と、複数
のクロック停止回路（CLKSW）203、204と、ANDゲート20
5、206と、クロック制御レジスタ（CLKREG）105内に設
けられ内蔵周辺機能201、202に対応した内蔵周辺機能ク
ロック停止ビット207、208と、が追加されている。
実施例に加えて、複数の内蔵周辺機能201、202と、複数
のクロック停止回路（CLKSW）203、204と、ANDゲート20
5、206と、クロック制御レジスタ（CLKREG）105内に設
けられ内蔵周辺機能201、202に対応した内蔵周辺機能ク
ロック停止ビット207、208と、が追加されている。
【００５０】CPU103にて、プログラム内のクロック制御
レジスタ（CLKREG）105への書き込み命令が実行される
と、書き込みデータ信号106を経由して、クロック制御
レジスタ（CLKREG）105のCPUクロック停止ビット117を
セットするのと同時に、クロックを停止したい内蔵周辺
機能201、202に対応する内蔵周辺機能クロック停止ビッ
ト207、208を設定する。なお、クロックを停止する内蔵
周辺機能201、202の指定は、クロック制御レジスタ（CL
KREG）105の対応するビット位置に、例えば、クロック
を停止する場合は１、停止しない場合には０等という具
合に、CPU103にて実行される転送命令等で指定するもの
とする。
レジスタ（CLKREG）105への書き込み命令が実行される
と、書き込みデータ信号106を経由して、クロック制御
レジスタ（CLKREG）105のCPUクロック停止ビット117を
セットするのと同時に、クロックを停止したい内蔵周辺
機能201、202に対応する内蔵周辺機能クロック停止ビッ
ト207、208を設定する。なお、クロックを停止する内蔵
周辺機能201、202の指定は、クロック制御レジスタ（CL
KREG）105の対応するビット位置に、例えば、クロック
を停止する場合は１、停止しない場合には０等という具
合に、CPU103にて実行される転送命令等で指定するもの
とする。
【００５１】クロック制御レジスタ（CLKREG）105のCPU
クロック停止ビット117がセットされ、選択された内蔵
周辺機能クロック停止ビット207、208がセットされる
と、ANDゲート205、206を介して対応するクロック停止
回路（CLKSW）203、204が作動し、内蔵周辺機能201、20
2のうち選択された内蔵周辺機能へのクロックの供給が
停止される。
クロック停止ビット117がセットされ、選択された内蔵
周辺機能クロック停止ビット207、208がセットされる
と、ANDゲート205、206を介して対応するクロック停止
回路（CLKSW）203、204が作動し、内蔵周辺機能201、20
2のうち選択された内蔵周辺機能へのクロックの供給が
停止される。
【００５２】内蔵周辺機能へのクロック供給の再開は、
第１の実施例と同様にクロック制御レジスタ（CLKREG）
105の各クロック停止ビットがリセットされることによ
り行われる。
第１の実施例と同様にクロック制御レジスタ（CLKREG）
105の各クロック停止ビットがリセットされることによ
り行われる。
【００５３】このように、本実施例においては、クロッ
ク停止制御用のレジスタへの停止情報の設定のみで、ク
ロック供給を停止することができるため、前記従来例に
比べて、簡単なプログラムシーケンスで高速にクロック
停止状態に移行できる他、更に、前記特開昭64-86224号
公報に開示されたマイクロコンピュータのスタンバイ装
置と同様に、必要最低限の周辺ハードウェアにのみシス
テムクロックを供給し、システムの消費電力を必要最低
限に抑えることができる。
ク停止制御用のレジスタへの停止情報の設定のみで、ク
ロック供給を停止することができるため、前記従来例に
比べて、簡単なプログラムシーケンスで高速にクロック
停止状態に移行できる他、更に、前記特開昭64-86224号
公報に開示されたマイクロコンピュータのスタンバイ装
置と同様に、必要最低限の周辺ハードウェアにのみシス
テムクロックを供給し、システムの消費電力を必要最低
限に抑えることができる。
【００５４】
【発明の効果】本発明によるクロック供給制御回路を用
いた効果について以下に列挙する。
いた効果について以下に列挙する。
【００５５】本発明によれば、クロック停止制御レジス
タへの停止設定のみで、クロック供給が停止する為、従
来例に比べて簡単なプログラムシーケンスで、且つ高速
にクロック停止状態に移行することができる。
タへの停止設定のみで、クロック供給が停止する為、従
来例に比べて簡単なプログラムシーケンスで、且つ高速
にクロック停止状態に移行することができる。
【００５６】また、本発明によれば、本来、CPUに備え
られた機能を利用し、且つバスホールド状態に移行して
からクロック停止が行われるため、クロック停止機能の
ためにCPUを特別に改造することは必要とされず、本発
明の適用可能範囲は極めて広い。
られた機能を利用し、且つバスホールド状態に移行して
からクロック停止が行われるため、クロック停止機能の
ためにCPUを特別に改造することは必要とされず、本発
明の適用可能範囲は極めて広い。
【００５７】更に、本発明によれば、クロック停止期間
中は、常時バスホールド状態であるため、DMAコントロ
ーラ等の外部バスマスタはバス使用権を素早く獲得でき
る。この結果、DMA要求に対するDMA転送開始が早くなる
という効果を有する。
中は、常時バスホールド状態であるため、DMAコントロ
ーラ等の外部バスマスタはバス使用権を素早く獲得でき
る。この結果、DMA要求に対するDMA転送開始が早くなる
という効果を有する。
【００５８】そして、本発明によれば、複数の内蔵周辺
機能のうち指定した内蔵周辺機能を独立してクロック供
給を制御し、必要最低限の周辺ハードウェアにのみシス
テムクロックを供給することが可能とされ、システムの
消費電力を必要最低限に抑えることができる。
機能のうち指定した内蔵周辺機能を独立してクロック供
給を制御し、必要最低限の周辺ハードウェアにのみシス
テムクロックを供給することが可能とされ、システムの
消費電力を必要最低限に抑えることができる。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第１の実施例におけるクロック停止と
供給再開の動作シーケンスを示す流れ図である。
供給再開の動作シーケンスを示す流れ図である。
【図４】従来のマイクロコンピュータのスタンバイ装置
の構成の一構成例を示す図である。
の構成の一構成例を示す図である。
101 マイクロプロセッサ 102 クロック発振部 103 中央処理装置（CPU） 104 クロック供給制御部（CLKCNT） 105 クロック制御レジスタ（CLKREG） 106 CPUの書き込みデータ信号 107 クロック停止回路（CLKSW） 108 ORゲート 109 バスホールド要求信号（HLDRQ） 110 内部バスホールド要求信号（IHLDRQ） 111 バスホールドアクノレジ信号（HLDAK） 112 ANDゲート 113 クロック停止ステータス信号（STATUS） 114 クロック停止解除信号 115 クロック信号 116 バスホールド要求信号 117 CPUクロック停止ビット 201、202 内蔵周辺機能 203、204 クロック停止回路（CLKSW） 205、206 ANDゲート 207、208 内蔵周辺機能クロック停止ビット
Claims (5)
- 【請求項１】中央処理装置（「ＣＰＵ」という）、もし
くは、ＣＰＵ及び周辺回路へのクロックの供給／停止を
切替え制御するクロック制御手段と、 前記ＣＰＵ、もしくは、前記ＣＰＵ及び前記周辺回路へ
のクロックの停止を制御するための情報を記憶する記憶
手段と、 を含み、 前記記憶手段に、前記ＣＰＵ、もしくは、前記ＣＰＵ及
び前記周辺回路へのクロックの停止を制御する情報が前
記ＣＰＵからオン状態にセットされた際に、前記ＣＰＵ
に対してバスホールド要求を行い、 前記ＣＰＵからの前記ＣＰＵが前記バスホールド要求を
受け付た旨の情報と、前記記憶手段における前記ＣＰ
Ｕ、もしくは、前記ＣＰＵ及び前記周辺回路へのクロッ
クの停止を制御する情報と、が共にオン状態とされてい
る時に、前記ＣＰＵ、もしくは、前記ＣＰＵ及び前記周
辺回路へのクロック供給を停止するように制御すること
を特徴とする、マイクロプロセッサのクロック供給制御
回路。 - 【請求項２】前記記憶手段が、前記ＣＰＵ所定の信号バ
スを介して接続されたレジスタから成り、前記レジスタ
はクロック停止解除信号の入力により該レジスタをリセ
ットするリセット入力端子を備えることを特徴とする請
求項１記載のマイクロプロセッサのクロック供給制御回
路。 - 【請求項３】中央処理装置（「ＣＰＵ」という）の所定
の情報設定命令により設定可能なレジスタと、 該レジスタの状態に基づき前記ＣＰＵに対してバスホー
ルドを要求するバス要求手段と、 前記ＣＰＵのバスホールド受付状態を検出するホールド
状態検出手段と、 前記ＣＰＵへのクロック供給を制御するクロック制御手
段と、を有し、 前記ＣＰＵの前記情報設定命令の実行により、前記レジ
スタにクロック停止情報が設定されると、前記バス要求
手段が前記ＣＰＵに対してバスホールドを要求し、 前記ホールド状態検出手段が前記ＣＰＵのバスホールド
受付状態を検出し、且つ前記レジスタがクロック停止状
態を示す場合に、前記クロック制御手段が前記ＣＰＵへ
のクロックの供給を停止する、 ことを特徴とするマイクロプロセッサのクロック供給制
御回路。 - 【請求項４】クロック停止状態にあることを外部に通知
する出力信号を持つことを特徴とする請求項１又は３記
載のマイクロプロセッサのクロック供給制御回路。 - 【請求項５】前記レジスタが１又は複数の周辺回路に対
応したクロック停止情報を更に備え、複数の周辺回路を
相互に独立してクロックの供給を停止するように制御す
ることを特徴とする請求項２、又は３に記載のマイクロ
プロセッサのクロック供給制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229052A JP2701752B2 (ja) | 1994-08-31 | 1994-08-31 | マイクロプロセッサのクロック供給制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229052A JP2701752B2 (ja) | 1994-08-31 | 1994-08-31 | マイクロプロセッサのクロック供給制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0876876A JPH0876876A (ja) | 1996-03-22 |
| JP2701752B2 true JP2701752B2 (ja) | 1998-01-21 |
Family
ID=16885997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229052A Expired - Lifetime JP2701752B2 (ja) | 1994-08-31 | 1994-08-31 | マイクロプロセッサのクロック供給制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701752B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4883850B2 (ja) * | 2001-06-29 | 2012-02-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2008299740A (ja) * | 2007-06-01 | 2008-12-11 | Seiko Epson Corp | 非同期マイクロプロセッサ、電子情報装置 |
| JP5725695B2 (ja) * | 2009-03-16 | 2015-05-27 | キヤノン株式会社 | データ記憶装置、及びデータ記憶装置の制御方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093712A (ja) * | 1983-10-28 | 1985-05-25 | 株式会社東芝 | コンデンサブツシング |
| JPS6486224A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Standby device for microcomputer |
| JPH02263220A (ja) * | 1989-04-03 | 1990-10-26 | Seiko Instr Inc | クロック制御回路 |
| JPH0497407A (ja) * | 1990-08-15 | 1992-03-30 | Nec Corp | マイクロコンピュータ |
-
1994
- 1994-08-31 JP JP6229052A patent/JP2701752B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0876876A (ja) | 1996-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970902 |