JPH1153224A

JPH1153224A - ウォッチドッグタイマ及びマイクロコンピュータ

Info

Publication number: JPH1153224A
Application number: JP9204625A
Authority: JP
Inventors: Hideji Azuma; 秀治我妻
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1997-07-30
Filing date: 1997-07-30
Publication date: 1999-02-26
Anticipated expiration: 2017-07-30
Also published as: JP3951371B2

Abstract

(57)【要約】【課題】面倒な接続を行うことなく簡単にウォッチド
ッグタイマの動作・停止可能としてプログラム開発のデ
バッグを容易に実現できるようにする。【解決手段】ＣＰＵ２は、ＲＯＭ３、ＲＡＭ４、周辺
回路５及びウオッチドッグタイマ６とシステムバスを通
じて接続されており、ＲＯＭ３に記憶されたプログラム
にしたがって動作することにより所定周期毎にウォッチ
ドッグタイマ６にカウント初期値を書込む。ウォッチド
ッグタイマ６は、ＣＰＵ２からカウント初期値が書込ま
れたときは、所定周期毎にカウント値を１ずつ減数し、
その値が０となったときはＣＰＵ２へボロー信号を出力
する。ＣＰＵ２は、エミュレーション時にウォッチドッ
グタイマ６を停止するときは、ウォッチドッグタイマ６
のＣＥ発生回路９にアクセスする。これにより、ＣＥ発
生回路９はＣＥ信号を出力するので、ダウンカウンタ１
０のカウント機能が停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵが暴走した
ときに当該ＣＰＵをリセットしたり或いは割込みをかけ
るためのウォッチドッグタイマ及び斯様なウォッチドッ
グタイマを備えたマイクロコンピュータに関する。

【０００２】

【従来の技術】従来より、ウォッチドッグタイマとし
て、特開平３−１９４６２８号公報のものが提案されて
いる。このものは、エミュレーション時に、特別に設け
られた外部端子の信号レベルをハイレベルとすることに
よりウオッチドッグタイマを停止するように構成されて
おり、その外部端子に切替えのための信号を与えるだけ
で済むので、デバッグ等も容易になる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記構
成のものでは、ウォッチドッグタイマを停止させるため
の信号を当該ウォッチドッグタイマの外部端子に与えな
ければならず、その接続が極めて面倒であった。

【０００４】本発明は上記事情に鑑みてなされたもの
で、その目的は、面倒な接続を行うことなく簡単に機能
検査を行うことができるウォッチドッグタイマ及び斯様
なウォッチドッグタイマを備えたマイクロコンピュータ
を提供することにある。

【０００５】

【課題を解決するための手段】請求項１の発明によれ
ば、ＣＰＵが正常に動作しているときは、ＣＰＵは、ウ
ォッチドッグタイマに所定周期毎にアクセスするので、
カウント手段は、カウント動作を繰返して実行する。こ
の場合、ウォッチドッグタイマのカウント値が限度値と
なることはない。

【０００６】そして、ＣＰＵが暴走したときは、ＣＰＵ
はウォッチドッグタイマにアクセスしなくなるので、カ
ウント手段のカウント値が限度値となる。これにより、
カウント手段は異常信号をＣＰＵへ出力するので、ＣＰ
Ｕはリセットされたり或いは割込みをかけられることに
より暴走状態が停止する。

【０００７】さて、エミュレーション時においてウォッ
チドッグタイマの動作を検査するためにカウント手段の
カウント動作を一時停止するときは、ＣＰＵによるエミ
ュレーションプログラムの実行により停止指令発生手段
に対して第１のアクセス条件でアクセスする。

【０００８】すると、停止指令発生手段は、カウント手
段へ停止指令を出力するので、カウント手段はカウント
動作を停止する。この状態でウォッチドッグタイマを動
作状態を検査する。

【０００９】また、カウント手段のカウント動作を再開
するときは、停止指令発生手段に対してＣＰＵにより第
２のアクセス条件でアクセスする。すると、停止指令発
生手段は、カウント手段に対する停止指令の出力を停止
する。これにより、カウント手段がカウント動作を再開
するようになる。

【００１０】従って、ＣＰＵによるエミュレーションプ
ログラムの実行により任意のタイミングでウォッチドッ
グタイマを停止したり、再動作させたりすることができ
るので、ウォッチドッグタイマに配線を接続することな
くプログラム開発のデバッグ作業ができる。

【００１１】請求項２の発明によれば、カウント手段の
カウント動作を停止するときは、ＣＰＵにより停止指令
発生手段に対して第１のデータの書込みを行う。する
と、停止指令発生手段は、ＣＰＵにより第１のデータの
書込み動作が行われたときは、カウント手段へ停止指令
を出力する。これにより、カウント手段はカウント動作
を停止するようになる。

【００１２】また、カウント手段のカウント動作を再開
するときは、ＣＰＵにより停止指令発生手段に対して第
２のデータの書込みを行う。すると、停止指令発生手段
は、ＣＰＵにより第２のデータの書込みが行われたとき
は、カウント手段への停止指令の出力を停止する。これ
により、カウント手段は、カウント動作を再開するよう
になる。

【００１３】従って、ＣＰＵにより停止指令発生手段に
対してデータの書込み動作を実行するだけで、ウォッチ
ドッグタイマを任意のタイミングで停止したり、再動作
させたりすることができる。

【００１４】請求項３の発明によれば、停止指令出力手
段による停止指令の出力状態を確認するときは、外部か
ら出力状態出力手段へ指令を与える。すると、出力状態
出力手段は、停止指令発生手段による停止指令の出力状
態を出力するので、その出力により停止指令の出力状態
を確認することができる。

【００１５】請求項４の発明によれば、カウント手段の
カウント値を確認したいときは、外部からカウント値出
力手段に指令を与える。すると、カウント値出力手段
は、カウント手段のカウント値を出力するので、その出
力によりカウント手段のカウント値を確認することがで
きる。

【００１６】

【発明の実施の形態】以下、本発明の一実施例を図面を
参照して説明する。図１はワンチップマイクロコンピュ
ータの概略構成を示すと共に、ワンチップマイクロコン
ピュータが有するウォッチドッグタイマの電気的構成を
示している。この図１において、ワンチップマイクロコ
ンピュータ１は、ＣＰＵ２、プログラムが記憶されたＲ
ＯＭ３、ワーキングデータ記憶用のＲＡＭ４及び周辺回
路５に加えてウォッチドッグタイマ６を備えて構成され
ている。

【００１７】ＣＰＵ２とＲＯＭ３、ＲＡＭ４、周辺回路
５及びウォッチドッグタイマ６とはアドレスバス７及び
データバス８などのシステムバスを通じて接続されてお
り、ＣＰＵ１とそれらの間でシステムバスを通じてデー
タの授受が行われるようになっている。

【００１８】ウォッチドッグタイマ６は、カウントイネ
ーブル発生回路９（停止指令出力手段に相当し、以下、
ＣＥ発生回路と称する）、ダウンカウンタ１０（カウン
ト手段に相当）及び制御回路１１を主体として構成され
ている。

【００１９】ＣＥ発生回路９において、ラッチ回路１２
のデータ入力端子Ｄにはデータバス８のＤＢ０（データ
バスのビット０）が接続されており、クロック端子Ｃが
ハイレベルとなったタイミングでデータバスＤＢ０のビ
ットパターンがラッチ回路１２に記憶されて出力端子Ｑ
から出力される。

【００２０】ラッチ回路１２のリセット端子Ｒには電源
投入時にシステムリセット信号が入力されるようになっ
ており、システムスタート時においてはラッチ回路１２
の出力端子Ｑの出力レベルはローレベルとなっている。

【００２１】ラッチ回路１２のクロック端子Ｃにはアン
ド回路１３の出力端子が接続されている。このアンド回
路１３の入力端子にはアドレスバスデコーダ１４（以
下、Ａバスデコーダと称する）、データバスキーパター
ンデコーダ１５（以下、Ｄバスキーパターンデコーダと
称する）が接続されていると共に、ＣＰＵ２からのライ
ト信号ＩＷＲＥ、ＣＰＵ駆動用のクロック信号ＣＫ１が
入力するように接続されている。

【００２２】Ａバスデコーダ１４はアドレスバス７のビ
ットパターンが所定パターンとなったことを検出するた
めのもので、例えばＣＥ発生回路９に予め設定されたア
ドレスが［０４１Ｃ］ｈだとすると、アドレスデータが
［０４１Ｃ］ｈとなった状態でハイレベル信号を出力す
る。Ｄバスキーパターンデコーダ１５はデータバス８の
ビットパターンが所定パターンとなったことを検出する
ためのものである。

【００２３】図２はＤバスキーパターンデコーダ１５の
具体的回路を示している。この図２において、データバ
スＤＢ５（ビット５）〜ＤＢ１（ビット１）が所定のキ
ーパターンとなったときにアンド回路１３からの出力が
ハイレベルとなるように構成されている。つまり、デー
タバスＤＢ１，ＤＢ３，ＤＢ５はアンド回路１６の入力
端子に直接接続され、データバスＤＢ２，ＤＢ４はイン
バータ１７を介してアンド回路１６の入力端子に接続さ
れている。

【００２４】従って、このような接続関係にあっては、
ＤＢ５〜ＤＢ１のビットパターンが［１０１０１］ｂと
なったときのみアンド回路１６のアンド条件が成立して
ハイレベル信号を出力し、これ以外のビットパターンで
はアンド回路１６からハイレベル信号を出力することは
ない。

【００２５】以上の構成により、ＣＥ発生回路９は、ア
ドレスバス７のビットパターンが［０４１Ｃ］ｈで且つ
データバス８のＤＢ５〜ＤＢ０のビットパターンが［１
０１０１１］ｂとなった状態で（第１のアクセス条件、
第１のデータの書込み動作に相当）、ＣＰＵ２からライ
ト信号ＩＷＲＥが入力し且つクロック信号ＣＫ１が入力
したタイミングでハイレベルのカウントイネーブル信号
（以下、ＣＥ信号と称する）と称する。

【００２６】また、ＣＥ発生回路９は、アドレスバス７
のビットパターンが［０４１Ｃ］ｈで且つデータバス８
のＤＢ５〜ＤＢ０のビットパターンが［１０１０１０］
ｂとなった状態で（第２のアクセス条件、第２のデータ
の書込み動作に相当）、ＣＰＵ２からライト信号ＩＷＲ
Ｅが入力し且つクロック信号ＣＫ１が入力したタイミン
グでＣＥ信号の出力を停止する。

【００２７】ＣＥ発生回路９からのＣＥ信号はバッファ
回路１８に与えられる。このバッファ回路１８の出力端
子は所定のデータバスと接続されており、データバス８
を通じてＣＰＵ２がバッファ回路１８の出力レベルを読
取れるようになっている。

【００２８】ダウンカウンタ１０において、選択器１９
は制御回路１１により決定された側のデータを入力して
ラッチ部２０によりラッチすることによりダウンカウン
タ１０の値を更新するようになっている。つまり、選択
器１９は、選択端子Ｓがローレベルの状態においては入
力端子ＩＮ０からの入力データを選択して出力すると共
に、選択端子Ｓがハイレベルの状態においては入力端子
ＩＮ１の入力データを選択して出力するようになってい
る。この場合、選択器１９の入力端子ＩＮ１はデータバ
ス８と接続されており、選択端子Ｓがハイレベルとなっ
たタイミングでＣＰＵ２からのカウント初期値をデータ
バス８を通じてダウンカウンタ１０に取込むようになっ
ている。

【００２９】ラッチ部２０は、ＣＰＵ駆動用のクロック
ＣＫ１の入力タイミングで選択器１９からの出力データ
をラッチして記憶すると共にその記憶データを出力す
る。この場合、ラッチ部２０は記憶したデータが０とな
ったときはＣＰＵ２へボロー信号（異常信号に相当）を
出力するようになっている。

【００３０】デクリメント部２１は、ラッチ部２０から
の出力データを入力し、その入力データから１を減算し
た値を出力する。ラッチ部２２は、Ｃ端子にハイレベル
が入力したタイミングでデクリメント部２１からの出力
データを記憶すると共にその記憶データを出力する。こ
のラッチ部２２の出力端子は選択器１９の入力端子ＩＮ
０と接続されている。

【００３１】以上の構成により、ダウンカウンタ１０
は、所定タイミングでＣＰＵ２によりカウント初期値が
設定されると共に、所定周期毎にカウント値が１ずつ減
数される。

【００３２】バッファ回路２３は、ダウンカウンタ１０
のカウント値をＣＰＵ２がリードするための回路であ
り、制御回路１１からＷＤＴリード信号を入力したタイ
ミングでダウンカウンタ１０からのカウント値をデータ
バス８を通じてＣＰＵ２へ出力する。

【００３３】一方、アンド回路２４は、ダウンカウンタ
１０がデクリメント動作を実行するためのパルス信号を
発生すると共に、ＣＥ発生回路９から出力されるＣＥ信
号に応じてダウンカウンタ１０に対するパルス信号の出
力を禁止する機能を有する。つまり、アンド回路２４の
入力端子はＣＥ発生回路９からのＣＥ信号をインバータ
２５を介して入力するように接続されていると共に、Ｃ
ＰＵ駆動用のクロック信号ＣＫ２及び制御回路１１から
のタイマクロック信号を入力するように接続されてい
る。

【００３４】従って、アンド回路２４は、ＣＥ発生回路
９からハイレベルのＣＥ信号の非出力状態でクロック信
号ＣＫ２が入力し且つ制御回路１１からタイマクロック
信号が入力したタイミングでアンド条件が成立してハイ
レベル信号をダウンカウンタ１０へ出力する。

【００３５】制御回路１１は、ウォッチドッグタイマ６
全体の動作を制御するためのものである。つまり、制御
回路１１は、ＣＰＵ２により所定のアドレスにアクセス
された状態でリード信号が与えられたタイミングでカウ
ント値ライト信号をダウンカウンタ１０へ出力する。ま
た、制御回路１１は、例えば１μｓ毎にタイマクロック
信号をアンド回路２４へ出力する機能を有する。

【００３６】また、制御回路１１は、自己に設定された
所定のアドレスがアクセスされた状態でＣＰＵ２からリ
ード信号が与えられたタイミングでＣＥリード信号を出
力する。この場合、ＣＥリード信号はバッファ回路１８
の制御端子に与えられるもので、その制御端子のレベル
がハイレベルとなった状態でＣＥ発生回路９からのＣＥ
信号の出力状態がバッファ回路１８からデータバス８を
通じてＣＰＵ２へ出力される。

【００３７】また、制御回路１１は、自己に設定された
所定のアドレス（ＣＥリード信号出力用のアドレスとは
異なる）がアクセスされた状態でＣＰＵ２からリード信
号が与えられたタイミングでＷＤＴリード信号を出力す
る。この場合、ＷＤＴリード信号はバッファ回路２３の
制御端子に与えられるもので、その制御端子のレベルが
ハイレベルとなった状態でダウンカウンタ１０のカウン
ト値がバッファ回路２３からデータバス８を通じてＣＰ
Ｕ２へ出力される。

【００３８】さらに、制御回路１１は、ＣＰＵ２により
ウォッチドッグタイマ１０に対するカウント初期値ライ
トタイミングとダウンカウンタ１０に対するタイマクロ
ック信号の出力タイミングとが重なった場合のタイミン
グ調整するためのシーケンサ機能を有する。

【００３９】以上のように構成されたウォッチドッグタ
イマ６はＣＰＵ２の暴走を検出するためのものであり、
ＣＰＵ２が正常に動作している状態では、ウォッチドッ
グタイマ値が０となる前に当該ウォッチドッグタイマ値
がＣＰＵ２により更新されるようになっている。

【００４０】具体的には、更新値（カウント初期値）を
例えば［Ｃ０００］ｈとした場合、ＣＰＵ２が暴走した
ときは、ウォッチドッグタイマ値が［００００］ｈにな
る前に更新されないことなるので、ウォッチドッグタイ
マ値が０になり、ウォッチドッグタイマ６のダウンカウ
ンタ１０からボロー信号が発生してＣＰＵ２に対して暴
走を知らせるために割込みをかけたり、強制的にリセッ
トするようになる。

【００４１】尚、上述のようにウォッチドッグタイマ５
に設定された各アドレスはメモリ空間に配列されるもの
であるが、ＲＯＭ３或いはＲＡＭ３のアドレスとは一致
しないように設定されている。

【００４２】次に上記構成の作用について説明する。ワ
ンチップマイクロコンピュータ１を用いてプログラム開
発する場合、デバッグのためのエミュレーションプログ
ラムにより動作を検査する必要がある。この場合、エミ
ュレーションプログラムの実行方法には、ＲＯＭ３内に
予め格納したのを使用したり、外部とのパソコン等とシ
リアル通信などを介してＲＡＭ上にエミュレーションプ
ログラムを転送して実行させたり、ＩＣＥを用いたりす
る方法がある。

【００４３】さて、ＣＰＵ２は、エミュレーションプロ
グラムの実行にしたがって、まず、ウォッチドッグタイ
マ６に対して［Ｃ０００］ｈを書込む。すると、制御回
路１１の制御により、ダウンカウンタ１０のラッチ部２
０には［Ｃ０００］ｈが書込まれる。ここで、制御回路
１１は、タイマクロック信号を１μｓ毎に出力するの
で、ダウンカウンタ１０は１μｓ毎に［Ｃ０００］ｈか
ら１ずつ減算する。

【００４４】一方、ＣＰＵ２は、ウォッチドッグタイマ
６に対して所定周期毎に［Ｃ０００］ｈを再書込みする
ので、ウォッチドッグタイマ６には所定周期毎にカウン
ト初期値が書込まれる。この結果、ウォッチドッグタイ
マ６のカウント値が０となることはないので、ウォッチ
ドッグタイマ６からボロー信号がＣＰＵ２に対して出力
されてしまうことはなく、ＣＰＵ２はエミュレーション
プログラムの動作を継続する。

【００４５】さて、ＣＰＵ２は、エミュレーションプロ
グラムの実行にしたがってウォッチドッグタイマ６の機
能を検査するために当該ウォッチドッグタイマ６を停止
するときは、アドレス［０４１Ｃ］ｈに［００２Ｂ］ｈ
を書込む動作を実行する（図３参照）。

【００４６】この結果、アドレスバス７のビットパター
ンが［０４１Ｃ］ｈとなると共に、データバス８におい
てＤＢ５〜ＤＢ０が［１０１０１］ｂとなるので、Ａバ
スデコーダ１４及びＤバスキーパターンデコーダ１５か
らハイレベル信号が出力される。

【００４７】そして、この状態でＣＰＵ２からライト信
号ＩＷＲＥが出力され且つクロック信号ＣＫ１が出力さ
れたタイミングで、アンド回路１３からハイレベル信号
が出力されるので、ラッチ回路１２は、そのタイミング
でデータバスにおけるＤＢ０のビットパターン［１］を
出力端子Ｑから出力する。

【００４８】以上の動作により、ＣＥ発生回路９からハ
イレベルのＣＥ信号が出力されるので、アンド回路２４
の入力端子の１つのレベルがローレベルとなり、アンド
回路２４からローレベル信号が出力されるようになる。
従って、ダウンカウンタ１０のカウント動作が停止して
当該ダウンカウンタ１０のカウント値が変化しなくなる
（図３及び図４参照）。

【００４９】上述のようにしてウォッチドッグタイマ６
を停止させたＣＰＵ２は、エミュレーションプログラム
の実行にしたがってウォッチドッグタイマ６の動作状態
を読取る。

【００５０】即ち、ＣＰＵ２は、ＣＥ発生回路９からの
出力状態を読取るために制御回路１１に設定されたＣＥ
発生回路９に対応したアドレスを出力する。すると、制
御回路１１は、自己に設定されたアドレスのうちＣＥ発
生回路９に対応したアドレスが選択された状態で、ＣＰ
Ｕ２からライト信号ＩＷＲＥを入力したときは、ＣＥリ
ード信号をＣＥ発生回路９に接続されたバッファ回路１
８に出力する。

【００５１】これにより、バッファ回路１８が有効とな
って、バッファ回路１８からＣＥ発生回路９からのＣＥ
信号の出力状態がデータバス８へ出力されるので、ＣＰ
Ｕ２は、ＣＥ発生回路９のＣＥ信号の出力状態を読取る
ことができる。

【００５２】続いて、ＣＰＵ２は、ウオッチドッグタイ
マ６のカウント値を読取るために制御回路１１に設定さ
れたダウンカウンタ１０に対応するアドレスを出力す
る。すると、制御回路１１は、自己に設定されたアドレ
スのうちダウンカウンタ１０に対応したアドレスが選択
された状態で、ＣＰＵ２からライト信号ＩＷＲＥを入力
したときは、ＷＤＴリード信号をダウンカウンタ１０に
接続されたバッファ回路２３に出力する。

【００５３】これにより、バッファ回路２３が有効とな
って、バッファ回路２３からダウンカウンタ１０のカウ
ント値がデータバス８へ出力されるので、ＣＰＵ２は、
ダウンカウンタ１０の現在のカウント値を読取ることが
できる。

【００５４】従って、ＣＰＵ２が読取ったウォッチドッ
グタイマ６の動作状態に基づいて、エミュレーションプ
ログラムに設定された所定のタイミングでもってマイク
ロコンピュータ１による動作状態を確認することができ
る。

【００５５】上述のようにしてウォッチドッグタイマ６
の動作状態を読取ったＣＰＵ２は、ウォッチドッグタイ
マ６を再動作させる。つまり、アドレス［０４１Ｃ］ｈ
に対して［００２Ａ］ｈを書込む動作を実行する（図３
参照）。

【００５６】これにより、ＣＥ発生回路９が選択され
て、ラッチ回路１２にはデータバス８のＤＢ０のレベル
である［０］が書込まれるので、ＣＥ発生回路９からの
ＣＥ信号の出力が停止する。この結果、ダウンカウンタ
１０が有効となり、カウント動作を再開するようになる
（図３及び図４参照）。

【００５７】上記構成のものによれば、ＣＰＵ２による
エミュレーションプログラムの実行によりウォッチドッ
グタイマ６のＣＥ発生回路９に対してアクセスすること
によりダウンカウンタ１０をソフト的に停止させたり再
動作させるように構成したので、ウォッチドッグタイマ
を停止させるための専用端子を有し、その専用端子に信
号を与えることによりウォッチドッグタイマを停止させ
る従来構成のものと違って、面倒な接続を行うことなく
ウォッチドッグタイマ６を所定タイミングで簡単に停止
させることができ、プログラム開発のデバッグが容易に
なる。さらに、プログラムの実行途中に割り込んでエミ
ュレーションを実行させる場合にも、その間のみＣＥ発
生回路９の出力をローレベルとして、エミュレーション
終了後、ＣＥ発生回路９の出力をハイレベルにすること
で、通常動作に復帰できるため、非常に使い易いものと
なる。

【００５８】また、ウォッチドッグタイマ６を停止させ
た状態で、ＣＰＵ２によりウォッチドッグタイマ６のＣ
Ｅ発生回路９の動作状態及びダウンカウンタ１０のカウ
ント値を読取るようにしたので、デバッグを一層容易に
行うことができる。

【００５９】さらに、ウォッチドッグタイマ６を停止す
るためのアドレス及び当該ウォッチドッグタイマ６の動
作状態を読取るためのアドレスをメモリ空間に配列しな
がら、ＲＯＭ３及びＲＡＭ４のアドレスと一致しないよ
うにしたので、ＣＰＵ２が実際のプログラムを実行した
際に、ウォッチドッグタイマ６が不用意にアクセスされ
ることがなく、ウォッチドッグタイマ６のカウント動作
に支障を生じることはない。

【００６０】本発明は、上記実施例にのみ限定されるも
のではなく、次のように変形または拡張できる。ダウン
カウンタ１０の代わりに、アップカウンタを設け、アッ
プカウンタのカウンタ値が限度値なったときにキャリー
信号をＣＰＵ２に対する異常信号として出力するように
してもよい。

【００６１】Ｄバスキーパターンデコーダとしては、
［１０１０１］ｂというビットパターンに限定されるも
のではないと共に、５ビットのキーパターンに限定され
るものではない。さらに、ＣＥ発生回路９用のＡバスデ
コーダ１４とは別にＤパスキーパターンデコーダ１５専
用のアドレスを設定し、Ｄパスキーパターンデコーダ１
５が有効になった状態でのみＣＥ発生回路９の動作を有
効化することにより、誤動作を一層防止することができ
る。

【００６２】また、ウォッチドッグタイマ６のアドレス
をメモリ空間に配列したが、Ｉ／Ｏアドレス空間に配列
するようにしてもよい。この場合、ウォッチドッグタイ
マ６にアクセスするには、ＣＰＵ２によるＩ／Ｏ命令の
実行による。

【００６３】また、ウォッチドッグタイマ６を停止させ
た状態でその動作状態を読取る手段としては、ウォッチ
ドッグタイマ６をＣＰＵ２から切離し、データバス８を
通じてウォッチドッグタイマ６にアクセスするようにし
てもよい。

【図面の簡単な説明】

【図１】本発明の一実施例におけるワンチップマイクロ
コンピュータの全体構成を示す概略図

【図２】Ｄパスキーパターンデコーダの具体的構成を示
す図

【図３】ウォッチドッグタイマの動作を示す各種信号の
波形図

【図４】ウォッチドッグタイマのタイマカウント値の変
化を示す図

【符号の説明】

１はワンチップマイクロコンピュータ、２はＣＰＵ、６
はウォッチドッグタイマ、９はカウントイネーブル発生
回路（停止指令出力手段）、１０はダウンカウンタ（カ
ウント手段）、１８はバッファ回路（出力状態出力手
段）、２３はバッファ回路（カウント値出力手段）であ
る。

Claims

【特許請求の範囲】

【請求項１】ＣＰＵからアクセスされる毎に初期値或
いは任意の設定値からカウント動作を実行するように設
けられ、限度値までのカウント動作が終了したときは上
記ＣＰＵへ異常信号を出力すると共に停止指令を受けた
状態でカウント動作を停止するカウント手段と、前記ＣＰＵにより第１のアクセス条件でアクセスされた
ときは前記カウント手段へ停止指令を出力すると共に第
２のアクセス条件でアクセスされたときは停止指令の出
力を停止する停止指令出力手段とを備えたことを特徴と
するウォッチドッグタイマ。
【請求項２】前記停止指令出力手段は、前記ＣＰＵに
より自己のアドレスに対して第１のデータの書込み動作
が行われたときに停止指令を出力すると共に第２のデー
タの書込み動作が行われたときに停止指令の出力を停止
することを特徴とする請求項１記載のウォッチドッグタ
イマ。
【請求項３】外部からの指令に応じて前記停止指令出
力手段による停止指令の出力状態を出力する出力状態出
力手段を備えたことを特徴とする請求項１または２記載
のウォッチドッグタイマ。
【請求項４】外部からの指令に応じて前記カウント手
段のカウント値を出力するカウント値出力手段を備えた
ことを特徴とする請求項１乃至３の何れかに記載のウォ
ッチドッグタイマ。
【請求項５】請求項１乃至４の何れかのウォッチドッ
グタイマを備えたことを特徴とするマイクロコンピュー
タ。