JP3426645B2 - データ処理システム - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＣＰＵ（Central Pr
ocessing Unit : 中央処理装置）を有し、このＣＰＵを
用いてデータ処理を行なうデータ処理システムに関す
る。 【０００２】 【従来の技術】従来のコンピュータシステムにおいて、
ＣＰＵは、例えば所定時間毎の割込に応じてダミールー
プを実行する等により、特定のデータ処理速度で動作す
るように制御されている。これは、ＣＰＵの動作速度と
コンピュータシステムを構成する構成要素の動作速度と
の整合をとるためである。例えば、ディスク装置等の動
作速度は、適用する機種により特定の動作速度を有す
る。尚、ここで言うＣＰＵのデータ処理速度とはＣＰＵ
性能とも言う。 【０００３】前述したダミーループによるＣＰＵのデー
タ処理速度（ＣＰＵ性能）の制御を図４及び図５を用い
て説明する。図４には、従来のデータ処理システムの簡
単な構成を示す。ＳＢＵＳ（システムバス）１には、こ
のデータ処理システム全体の処理を行なうＣＰＵ２、独
自に時間を計算し、所定時間毎（例えば、１ｍｓ毎）に
ＣＰＵ２に割込信号を出力するタイマ３、ＳＢＵＳ１の
制御を行なうＢＣＵ（バスコントローラ）４、処理対象
となるデータ及びプログラムを記憶するメインメモリ
５、及びＳＢＵＳ１に接続されない二次記憶装置とのデ
ータの送受を行なうＩＯＣ（入出力コントローラ）６が
接続されている。又、ＩＯＣ６には、二次記憶装置であ
るディスク７が接続されている。このディスク７には、
ＩＰＬ（Initial Program Loder ）、ＯＳ（Operaing S
ystem ）等のプログラムが記憶されている。 【０００４】ＣＰＵ２は、タイマ３からの割込信号に応
じて図５に示す割込処理を実行する。ＣＰＵ２は、最初
にデータ処理システムの機種毎に決められたダミールー
プ回数を設定し、ダミーループを１回実行する（ステッ
プＡ１，Ａ３）。ダミーループとは言い替えれば自己ル
ープであり、ＣＰＵ２は、ダミーループ実行後にはダミ
ーループ実行直前の状態に戻る。 【０００５】ＣＰＵ２は、ダミーループ実行後、ステッ
プＡ１にて設定されたダミーループ回数から１回のカウ
ントダウンを行ない、残ったダミーループ回数が０であ
るか判定する（ステップＡ５，Ａ７）。残ったダミール
ープ回数が０であ場合、割込処理を終了する。残ったダ
ミーループ回数が０でない場合、ステップＡ３に戻り再
びダミーループを１回実行する。これにより、データ処
理システムにおけるＣＰＵ２のデータ処理速度が特定の
速度に設定、即ちＣＰＵ２の性能が設定される。 【０００６】 【発明が解決しようとする課題】しかし、前記従来の方
法では、データ処理実行時のＣＰＵ２に対して所望の処
理速度を設定することが可能である一方、データ処理シ
ステムを起動する際に行なわれる立ち上げ処理実行時に
は、所望の処理速度に対応する時間が必要とされる。こ
のため、実際には、オペレータにより電源投入がなされ
てから、データ処理システムが稼働状態になるまでかな
りの時間がかかる。 【０００７】例えば、前記図４に示されるデータ処理シ
ステムにおいて立ち上げ処理を行なう場合、最初に、オ
ペレータの電源投入操作に応じ、ディスク７よりＩＰＬ
プログラムがメインメモリ５に書き込まれる。この後、
ＣＰＵ２は、メインメモリ５からＩＰＬプログラムを取
り込み、実行する。これにより、データ処理システムの
制御は、ファームウェアを含むハードウェアからソフト
ウェアの制御下に移される。ＩＰＬプログラムの実行に
より、ディスク７に記憶されているＯＳプログラムがメ
インメモリ５に書き込まれる。又、ＩＰＬプログラム実
行後、所定のソフトウェアによって各種構成要素の動作
環境が設定される。 【０００８】このような立ち上げ処理においては、ディ
スク７に記憶されたプログラムをメインメモリ５に書き
込み、このメインメモリ５に書き込まれたプログラムを
ＣＰＵ２が取り込み、実行するという作業が繰り返され
る。更に、このような立ち上げ処理実行時には、前述し
た割込処理が所定時間毎に実行される。従って、前述し
たようにシステム立ち上げ時にかなりの時間が必要とさ
れる。 【０００９】この発明は、データ処理システムにおける
起動時、メインメモリへのプログラム書き込み時等にお
けるＣＰＵのデータ処理速度を高速にし得るデータ処理
システムを提供することを目的とする。 【００１０】 【課題を解決するための手段】この発明に係るデータ処
理システムは、このデータ処理システムの稼動に必要な
プログラムを記憶する第１記憶手段と、ＣＰＵのデータ
処理速度を表すモード情報を記憶する第２記憶手段と、
前記データ処理システムに対する電源供給に応じて前記
ＣＰＵにより行なわれる、前記第１記憶手段へのＩＰＬ
（イニシャルプログラムローダ）の書き込みに際し、前
記ＣＰＵを第１データ処理速度で動作させるための高速
モードを表すモード情報を前記第２記憶手段に書き込
み、前記第１記憶手段に書き込まれた前記ＩＰＬに従っ
て前記ＣＰＵにより前記第１記憶手段にＯＳ（オペレー
ティングシステム）が書き込まれた後、前記第２記憶手
段に記憶されているモード情報を、前記ＣＰＵを前記第
１データ処理速度より低速の第２データ処理速度で動作
させるための通常モードを表すモード情報に書き換える
手段と、前記第２記憶手段に記憶されているモード情報
を所定時間毎に参照し、当該モード情報が前記高速モー
ドを表す場合には、前記第１データ処理速度に対応する
回数だけ自己ループ命令を実行し、当該モード情報が前
記通常モードを表すモード情報の場合には、前記第２デ
ータ処理速度に対応する回数だけ自己ループ命令を実行
する制御手段とを具備することを特徴とする。 【００１１】 【００１２】 【００１３】 【００１４】 【作用】この発明に係るデータ処理システムでは、オペ
レータ等の操作によって電源の供給が開始されて、ＣＰ
Ｕにより第１記憶手段へのＩＰＬの読み込みが行なわれ
るに際し、高速モードを表すモード情報が第２記憶手段
に書き込まれる。制御手段は、第２記憶手段に記憶され
ているモード情報を所定時間毎に参照し、当該モード情
報が上述のように高速モードを表す場合には、第１デー
タ処理速度に対応する回数だけ自己ループ命令を実行す
る。これにより、ＣＰＵを第１データ処理速度で動作さ
せる高速モードが実現される。この高速モードでは、Ｃ
ＰＵによる第１記憶手段へのＩＰＬの読み込みと、この
ＩＰＬに従う第１記憶手段へのＯＳの読み込みとが行な
われ、電源投入開始からデータ処理システムが稼動状態
になるまでの立ち上げ処理を高速に行なうことが可能と
なる。第１記憶手段へのＯＳの読み込みの後、第２記憶
手段に記憶されているモード情報が通常モードを表すモ
ード情報に書き換えられる。制御手段は、先に述べたよ
うに、第２記憶手段に記憶されているモード情報を所定
時間毎に参照する。このモード情報が上述のように通常
モードを表す場合、制御手段は、第２データ処理速度に
対応する回数だけ自己ループ命令を実行する。これによ
り、ＣＰＵを第２データ処理速度で動作させる通常モー
ドが実現される。ここで、第２データ処理速度は、デー
タ処理システムにおいて任意に追加される他構成要素の
動作速度と整合のとられている速度であれば後のデータ
処理が正常に行なわれる。 【００１５】 【００１６】 【００１７】 【００１８】 【実施例】以下、図面を参照してこの発明の一実施例を
説明する。この発明の一実施例に係るデータ処理システ
ムの構成を図１に示す。ＳＢＵＳ（システムバス）１０
にはＣＰＵ（中央処理装置）１１、タイマ１２、ＢＣＵ
（バスコントローラユニット）１３、メインメモリ１
４、及びＩＯＣ（入出力コントローラ）１５が接続され
ており、ＳＢＵＳ１０はこれら接続された構成要素間の
データの伝送を行なう。 【００１９】ＣＰＵ１１は、このデータ処理システム全
体の制御を司り、各種プログラム命令を実行処理する。
又、このＣＰＵ１１は、ＣＰＵ１１のデータ処理速度を
決定するためのモード情報を記憶するモードレジスタ１
１ａを有する。モード情報には、ＣＰＵ１１の高速のデ
ータ処理を示す高速モード、通常のデータ処理を示す通
常モードとがある。尚、レジスタ１１ａは、例えばフリ
ップフロップ回路により構成される。タイマ１２は、独
自に時間を計算し、所定時間毎にＣＰＵ１１に割込信号
を出力する。ＢＣＵ１３は、ＳＢＵＳ１０において伝送
されるデータ制御を行なう。メインメモリ１４は、処理
対象となるプログラム及びデータを記憶する。ＩＯＣ１
５には、二次記憶装置としてディスク１６が接続されて
おり、ＩＯＣ１５は、このディスク１６とのデータの送
受を制御する。ディスク１６には、ＩＰＬ（Initial Pr
ogram Loader）、ＯＳ（Operating System）等のプログ
ラムが記憶されている。 【００２０】次に図面を参照してこの実施例の動作を説
明する。まず、ＣＰＵ１１がタイマ１２からの割込信号
の受信に応答して実行する割込処理にについて説明す
る。この実施例において、ＣＰＵ１１は、タイマ１２か
らの割込信号受信に応じてダミーループ処理を行なう。
ダミーループとは、アイドルプロセス又はナルプロセス
のことであり、ダミーループ処理は自己ループになって
いる命令を実行するものである。 【００２１】この割込処理の詳細を図２を参照して説明
する。ＣＰＵ１１は、タイマ１２より割込信号を受け取
ると、モードレジスタ１１ａに記憶されているモード情
報を読み出し、高速モードであるか否か判断する（ステ
ップＢ１，ステップＢ３）。モードレジスタ１１ａに高
速モードが設定されている場合、この高速モードに対応
した特別のダミーループ回数を設定する（ステップＢ
５）。又、モードレジスタ１１ａに通常モードが設定さ
れている場合、通常モードに対応するダミーループ回数
を設定する（ステップＢ７）。 【００２２】ステップＢ５、又はステップＢ７の後、Ｃ
ＰＵ１１は、ダミーループ回数が０回であるか判定する
（ステップＢ９）。ここで、ダミーループ回数が０回で
ない場合、ダミーループを実行し、実行後、ダミールー
プ回数より１回を差し引く（ステップＢ１１，Ｂ１
２）。この後、再びステップＢ９に戻り、前述の処理を
繰り返す。このステップＢ９〜Ｂ１３までの繰り返し処
理によってステップＢ５又はステップＢ７において設定
されたダミーループ回数だけダミーループが行なわれ
る。 【００２３】ステップＢ９において、ダミーループ回数
が０回である場合、この割込処理を終了する。次に、こ
の実施例におけるモード情報の設定をオペレータにより
電源供給操作がなされてからデータ処理システムが稼働
状態になるまでの処理を例にとり、図３を用いて説明す
る。オペレータ等により電源スイッチ（図示せず）が操
作された時、モードレジスタ１１ａには、ＣＰＵのデー
タ処理速度を高速にするように高速モード（例えば、１
ビット信号の“０”）が設定される（ステップＣ１）。
次に、ディスク１６に記憶されているＩＰＬが、メイン
メモリ１４に読み込まれる（ステップＣ３）。この後、
ＣＰＵ１１の動作制御は、ソフトウェア上に移される。 【００２４】ＣＰＵ１１は、メインメモリ１４に読み込
まれたＩＰＬを実行する（ステップＣ５）。ＩＰＬは、
ＯＳをメインメモリ１４に読み込むものであり、ステッ
プＣ５によってメインメモリ１４にＯＳが読み込まれる
（ステップＣ７）。この後、ＣＰＵ１１は、モードレジ
スタ１１ａを通常モードに設定する（ステップＣ９）。
例えば、１ビット信号の“１”を設定する。 【００２５】以降、データ処理システムは稼働状態とな
り、ＣＰＵ１１は通常の速度でデータ処理を実行する
（ステップＣ１１）。以上の処理により、データ処理シ
ステムが稼働状態になるまでの処理、即ち、立ち上げ処
理に必要とする時間を、通常のデータ処理速度で実行す
るより短縮することができる。 【００２６】尚、この実施例では、ＣＰＵ１１とタイマ
１２をＳＢＵＳ１０に接続する別々の構成要素として説
明したがこれに限られることなく、ＣＰＵ１１が固有の
タイマを有し、所定の時間を検出しても良い。 【００２７】又、この実施例では、タイマ１２からの割
込信号に応答し、ＣＰＵ１１が実行するダミーループ処
理の場合を説明したが、ＣＰＵ１１の動作タイミングを
示すクロック信号を制御することにより立ち上げ処理に
必要とされる時間を短縮することができる。 【００２８】又、この実施例では、立ち上げ処理におけ
るＣＰＵの処理性能について説明したが、例えば、二次
記憶装置のデータやプログラムを主記憶装置に書き込む
場合に同様な処理を行なうこともできる。 【００２９】 【発明の効果】以上詳記したようにこの発明によれば、
データ処理システム稼働時に他の構成要素との整合をと
るために設定されたＣＰＵのデータ処理速度（ＣＰＵ性
能）を、電源供給開始から稼働状態になるまでの立ち上
げ処理において高速にすることにより、データ処理シス
テムの立ち上げに必要とされる処理時間を短縮すること
ができる。従って、データ処理システムのオペレータに
対し、効率の高いシステム環境を供給することが可能と
なる。
ocessing Unit : 中央処理装置）を有し、このＣＰＵを
用いてデータ処理を行なうデータ処理システムに関す
る。 【０００２】 【従来の技術】従来のコンピュータシステムにおいて、
ＣＰＵは、例えば所定時間毎の割込に応じてダミールー
プを実行する等により、特定のデータ処理速度で動作す
るように制御されている。これは、ＣＰＵの動作速度と
コンピュータシステムを構成する構成要素の動作速度と
の整合をとるためである。例えば、ディスク装置等の動
作速度は、適用する機種により特定の動作速度を有す
る。尚、ここで言うＣＰＵのデータ処理速度とはＣＰＵ
性能とも言う。 【０００３】前述したダミーループによるＣＰＵのデー
タ処理速度（ＣＰＵ性能）の制御を図４及び図５を用い
て説明する。図４には、従来のデータ処理システムの簡
単な構成を示す。ＳＢＵＳ（システムバス）１には、こ
のデータ処理システム全体の処理を行なうＣＰＵ２、独
自に時間を計算し、所定時間毎（例えば、１ｍｓ毎）に
ＣＰＵ２に割込信号を出力するタイマ３、ＳＢＵＳ１の
制御を行なうＢＣＵ（バスコントローラ）４、処理対象
となるデータ及びプログラムを記憶するメインメモリ
５、及びＳＢＵＳ１に接続されない二次記憶装置とのデ
ータの送受を行なうＩＯＣ（入出力コントローラ）６が
接続されている。又、ＩＯＣ６には、二次記憶装置であ
るディスク７が接続されている。このディスク７には、
ＩＰＬ（Initial Program Loder ）、ＯＳ（Operaing S
ystem ）等のプログラムが記憶されている。 【０００４】ＣＰＵ２は、タイマ３からの割込信号に応
じて図５に示す割込処理を実行する。ＣＰＵ２は、最初
にデータ処理システムの機種毎に決められたダミールー
プ回数を設定し、ダミーループを１回実行する（ステッ
プＡ１，Ａ３）。ダミーループとは言い替えれば自己ル
ープであり、ＣＰＵ２は、ダミーループ実行後にはダミ
ーループ実行直前の状態に戻る。 【０００５】ＣＰＵ２は、ダミーループ実行後、ステッ
プＡ１にて設定されたダミーループ回数から１回のカウ
ントダウンを行ない、残ったダミーループ回数が０であ
るか判定する（ステップＡ５，Ａ７）。残ったダミール
ープ回数が０であ場合、割込処理を終了する。残ったダ
ミーループ回数が０でない場合、ステップＡ３に戻り再
びダミーループを１回実行する。これにより、データ処
理システムにおけるＣＰＵ２のデータ処理速度が特定の
速度に設定、即ちＣＰＵ２の性能が設定される。 【０００６】 【発明が解決しようとする課題】しかし、前記従来の方
法では、データ処理実行時のＣＰＵ２に対して所望の処
理速度を設定することが可能である一方、データ処理シ
ステムを起動する際に行なわれる立ち上げ処理実行時に
は、所望の処理速度に対応する時間が必要とされる。こ
のため、実際には、オペレータにより電源投入がなされ
てから、データ処理システムが稼働状態になるまでかな
りの時間がかかる。 【０００７】例えば、前記図４に示されるデータ処理シ
ステムにおいて立ち上げ処理を行なう場合、最初に、オ
ペレータの電源投入操作に応じ、ディスク７よりＩＰＬ
プログラムがメインメモリ５に書き込まれる。この後、
ＣＰＵ２は、メインメモリ５からＩＰＬプログラムを取
り込み、実行する。これにより、データ処理システムの
制御は、ファームウェアを含むハードウェアからソフト
ウェアの制御下に移される。ＩＰＬプログラムの実行に
より、ディスク７に記憶されているＯＳプログラムがメ
インメモリ５に書き込まれる。又、ＩＰＬプログラム実
行後、所定のソフトウェアによって各種構成要素の動作
環境が設定される。 【０００８】このような立ち上げ処理においては、ディ
スク７に記憶されたプログラムをメインメモリ５に書き
込み、このメインメモリ５に書き込まれたプログラムを
ＣＰＵ２が取り込み、実行するという作業が繰り返され
る。更に、このような立ち上げ処理実行時には、前述し
た割込処理が所定時間毎に実行される。従って、前述し
たようにシステム立ち上げ時にかなりの時間が必要とさ
れる。 【０００９】この発明は、データ処理システムにおける
起動時、メインメモリへのプログラム書き込み時等にお
けるＣＰＵのデータ処理速度を高速にし得るデータ処理
システムを提供することを目的とする。 【００１０】 【課題を解決するための手段】この発明に係るデータ処
理システムは、このデータ処理システムの稼動に必要な
プログラムを記憶する第１記憶手段と、ＣＰＵのデータ
処理速度を表すモード情報を記憶する第２記憶手段と、
前記データ処理システムに対する電源供給に応じて前記
ＣＰＵにより行なわれる、前記第１記憶手段へのＩＰＬ
（イニシャルプログラムローダ）の書き込みに際し、前
記ＣＰＵを第１データ処理速度で動作させるための高速
モードを表すモード情報を前記第２記憶手段に書き込
み、前記第１記憶手段に書き込まれた前記ＩＰＬに従っ
て前記ＣＰＵにより前記第１記憶手段にＯＳ（オペレー
ティングシステム）が書き込まれた後、前記第２記憶手
段に記憶されているモード情報を、前記ＣＰＵを前記第
１データ処理速度より低速の第２データ処理速度で動作
させるための通常モードを表すモード情報に書き換える
手段と、前記第２記憶手段に記憶されているモード情報
を所定時間毎に参照し、当該モード情報が前記高速モー
ドを表す場合には、前記第１データ処理速度に対応する
回数だけ自己ループ命令を実行し、当該モード情報が前
記通常モードを表すモード情報の場合には、前記第２デ
ータ処理速度に対応する回数だけ自己ループ命令を実行
する制御手段とを具備することを特徴とする。 【００１１】 【００１２】 【００１３】 【００１４】 【作用】この発明に係るデータ処理システムでは、オペ
レータ等の操作によって電源の供給が開始されて、ＣＰ
Ｕにより第１記憶手段へのＩＰＬの読み込みが行なわれ
るに際し、高速モードを表すモード情報が第２記憶手段
に書き込まれる。制御手段は、第２記憶手段に記憶され
ているモード情報を所定時間毎に参照し、当該モード情
報が上述のように高速モードを表す場合には、第１デー
タ処理速度に対応する回数だけ自己ループ命令を実行す
る。これにより、ＣＰＵを第１データ処理速度で動作さ
せる高速モードが実現される。この高速モードでは、Ｃ
ＰＵによる第１記憶手段へのＩＰＬの読み込みと、この
ＩＰＬに従う第１記憶手段へのＯＳの読み込みとが行な
われ、電源投入開始からデータ処理システムが稼動状態
になるまでの立ち上げ処理を高速に行なうことが可能と
なる。第１記憶手段へのＯＳの読み込みの後、第２記憶
手段に記憶されているモード情報が通常モードを表すモ
ード情報に書き換えられる。制御手段は、先に述べたよ
うに、第２記憶手段に記憶されているモード情報を所定
時間毎に参照する。このモード情報が上述のように通常
モードを表す場合、制御手段は、第２データ処理速度に
対応する回数だけ自己ループ命令を実行する。これによ
り、ＣＰＵを第２データ処理速度で動作させる通常モー
ドが実現される。ここで、第２データ処理速度は、デー
タ処理システムにおいて任意に追加される他構成要素の
動作速度と整合のとられている速度であれば後のデータ
処理が正常に行なわれる。 【００１５】 【００１６】 【００１７】 【００１８】 【実施例】以下、図面を参照してこの発明の一実施例を
説明する。この発明の一実施例に係るデータ処理システ
ムの構成を図１に示す。ＳＢＵＳ（システムバス）１０
にはＣＰＵ（中央処理装置）１１、タイマ１２、ＢＣＵ
（バスコントローラユニット）１３、メインメモリ１
４、及びＩＯＣ（入出力コントローラ）１５が接続され
ており、ＳＢＵＳ１０はこれら接続された構成要素間の
データの伝送を行なう。 【００１９】ＣＰＵ１１は、このデータ処理システム全
体の制御を司り、各種プログラム命令を実行処理する。
又、このＣＰＵ１１は、ＣＰＵ１１のデータ処理速度を
決定するためのモード情報を記憶するモードレジスタ１
１ａを有する。モード情報には、ＣＰＵ１１の高速のデ
ータ処理を示す高速モード、通常のデータ処理を示す通
常モードとがある。尚、レジスタ１１ａは、例えばフリ
ップフロップ回路により構成される。タイマ１２は、独
自に時間を計算し、所定時間毎にＣＰＵ１１に割込信号
を出力する。ＢＣＵ１３は、ＳＢＵＳ１０において伝送
されるデータ制御を行なう。メインメモリ１４は、処理
対象となるプログラム及びデータを記憶する。ＩＯＣ１
５には、二次記憶装置としてディスク１６が接続されて
おり、ＩＯＣ１５は、このディスク１６とのデータの送
受を制御する。ディスク１６には、ＩＰＬ（Initial Pr
ogram Loader）、ＯＳ（Operating System）等のプログ
ラムが記憶されている。 【００２０】次に図面を参照してこの実施例の動作を説
明する。まず、ＣＰＵ１１がタイマ１２からの割込信号
の受信に応答して実行する割込処理にについて説明す
る。この実施例において、ＣＰＵ１１は、タイマ１２か
らの割込信号受信に応じてダミーループ処理を行なう。
ダミーループとは、アイドルプロセス又はナルプロセス
のことであり、ダミーループ処理は自己ループになって
いる命令を実行するものである。 【００２１】この割込処理の詳細を図２を参照して説明
する。ＣＰＵ１１は、タイマ１２より割込信号を受け取
ると、モードレジスタ１１ａに記憶されているモード情
報を読み出し、高速モードであるか否か判断する（ステ
ップＢ１，ステップＢ３）。モードレジスタ１１ａに高
速モードが設定されている場合、この高速モードに対応
した特別のダミーループ回数を設定する（ステップＢ
５）。又、モードレジスタ１１ａに通常モードが設定さ
れている場合、通常モードに対応するダミーループ回数
を設定する（ステップＢ７）。 【００２２】ステップＢ５、又はステップＢ７の後、Ｃ
ＰＵ１１は、ダミーループ回数が０回であるか判定する
（ステップＢ９）。ここで、ダミーループ回数が０回で
ない場合、ダミーループを実行し、実行後、ダミールー
プ回数より１回を差し引く（ステップＢ１１，Ｂ１
２）。この後、再びステップＢ９に戻り、前述の処理を
繰り返す。このステップＢ９〜Ｂ１３までの繰り返し処
理によってステップＢ５又はステップＢ７において設定
されたダミーループ回数だけダミーループが行なわれ
る。 【００２３】ステップＢ９において、ダミーループ回数
が０回である場合、この割込処理を終了する。次に、こ
の実施例におけるモード情報の設定をオペレータにより
電源供給操作がなされてからデータ処理システムが稼働
状態になるまでの処理を例にとり、図３を用いて説明す
る。オペレータ等により電源スイッチ（図示せず）が操
作された時、モードレジスタ１１ａには、ＣＰＵのデー
タ処理速度を高速にするように高速モード（例えば、１
ビット信号の“０”）が設定される（ステップＣ１）。
次に、ディスク１６に記憶されているＩＰＬが、メイン
メモリ１４に読み込まれる（ステップＣ３）。この後、
ＣＰＵ１１の動作制御は、ソフトウェア上に移される。 【００２４】ＣＰＵ１１は、メインメモリ１４に読み込
まれたＩＰＬを実行する（ステップＣ５）。ＩＰＬは、
ＯＳをメインメモリ１４に読み込むものであり、ステッ
プＣ５によってメインメモリ１４にＯＳが読み込まれる
（ステップＣ７）。この後、ＣＰＵ１１は、モードレジ
スタ１１ａを通常モードに設定する（ステップＣ９）。
例えば、１ビット信号の“１”を設定する。 【００２５】以降、データ処理システムは稼働状態とな
り、ＣＰＵ１１は通常の速度でデータ処理を実行する
（ステップＣ１１）。以上の処理により、データ処理シ
ステムが稼働状態になるまでの処理、即ち、立ち上げ処
理に必要とする時間を、通常のデータ処理速度で実行す
るより短縮することができる。 【００２６】尚、この実施例では、ＣＰＵ１１とタイマ
１２をＳＢＵＳ１０に接続する別々の構成要素として説
明したがこれに限られることなく、ＣＰＵ１１が固有の
タイマを有し、所定の時間を検出しても良い。 【００２７】又、この実施例では、タイマ１２からの割
込信号に応答し、ＣＰＵ１１が実行するダミーループ処
理の場合を説明したが、ＣＰＵ１１の動作タイミングを
示すクロック信号を制御することにより立ち上げ処理に
必要とされる時間を短縮することができる。 【００２８】又、この実施例では、立ち上げ処理におけ
るＣＰＵの処理性能について説明したが、例えば、二次
記憶装置のデータやプログラムを主記憶装置に書き込む
場合に同様な処理を行なうこともできる。 【００２９】 【発明の効果】以上詳記したようにこの発明によれば、
データ処理システム稼働時に他の構成要素との整合をと
るために設定されたＣＰＵのデータ処理速度（ＣＰＵ性
能）を、電源供給開始から稼働状態になるまでの立ち上
げ処理において高速にすることにより、データ処理シス
テムの立ち上げに必要とされる処理時間を短縮すること
ができる。従って、データ処理システムのオペレータに
対し、効率の高いシステム環境を供給することが可能と
なる。
【図面の簡単な説明】
【図１】この発明の一実施例に係るデータ処理システム
の構成を示すブロック図。 【図２】この実施例のデータ処理システムにおけるＣＰ
Ｕの割込処理を説明するフローチャート。 【図３】この実施例におけるＣＰＵの立ち上げ処理を説
明するフローチャート。 【図４】従来のデータ処理システムの構成を示すブロッ
ク図。 【図５】従来のデータ処理システムにおけるＣＰＵの割
込処理を説明するフローチャート。 【符号の説明】 １０…ＳＢＵＳ（システムバス）、１１…ＣＰＵ（中央
処理装置）、１２…タイマ、１３…ＢＣＵ（バスコント
ローラユニット）、１４…メインメモリ、１５…ＩＯＣ
（入出力コントローラ）、１６…ディスク。
の構成を示すブロック図。 【図２】この実施例のデータ処理システムにおけるＣＰ
Ｕの割込処理を説明するフローチャート。 【図３】この実施例におけるＣＰＵの立ち上げ処理を説
明するフローチャート。 【図４】従来のデータ処理システムの構成を示すブロッ
ク図。 【図５】従来のデータ処理システムにおけるＣＰＵの割
込処理を説明するフローチャート。 【符号の説明】 １０…ＳＢＵＳ（システムバス）、１１…ＣＰＵ（中央
処理装置）、１２…タイマ、１３…ＢＣＵ（バスコント
ローラユニット）、１４…メインメモリ、１５…ＩＯＣ
（入出力コントローラ）、１６…ディスク。
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/00
G06F 9/445
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ＣＰＵ（中央処理装置）を有するデータ
処理システムにおいて、前記データ処理システムの稼動に必要なプログラムを記
憶する第１記憶手段と、 前記ＣＰＵのデータ処理速度を表すモード情報を記憶す
る第２記憶手段と、 前記データ処理システムに対する電源供給に応じて前記
ＣＰＵにより行なわれる、前記第１記憶手段へのイニシ
ャルプログラムローダの書き込みに際し、前記ＣＰＵを
第１データ処理速度で動作させるための高速モードを表
すモード情報を前記第２記憶手段に書き込み、前記第１
記憶手段に書き込まれた前記イニシャルプログラムロー
ダに従って前記ＣＰＵにより前記第１記憶手段にオペレ
ーティングシステムが書き込まれた後、前記第２記憶手
段に記憶されているモード情報を、前記ＣＰＵを前記第
１データ処理速度より低速の第２データ処理速度で動作
させるための通常モードを表すモード情報に書き換える
手段と、 前記第２記憶手段に記憶されているモード情報を所定時
間毎に参照し、当該モード情報が前記高速モードを表す
場合には、前記第１データ処理速度に対応する回数だけ
自己ループ命令を実行し、当該モード情報が前記通常モ
ードを表すモード情報の場合には、前記第２データ処理
速度に対応する回数だけ自己ループ命令を実行する制御
手段と を具備することを特徴とするデータ処理システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11174093A JP3426645B2 (ja) | 1993-05-13 | 1993-05-13 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11174093A JP3426645B2 (ja) | 1993-05-13 | 1993-05-13 | データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324755A JPH06324755A (ja) | 1994-11-25 |
| JP3426645B2 true JP3426645B2 (ja) | 2003-07-14 |
Family
ID=14568990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11174093A Expired - Fee Related JP3426645B2 (ja) | 1993-05-13 | 1993-05-13 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3426645B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020149317A (ja) * | 2019-03-13 | 2020-09-17 | 株式会社デンソー | 車両用装置 |
-
1993
- 1993-05-13 JP JP11174093A patent/JP3426645B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06324755A (ja) | 1994-11-25 |
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