JP2551139B2

JP2551139B2 - 情報処理装置

Info

Publication number: JP2551139B2
Application number: JP1065331A
Authority: JP
Inventors: ゆかり三沢
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1988-03-18
Filing date: 1989-03-17
Publication date: 1996-11-06
Anticipated expiration: 2011-11-06
Also published as: JPH01315831A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置に関し、特にパルス発生要求に
応答して、複数の出力パートの中でのポートにパルス信
号を発生する力を制御する処理装置に関する。

〔従来の技術〕

近年、情報処理分野，制御分野を問わず、マイクロコ
ンピュータを含む情報処理装置を利用した応用システム
の用途が広がるとともに、情報処理装置に対する機能的
要求が年々増大している。

その中でも、特に、情報処理装置を応用システムの中
心的制御手段として、応用システム上の他の機器を制御
するために利用することが増えている。この用途を満足
するために、情報処理装置には、演算装置，プログラム
メモリ，データメモリなどの他に、外部の機器を直接制
御しやすくするための汎用的な出力ポートを具備するこ
とが多い。この汎用出力ポートを情報ポートとして、情
報処理装置の内外で発生する事象に同期して、セットし
たり又はリセットしたりすることで周辺の機器を制御す
る方法が一般的である。

具体的には、情報処理装置内部に具備しているタイマ
やシリアルインタフェースなどの周辺装置や、情報処理
装置の外部に接続されている機器からの要求信号を割り
込み信号として受付け、その要求形態に応じて複数の出
力ポートを選択的にセットしたりリセットしたりする手
法が通常とられる。

以下、図面を参照しながら、従来の処理方法を説明す
る。

第５図は、従来の情報処理装置のブロック図である。

情報処理装置200は、中央処理装置（以下、CPUと記
す）部201と周辺装置としてのパルス発生回路部202から
構成されている。

CPU部201は、割り込み処理機能を持ち、パルス発生回
路部202からの割り込み要求229,230を受け付ける割り込
み要求制御部203、割り込み要求制御部203から発生する
割り込み処理実行要求信号206を受けて処理を行う実行
部204、データメモリ217を含むメモリ部205、実行部204
とメモリ部205との間のデータを転送する内部バス109か
ら構成される。

実行部204は、実行すべき命令が格納されているプロ
グラムメモリ208、実行中の命令の格納先アドレスを指
定するプログラムカウンタ（以下、PCと記す）209、実
行部全体の動作状態を示すプログラムステータスワード
（以下、PSWと記す）210、汎用レジスタ215、実行中の
命令を記憶する命令レジスタ213、命令レジスタ213に格
納されている命令に基づいて各種制御信号を発生する実
行制御部214、算術論理演算機能をもつ算術論理演算ユ
ニット（以下、ALUという）212、割り込み要求制御部20
3から出力される割り込み処理実行要求信号206を受付け
て実行制御部214を制御する割り込み要求受付け部211か
ら構成される。なお、プログラムメモリ205に格納され
たプログラムは、構築すべきシステム仕様にもとづきユ
ーザが作成している。

実行部204は、通常、PC209の内容に対応するプログラ
ムメモリ208に記憶されている命令を命令レジスタ213に
転送し、命令レジスタ213に転送された命令によって実
行制御部214が各種制御信号を発生し、プログラムの実
行を実現している。そして命令を１つ実行する毎にPC20
9の値を次の命令のアドレスに更新する。

パルス発生回路部202は、並列出力ポート218をセット
するタイミングを与えるセット信号発生部127、並列出
力ポート218をリセットするタイミングを与えるリセッ
ト信号発生部128から構成される。このセット信号発生
部127またはリセット信号発生部128から発生する割り込
み要求信号は、実際には、情報処理装置200内に具備し
ているタイマからの一致信号であったり、シリアル受信
装置の受信完了信号であったり、もしくは、外部から入
力される割り込み要求信号であったりする。

並列出力ポート218は、８ビットの出力ポート219,22
0,221,222,223,224,225,226から構成されている。１ビ
ットの出力ポート219は、出力ラッチ227、ドライバ22
8、出力端子P0から構成され、出力ラッチ227の内容は、
ドライバ228を経て、出力端子P0から出力される。出力
ポート220,221,222,223,224,225,226の構成は、出力ポ
ート219の構成と同じである。

次に、CPU部201における、割り込み処理の動作を説明
する。

周辺装置としてのパルス発生回路部202から割り込み
要求229または230が発生すると、割り込み要求制御部20
3は、割り込み処理実行要求信号206をアクティブにす
る。割り込み要求受付け部211は、割り込み処理実行要
求信号206がアクティブになったことを実行制御部214に
通知する。実行制御部214は、実行中のプログラムを中
断し、PC209,PSW210の内容をデータメモリ内の退避領域
216に退避する。

割り込み処理プログラムは、プログラムメモリ208に
記憶されており、実行部204は、その割り込み処理プロ
グラムの格納先アドレスをPC209に書込み、割り込み処
理プログラムの実行を開始する。割り込み処理プログラ
ムでは、割り込み処理プログラムで使用する汎用レジス
タ215をデータメモリ217内の退避領域216に退避した
後、処理を開始する。

割り込み処理プログラム終了時には、退避してあった
汎用レジスタを退避領域216から復帰し、汎用レジスタ2
15に復帰した後、割り込み処理から復帰する命令を実行
することで、実行制御部214は、データメモリ217内の退
避領域216から、退避していたPC209,PSW210の内容を読
み出し、再び元の場所に格納する。そうすることによ
り、中断されていたプログラムが再開する。

パルス発生回路部202からのパルス発生パターンはシ
ステム応じて異なるが、例えば自動車エンジンの燃料噴
射用としては第２図に示すパルス発生パターンが要求さ
れる。

すなわち、セット信号229は、t10,t11,t12,t13,t14,t
15,t16,t17,t18,t19でセットタイミングを、リセット信
号230は、t20,t21,t22,t23,t24,t25,t26,t27でリセット
タイミングをそれぞれ与えることを示している。セット
信号229がセットタイミングを与える度に、出力端子P0
からP1,P2,P3,P4,P5,P6,P7の順に出力信号をセットし、
リセット信号230がリセットタイミングを与える度に、
出力端子P0からP1,P2,P3,P4,P5,P6,P7の順に出力信号を
リセットする。このようなパルス発生パターンを実現す
る際の情報処理装置200の動作を説明する。

並列出力ポート218の８ビットの出力ラッチには、“0
0000000"が初期値として設定されている。

セットタイミングでセット信号発生部127はセット用
割り込み要求229をCPU部201に対して発生する。CPU部20
1では、前述した割り込み動作を起こし、セット用割り
込み処理プログラムにより、第６図のフローチャートで
示す処理を実行する。以下に、割り込み処理動作の説明
をする。割り込み処理プログラムが実行されると、予め
データメモリ205に用意してあるセット用ビットパター
ンと出力ラッチ231の値とのORを取る。セット用ビット
パターンは、８ビットデータで、初期値として“000000
01"が設定されている。まず最初の割り込み処理では、
セット用ビットパターン“00000001"と出力ラッチ231の
値“00000000"とのORがとられ、その結果が再び出力ラ
ッチ231に設定される。その結果、出力ラッチ231の値は
“00000001"となり、出力端子P0からは“1"が出力さ
れ、それ以外の出力端子P1,P2,P3,P4,P5,P6,P7からは
“0"が出力される。そして、セット用ビットパターンを
１ビット左にシフトし、“00000010"としシフトアウト
が発生したかどうかの判断処理が行なわれる。シフトア
ウトが発生しないと、割り込み処理を終了する。次のセ
ットタイミングでセット信号発生部127からセット用割
り込み要求229がCPU部201に対して発生されると、CPU部
201では、再び、前述した割り込み動作を起こし、セッ
ト用割り込み処理プログラムにより、セット用ビットパ
ターン“00000010"と出力ラッチの値“00000001"のORが
とられ、出力ラッチの値は“00000011"となり、出力端
子P0,P1からは“1"が出力され、それ以外の出力端子P2,
P3,P4,P5,P6,P7からは“0"が出力される。また、セット
用ビットパターンを、１ビット左にシフトし、“000001
00"とする。このように、セット信号発生部127からセッ
ト用割り込み要求229がCPU部201に対して発生される
度、並列出力ポート218の出力ラッチに、割り込み処理
プログラムによって順々に“1"が書込まれ、出力端子か
ら出力される。そして、セット用ビットパターンのシフ
トアウトが発生すると、セット用ビットパターンに初期
値“00000001"を再設定し、割り込み処理を終了する。

一方、リセットタイミングでリセット信号発生部128
からリセット用割り込み要求230がCPU部201に対して発
生されると、CPU部201では、前述した割り込み動作を起
こし、リセット用割り込み処理プログラムにより、第７
図のフローチャートのような処理が行われる。以下に、
リセット用割り込み処理動作の説明をする。割り込み処
理プログラムが実行されると、予めデータメモリ205に
用意してあるリセット用ビットパターンと出力ラッチの
値のANDをとる。リセット用ビットパターンは、８ビッ
トデータで初期値として“11111110"が設定されてい
る。まず最初の割り込み処理では、リセット用ビットパ
ターン“11111110"と現在の出力ラッチの値、例えば“0
0000011"のANDがとられ、その結果が再び出力ラッチに
設定される。つまり、出力ラッチの値は、“00000010"
となり、出力端子P1からは“1"が出力され、それ以外の
出力端子P0,P2,P3,P4,P5,P6,P7からは“0"が出力され
る。そして、リセット用ビットパターンを、１ビット左
にシフトし、“11111101"とし、シフトアウトの発生が
あるかどうかの判断後に割り込み処理を終了する。次の
リセットタイミングでリセット信号発生部128からリセ
ット用割り込み要求230がCPU部201に対して発生される
と、CPU部201では、再び、前述した割り込み動作を起こ
し、リセット用割り込み処理プログラムにより、リセッ
ト用ビットパターン“11111101"と現在の出力ラッチの
値、例えば“00000110"のANDがとられ、出力ラッチの値
は“00000100"となり、出力端子P2からは“1"が出力さ
れ、それ以外の出力端子P0,P2,P3,P4,P5,P6,P7からは
“0"が出力される。また、リセット用ビットパターン
を、１ビット左にシフトし、“11111011"とする。この
ように、リセット信号発生部127からリセット用割り込
み要求229がCPU部201に対して発生される度、並列出力
ポート218の出力ラッチに、割り込み処理プログラムに
よって順々に“0"が書込まれ、出力端子の出力が“1"か
ら“0"に変る。そして、リセット用ビットパターンのシ
フトアウトが発生すると、リセット用ビットパターンに
初期値“11111110"を再設定し、割り込み処理を終了す
る。

以上のように、連続的なセット，リセット処理によ
り、出力端子P0,P1,P2,P3,P4,P5,P6,P7からのパルス発
生が実現される。

〔発明が解決しようとする課題〕

上述のように、従来の情報処理装置は、セット信号，
リセット信号を割り込み要求としており、その割り込み
により起動されるユーザによるソフトウェアの処理で出
力ポートからの出力状態を出力ラッチに設定している。
すなわち、割り込みよる複雑なソフトウェア処理によ
り、出力ポートの設定を行っている。このため、出力ポ
ートからの実際に出力されるパルスはセットタイミン
グ，リセットタイミングより遅くなってしまうという欠
点がある。

さらに、セットタイミング又はセットタイミングが頻
繁に発生すると、割り込み処理の起動・終了の際に行う
PCやPSW,汎用レジスタの内容の退避・再設定等に要する
時間のプログラム実行時間全体による割合が増大し、メ
インプログラムの処理効率が著しく低下するという欠点
がある。

〔課題を解決するための手段〕

本発明による情報処理装置は、命令の実行アドレスを
保持するプログラムカウンタ、プログラムの実行状態を
保持するプログラムステータスワード、およびプログラ
ムの実行部を含む中央処理装置と、複数のパルス出力端
子、パルスを出力させるべき端子を指定するデータを格
納するレジスタ、パルス発生タイミング信号を発生する
タイミング信号発生部、および前記パルス発生タイミン
グ信号に応答して前記レジスタが格納しているデータに
よって指定されるパルス出力端子にパルスを発生する手
段を含むパルス発生制御部とを備え、前記中央処理装置
は、前記パルス発生タイミング信号に応答してプログラ
ムの実行を中断し、前記プログラムカウンタおよびプロ
グラムステータスワードの内容を保持したままマクロサ
ービス処理を実行する手段をさらに含み、前記マクロサ
ービス処理の実行手段は、前記レジスタをアクセスして
その格納データを読出す手段、読出したデータの内容を
変更する手段、および変換したデータを前記レジスタに
格納する手段を有することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示すブロック図であ
る。

情報処理装置100は、CPU部101と周辺装置としてのパ
ルス発生回路部102とを有するが、本発明にはCPU部101
は、ユーザープログラムによって割り込み処理を実行す
る処理形態（以下、第１の割り込み処理サービスとい
う）の他に、PCやPSW、汎用レジスタの内容は保持した
まま割り込み要求の処理をユーザープログラムの介入な
しに行う処理形態（以下、第２の割り込み処理サービス
あるいはマスロサービスと記す）をも有する点を特徴と
し、さらに、パルス発生回路102内のセットおよびリセ
ットタイミングに実質的に即答して出力パルスのオン，
オフを制御する構成を有している。

CPU部101は、割り込み要求制御部103、実行部104およ
びデータメモリ部105を有する。割り込み要求制御部103
はパルス発生回路部102からのセットおよびリセットタ
イミング割込み要求132,133と他の割込み発生源（図示
せず）からの割り込み要求信号AINT1〜AINTNを受ける。
各割込み要求信号に対して割込み要求検出フラグ（PSF,
RSF,AF1−AFN）1031〜1034が設けられており、発生した
割込み要求に対し当該要求に対応するフラグがセットさ
れる。例えば、セットタイミング割込み要求132が発生
されるとPSF1031がセットされ、リセットタイミング割
込み要求133に対してはRSF1032がセットされる。制御部
103は、発生された割込み要求に対し第１および第２の
割込み処理サービスのどちらを要求するかを指定するフ
ラグIMDFを各割込み発生源毎に有している。第１図は、
パルス発生回路部102に対するフラグ155のみ示されてい
る。フラグ155がリセット状態のときは第１の割込み処
理サービスが指定され、セット状態のときは第２の割込
み処理サービスが指定される。制御部103は、パルス発
生回路部102のためのマクロサービスの実行に必要なア
ドレスポインタ（SFRP）123とレジスタ1035をさらに有
している。割込み要求の発生によってフラグ1031〜1034
のいずれかがセットされると、制御部103は割込み実行
要求線106をアクティブレベルにして実行部104に対し割
り込み実行要求を発行する。同時に、フラグ155のセッ
ト，リセット状態に応じて割込み形態指定線107のレベ
ルを制御し、実行部104に対し割込み形態を指定する。
フラグ155がセット状態であれば信号線107はハイレベル
となり、リセット状態であればロウレベルとなる。さら
に、割込み要求の発生源を示す情報を信号線1130にのせ
る。

実行部104は、ユーザーによって作成されメインルー
チンおよび複数の割込みルーチンを有するプログラムが
格納されているプログラムメモリ110、実行中の命令の
格納先アドレスを指定するPC（プログラムカウンタ）11
1、実行部104の全体の動作状態を示すPSW（プログラム
ステータスワードレジスタ）112、汎用レジスタ117、実
行中の命令を記憶する命令レジスタ115、命令レジスタ1
15に格納されている命令に基づいて各種制御信号1164を
発生する実行制御部116、算術演算機能を有するALU11
4、および割り込み要求制御部103から出力される割り込
み実行要求を受けて実行制御部116を制御する割り込み
要求受付け部113を有する。実行制御部116はマイクロプ
ログラムを格納しているマイクロプログラムメモリ1162
および同メモリのアドレス指定を行なうマイクロプログ
ラムアドレスカウンタ（MPC）1161を有しており、マイ
クロプログラムメモリ1162にはマクロサービス処理のた
めのプログラムが含まれている。受付け部113は第１の
割込み処理サービスのためのベクタアドレス情報レジス
タ1131とマクロサービス処理のためのマイクロサービス
コードレジスタ1131を有する。

メモリ部105は各種処理データを記憶するほか、要求
されるマクロサービス処理形態の指定情報を格納するマ
クロサービス制御データ領域119と、PC111,PSW112およ
び汎用レジスタ117の内容の退避領域126を有する。

パルス発生回路部102は、セットタイミングでセット
信号132を発生するセット信号発生部127、リセットタイ
ミングでリセット信号133を発生するリセット信号発生
部128、８ビットの並列出力ポート131、ポート131内の
セットすべきビットを指定するための情報を並列出力ポ
ート131に与えるセット用出力ポート制御レジスタ129、
およびポート131内のリセットすべきビットを指定する
ための情報を並列出力ポート131に与えるリセット用出
力ポート制御レジスタ130を有する。セットタイミング
信号132およびリセット信号133はそれぞれ並列出力ポー
ト131に与えられるとともに割り込み要求制御部103に供
給される。セットおよびリセット信号発生部127,128は
タイマ機能を有し、CPU部101からのクロックあるいは情
報処理装置100の外部からのクロックに応答して所定周
期毎に信号132,133を発生する。並列出力ポート131は、
８ビットの出力ポート134,135,136,137,138,139,140,14
1から構成されている。１ビット分の出力ポート134は、
セット用ANDゲート142、リセット用ANDゲート143、RSフ
リップフロップ144、ドライバ145、出力端子P0から構成
されている。セット用出力ポート制御レジスタ129のビ
ット０からの出力とセット信号132は、ANDゲート142を
経て、RSフリップフロップ144のセット側に接続され、
リセット用出力ポート制御レジスタ130のビット０から
の出力とリセット信号133は、ANDゲート143を経て、RS
フリップフロップ144のリセット側に接続されている。
他の出力ポート135,136,137,138,139,140,141の構成
は、出力ポート134の構成と同じである。

次に、割り込み要求にもとづくCPU部101の第１の割込
み処理サービスとマクロサービス処理（第２の割込み処
理サービス）の起動について説明する。

パルス発生回路部102や他の割込み発生源からの割込
み要求が発生すると、割り込み要求制御部103は、割り
込み処理実行要求線106をアクティブにし、実行部104に
対して割り込み要求の発生を知らせる。同時に、発生さ
れた割り込み要求に対応する割込み形態指示フラグ（IM
DF155）が第１の割り込み処理サービスを指定している
ときは指定線107をロウレベルにし、マクロサービスを
指定しているときは指定線107をハイレベルにする。

実行部104内の割り込み要求受付け部113は、割り込み
処理実行要求線106がアクティブになると、信号線1133
をアクティブレベルにし、実行制御部116に対し実行中
のプログラムを中断を要求する。実行制御部116は現在
の命令の実行を終了すると、信号線1134をアクティブレ
ベルにし、割込み要求受付け部113に対し割込み処理の
実行許可を通知する。信号1134に応答して受付け部113
は信号線1135をアクティブレベルにし、セットされた割
込み要求検出フラグをリセットする。受付け部113は指
定線107のレベルによって第１および第２の割込み処理
サービスのどちらが指定されているかをすでに判別して
ある。信号線107がロウレベルであったならば、信号線1
134のアクティブレベルに応答してレジスタ1131内のベ
クタアドレス情報IVACを内部バス109を介して命令レジ
スタ115に転送する。これに応答して、実行制御部116は
PC111,PSW112の内容をメモリ部105の退避領域に退避さ
せ、要求された割込みルーチンの先頭アドレスをPC111
にセットする。かくして割込みルーチンが起動され実行
される。同ルーチンの実行を終了すると、領域126に退
避しておいた内容をPC111,PSW112に復帰し、中断された
プログラムの実行を再開する。一方、信号線107がハイ
レベルであったならば、要求部113はレジスタ内のマク
ロサービスコードMSCを命令レジスタ115にロードする。
このマクロサービスコードMSCによってマイクロプログ
ラムメモリ1162内のマクロサービス処理ルーチンが起動
される。同ルーチンにおいて、実行制御部116はPC111,P
SW112の内容を退避させることなくそのままの状態に
し、かつそれらの内容が変化しないようにして、要求さ
れた処理を実行する。実行終了後、PC111,PSW112が変化
することを許可し、中断されたプログラムの再開する。

次に、パルス発生回路部102からのセット，リセット
信号132,133にもとづくマクロサービス処理について、
第２図のパルス発生パターンのタイミングチャートも参
照しながら説明する。なお、パルス発生回路部102から
の割込み要求はマクロサービスとして処理されるので、
初期状態において、割込み要求制御部103のフラグ155は
セットされ、またレジスタ1035にはセットおよびリセッ
ト用出力ポート制御レジスタ129,130のそれぞれのアド
レスSOPRAおよびROPRAがストアされる。また、メモリ部
105のマクロサービス制御データ領域119には、パルス発
生回路用マクロサービスを指定するデータMMR1がストア
される。他のマクロサービスも必要な場合はそのための
指定データMMRMもストアされる。さらにまた、レジスタ
129および130には共に初期値として“00000001"がスト
アされる。これら一連の処理はプログラムメモリ110内
の命令によって実行される。

さて、タイミングt10で、セット信号発生部127からセ
ット信号132が発生すると、並列出力ポート131では、各
ビットのセット側ANDゲート142が、セット信号132とセ
ット用出力ポート制御レジスタ129の初期値“00000001"
とのANDをとり、その結果、出力ポート134のRSフリップ
フロップ144のみがセットされ“1"となると、出力端子P
0からセットパルスが発生する。

セット信号132は割込み要求制御部103にも供給され、
対応するフラグPSF1031をセットする。制御部103はPSF1
031のセット状態に応答して、信号線106をアクティブレ
ベルにし、またフラグ155がセット状態であるので信号
線107をハイレベルにする。また割込み要求源がパルス
発生回路部102であることを示す情報を信号線1130に出
力する。さらに、制御部103はアドレスポインタSFRP123
にレジスタ1035内のアドレス情報SOPRA（すなわち、セ
ット用出力ポート制御レジスタ129のアドレス）をロー
ドする。割込み要求受付け部113は実行部104による現在
の命令の実行終了後に、命令レジスタにマクロサービス
コードMSCを要求発生源を示す情報と共に転送する。実
行制御部116がマクロサービスコードMSCをデコードする
結果、MPC1161にマクロサービス処理ルーチンの先頭ア
ドレスがセットされ、同ルーチンが起動される。

第３図にマイクロプログラムによるマクロサービス処
理のフローチャートを示す。まず、実行制御部116は信
号線1163をアクティブレベルにしてPC111およびPSW112
の内容をそのままの値にホールドさせる（ステップ30
1）。次に、マクロサービスコードと共に送られた割込
み要求発生源を示す情報にもとづき、当該発生源に対応
するデータ領域119のアドレスからマクロサービス指定
情報読み出す。本例では、指定情報MMR1が読み出される
のでパルス発生回路部102用のマクロサービスが起動さ
れる（ステップ302）。本ステップにおいて、他の指定
情報（MMRM）が読み出されると、点線で示すように、他
のマクロサービスが起動される。なお、実行すべきマク
ロサービスがパルス発生回路部102のためだけのとき
は、ステップ302は不要であり、またデータ領域119も不
要となる。

パルス発生用マクロサービスにおいて、実行制御部11
6は信号線124をアクティブレベルにし、割込み要求制御
部103内のアドレスポインタSFRP123の内容でパルス発生
回路部102内のレジスタをアクセスする（ステップ30
3）。SFRP123の内容はSOPRAであるので、レジスタ129が
アクセスされる。次に、実行制御部116は、アクセスさ
れたレジスタ129の内容を１ビット左シフトするようにA
LU114を制御する（ステップ304）。シフト動作の結果、
シフトアウトが発生したかどうかが判定され（ステップ
305）、発生していないならばシフト結果をSFRP123のス
トアアドレスを用いてレジスタ129に書き込む。タイミ
ングt10のときは、レジスタ129の内容は“00000001"で
あるので、ステップ306までの実行によってレジスタ129
の内容は“00000010"となる。最後に、実行制御部116は
信号線1163をインアクティブレベルにしてPC111,PSW112
のホールドを解除し、一連のマクロサービスを終了す
る。かくして、中断されたプログラムが再開され、実行
部104はPC111によるプログラムメモリ110の命令を実行
する。

タイミングt11,t12,t13,t14,t15,t16,t18,t19で発生
されるセット信号132にもとづいての動作は、タイミン
グt10と同様であり、セット用出力ポート制御レジスタ
は１ビットずつ左シフトされる。また、出力端子Ｐも順
々に１となっていく。一方、タイミングt17でセット信
号132が発生すると、並列出力ポート131では、各ビット
のセット側ANDゲート142が、セット信号132とセット用
出力ポート制御レジスタ129の値“10000000"とのANDを
とり、その結果、出力ポート141のRSフリップフロップ1
44がセットされ出力端子P7からセットパルスが発生す
る。このときのセット信号によるマクロサービスでは、
ステップ305においてシフトアウトが発生する。したが
って、実行制御部116は信号線108をアクティブレベルに
割込み要求制御部103のPSF1031又はPRF1032をセット
し、IMDF155をリセットする。そして、ステップ307を実
行し、マクロサービスを終える。割込み要求制御部103
では、PSF1031又はPRF1032がセットされたことに応答し
て信号線106をアクティブレベルにし、また、IMDF155の
リセットに応じて信号線107をロウレベルにする。この
結果、割込みベクタアドレス情報が命令レジスタ115に
ロードされる。これに応答して、実行制御部116はまずP
C111,PSW112等の内容を領域126に退避させ、割込み処理
ルーチンの先頭アドレスをPC111に転送し、同ルーチン
を実行する。この処理ルーチンでは、SFRP123のストア
アドレスで指定されるレジスタ、本発明ではセット用出
力ポート制御レジスタ129に初期値“00000001"をセット
し、IMDF155をセット状態にする処理が実行される。実
行終了後、退避された内容はPC111,PSW112に復帰され、
中断されたプログラムが再開される。

一方、タイミングt20で、リセット信号発生部128から
リセット信号133が発生すると、並列出力ポート131で
は、各ビットのリセット側ANDゲート143が、リセット信
号132とリセット用出力ポート制御レジスタ129の初期値
“00000001"とのANDをとる。その結果、出力ポート134
のRSフリップフロップ144がリセットされ、出力端子P0
はロウレベルとなる。

また、リセット信号133によってPRF1032がセットされ
る。割込み要求制御部103は信号線106をアクティブレベ
ルにすると共に信号線107をハイレベルにし、SFRP123に
リセット用出力ポート制御レジスタ130のアドレス情報R
OPRAを書き込む。この結果、マクロサービス処理が起動
され、リセット用出力ポート制御レジスタ130の設定値
を１ビット左にシフトするという処理が行われる。マク
ロサービス処理後は、リセット用出力ポート制御レジス
タ130の値は“00000010"となる。タイミングt21,t22,t2
3,t24,t25,t26での動作は、タイミングt20と同様であ
る。タイミングt27で、リセット信号発生部128からリセ
ット信号133が発生すると、並列出力ポート131では、各
ビットのリセット側ANDゲートが、リセット信号133とリ
セット用出力ポート制御レジスタ130の値“10000000"と
のANDをとり、その結果、出力ポート141のRSフリップフ
ロップ144がリセットされ、出力ポート141はロウレベル
出力となる。また、この時のリセット信号で起動される
マクロサービス処理では、リセット用出力ポート制御レ
ジスタ130の設定値を１ビット左にシフトすることによ
って、最上位ビットからのシフトアウトが発生する。し
たがって、前述した第１の割り込み処理が実行され、リ
セット用出力ポート制御レジスタ130に初期設定値であ
る“00000001"が設定される。また、同割込み処理で、
各信号発生部127,128のタイミングの補正を行うことが
できる。以上の動作を繰り返しながら、第２図のような
パルスを発生する。

第４図は、本発明の他の実施例のパルス発生回路部の
ブロック図である。CPU部については、第１図と同様で
あるため、省略する。

パルス発生回路150は、セット信号発生部127、リセッ
ト信号発生部128、並列出力ポート131、セット用出力ポ
ート制御レジスタ129、リセット用出力ポート制御レジ
スタ130、セット用出力ポート制御レジスタ129に設定す
る初期値が格納されているセット用初期データ格納レジ
スタ151、リセット用出力ポート制御レジスタ130に設定
する初期値が格納されているリセット用初期データ格納
レジスタ152、ならびに実行制御部116からのプリセット
信号線153およびプリセット信号線154を有する。

並列出力ポート131の構成は、前の実施例と同様であ
る。

次に、動作の説明を行うが、これについても実施例１
との相違点のみを述べる。セット信号発生回路127から
セット信号132が発生すると、並列出力ポート131は、前
実施例と同様にしてパルスを出力し、CPU部はマクロサ
ービスを実行する。そして、シフトアウトが生じると実
行制御部116はプリセット信号153を発生し、セット用初
期データ格納レジスタ151に格納されている初期値をセ
ット用出力ポート用レジスタ129に設定する。リセット
信号133にもとづくマクロサービスでシフトアウトが生
じると、プリセット信号154が発生し、リセット用初期
データ格納レジスタ152に格納されている初期値をセッ
ト用出力ポートレジスタ130に設定する。

このように、シフトアウトの発生によってプリセット
信号153,154を発生しているので、第３図に示したステ
ップ308が不要となり、その代わり、プリセット信号15
3,154の発生ステップが挿入される。出力ポート制御レ
ジスタ129,130と初期データ格納レジスタ151,152を組合
せることによって、ベクタアドレスに分岐することなし
に出力ポート制御レジスタに初期値を設定するため、マ
クロサービスのみでポートからのパルス出力を制御する
ことが可能になり、割り込み処理プログラム実行による
オーバヘッドが全くなくなる。

〔発明の効果〕

以上説明したように本発明では、出力ポートに対する
セットタイミング、リセットタイミングを与える信号が
発生した際に、その信号から直接出力ポートをセット又
はリセットするハードウェアを設けることで、パルス発
生要求に対しリアルタイムに出力ポートからパルスを発
生することができるとともに、本例のように、並列な出
力ポートから連続的にパルスを発生する応用例の場合
に、セット用出力ポート制御レジスタ及びリセット用出
力ポート制御レジスタを設け、セット，リセット信号発
生でPC,PSWの退避なしに、所定のマクロサービスを起動
し、セットもしくはリセット用出力ポート制御レジスタ
の内容をシフトさせることで、従来の複雑な割り込み処
理のソフトウェア処理がなくなり、そのため、ソフトウ
ェア処理で実現していた時のソフトウェアオーバヘッド
が解消され、プログラムからは全く透明な処理で出力ポ
ートの制御が可能になり、その応用効果は非常に大き
い。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はパル
ス発生のタイミングチャート、第３図はマクロサービス
処理のフローチャート、第４図は第２の実施例のブロッ
ク、第５図は従来例のブロック図、第６図は従来例のセ
ット用割り込み処理のフローチャート、第７図は従来例
のリセット用割込み処理フローチャートである。

Claims

(57)【特許請求の範囲】

【請求項１】実行すべき一連の命令を格納するプログラ
ムメモリ、前記プログラムメモリに実行すべき命令のア
ドレスを供給するプログラムカウンタ、前記プログラム
メモリから読み出された命令を実行する実行部であって
当該実行のためのマイクロプログラムを格納するマイク
ロプログラムメモリを含む実行部、および前記実行部の
命令実行状態を保持するプログラムステータスワードを
備える中央処理装置と、複数のパルス出力端子、前記パ
ルス出力端子を選択するデータを格納するレジスタ、パ
ルス発生タイミング信号を発生するタイミング信号発生
部、および前記パルス発生タイミング信号に応答して前
記データにより選択された前記パルス出力端子からパル
スを発生させる手段を備えるパルス発生制御部とを有す
る情報処理装置において、前記マイクロプログラムメモリにマクロサービスのため
のマイクロプログラムを格納し、前記中央処理装置は、
前記パルス発生タイミング信号に応答して前記プログラ
ムメモリに格納された命令の実行を中断し、前記プログ
ラムカウンタおよび前記プログラムステータスワードの
内容を退避せずにそのままの状態として前記マイクロプ
ログラムメモリに格納された前記マクロサービスのため
のマイクロプログラムを起動する手段をさらに備え、前
記実行部は前記マクロサービスのためのマイクロプログ
ラムを実行することにより、前記レジスタに格納された
前記データを読み出し、読み出した前記データの内容を
変更し、当該変更したデータを前記レジスタに再格納す
ることを特徴とする情報処理装置。