JPH01315831A

JPH01315831A - 情報処理装置

Info

Publication number: JPH01315831A
Application number: JP6533189A
Authority: JP
Inventors: Yukari Misawa; 三沢　ゆかり
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-03-18
Filing date: 1989-03-17
Publication date: 1989-12-20
Anticipated expiration: 2011-11-06
Also published as: JP2551139B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置に関し、特にパルス発生要求に応
答して、複数の出力バードの中でのポートにパルス信号
を発生する力を制御する処理装置に関する。

〔従来の技術〕

近年、情報処理分野、制御分野を問わず、マイクロコン
ピュータを含む情報処理装置を利用した応用システムの
用途が広がるとともに、情報処理装置に対する機能的要
求が年々増大している。

その中でも、特に１．情報処理装置を応用システムの中
心的制御手段として、応用システム上の他の機器を制御
するために利用することが増えている。この用途を満足
するために、情報処理装置には、演算装置、プログラム
メモリ、データメモリなどの他に、外部の機器を直接制
御しやすくするための汎用的な出力ポートを具備するこ
とが多い。

この汎用出力ボートを情報ボートとして、情報処理装置
の内外で発生する事象に同期して、セットしたり又はリ
セットしたりすることで周辺の機器を制御する方法が一
般的である。

具体的には、情報処理装置内部に具備しているタイマや
シリアルインタフェースなどの周辺装置や、情報処理装
置の外部に接続されている機器からの要求信号を割り込
み信号として受付け、その要求形態に応じて複数の出力
ポートを選択的にセットしたりリセットしたりする手法
が通常とられる。

以下、図面を参照しながら、従来の処理方法を説明する
。

第５図は、従来の情報処理装置のブロック図である。

情報処理装置２００は、中央処理装置（以下、ＣＰＵと
記す）部２０１と周辺装置としてのパルス発生回路部２
０２から構成されている。

ＣＰＵ部２０１は、割り込み処理機能を持ち、パルス発
生回路部２０２からの割り込み要求２２９゜２３０を受
は付ける割り込み要求制御部２０３、割り込み要求制御
部２０３から発生する割り込み処理実行要求信号２０３
を受けて処理を行う実行部２０４、データメモリ２１７
を含むメモリ部２０５、実行部２０４とメモリ部２０５
との間のデータを転送する内部バス１０９から構成され
る。

実行部２０４は、実行すべき命令が格納されているプロ
グラムメモリ２０８、実行中の命令の格納先アドレスを
指定するプログラムカウンタ（以下、ＰＣと記す）２０
９、実行部全体の動作状態を示すプログラムステータス
ワード（以下、ｐｓｗと記す）２１０、汎用レジスタ２
１５、実行中の命令を記憶する命令ンジスタ２１３、命
令レジスタ２１３に格′納されている命令に基づいて各
種制御信号を発生する実行制御部２１４、算術論理演算
機能をもつ算術論理演算ユニット（以下、ＡＬＵという
）２１２、割り込み要求制御部２０３から出力される割
り込み処理実行要求信号２０６を受付けて実行制御部２
１４を制御する割り込み要求受付は部２１１から構成さ
れる。なお、プログラムメモ！ｊ２０５に格納されたプ
ログラムは、構築すべきシステム仕様にもとづきユーザ
が作成している。

実行部２０４は、通常、ＰＣ２０９の内容に対応するプ
ログラムメモリ２０８に記憶されている命令を命令レジ
スタ２１３に転送し、命令レジスタ２１３に転送された
命令によって実行制御部２１４が各種制御信号を発生し
、プログラムの実行を実現している。そして命令を１つ
実行ずつ毎にＰＣ２０９の値を次の命令のアドレスに更
新する。

・　　パルス発生回路部２０２は、並列出力ポート２１
８をセットするタイミングを与えるセット信号発生部１
２７、並列出力ポート２１８をリセットするタイミング
を与えるリセット信号発生部１２８から構成される。こ
のセット信号発生部１２７またはリセット信号発生部１
２８から発生する割り込み要求信号は、実際には、情報
処理装置２００内に具備しているタイマからの一致信号
であったり、シリアル受信装置の受信完了信号であった
り、もしくは、外部から入力される割り込み要求信号で
あったりする。

並列臼カポ−）２１ｇは、８ビツトの出カポ−）２１９
．　２２０．　２２１．　２２２．　２２３゜２２４．
２２５，２２６から構成されている。１ビツトの出力ポ
ート２１９は、出力ラッチ２２７、ドライバ２２８、出
力端子ＰＯから構成され、出力ラッチ２２７の内容は、
ドライバ２２８を経て、出力端子ＰＯから出力される。

出カポ−）２２０゜２２１．２２２，２２３，２２４，
２２５，２２８の構成は、出力ポート２１９の構成と同
じである。

次に、ＣＰＵ部２０１における、割り込み処理の動作を
説明する。

周辺装置としてのパルス発生回路部２０２から割り込み
要求２２９または２３０が発生すると、割り込み要求制
御部２０３は、割り込み処理実行要求信号２０６をアク
ティブにする。割り込み要求受付は部２１１は、割り込
み処理実行要求信号２０６がアクティブになったことを
実行制御部２１４に通知する。実行制御部２１４は、実
行中のプログラムを中断し、ＰＯ２０９，ＰＳＷ２１０
の内容をデータメモリ内の退避領域２１６に退避する。

割り込み処理プログラムは、プログラムメモリ２０８に
記憶されており、実行部２０４は、その割り込み処理プ
ログラムの格納先アドレスをＰＣ２０９に書込み、割り
込み処理プログラムの実行を開始する。割り込み処理プ
ログラムでは、割り込み処理プログラムで使用する汎用
レジスタ２１５をデータメモリ２１７内の退避領域２１
６に退避した後、処理を開始する。

割り込み処理プログラム終了時には、退避してあった汎
用レジスタを退避領域２１６から復帰し、汎用レジスタ
２１５に復帰した後、割り込み処理から復帰する命令を
実行することで、実行制御部２１４は、データメモリ２
１７内の退避領域２１６から、退避していたＰＯ２０９
，ＰＳＷ２１０の内容を読み出し、再び元の場所に格納
する。そうすることにより、中断され、ていたプログラ
ムが再開する。

パルス発生回路部２０２からのパルス発生バタ一二／は
システム応じて異なるが、例えば自動車エンジンの燃料
噴射用としては第２図に示すパルス発生パターンが要求
される。

すなわち、セット信号２２９は、ｔｌＯ，ｔｌｌ。

ｔ１２．ｔ１３．ｔ］、４．ｔ１５．ｔ１６．ｔ１７゜
ｔ１８．ｔ１９でセットタイミングを、リセット信号２
３０は、ｔ２０．ｔ２１．ｔ２２．ｔ２３゜ｔ２４．ｔ
２５．ｔ２６．ｔ２７でリセットタイミングをそれぞれ
与えることを示している。セラ）信号２２９がセットタ
イミングを与える度に、出力端子ＰＯからＰｉ、Ｐ２．
Ｐ３．Ｐ４．Ｐ５、Ｐ６．Ｐ７の順に出力信号をセット
し、リセット信号２３０がリセットタイミングを与える
度に、出力端子ＰＯからＰＬ、Ｐ２．Ｐ３．Ｐ４、Ｐ５
．Ｐ６．Ｐ７の順に出力信号をリセットする。このよう
なパルス発生パターンを実現する際の情報処理装置２０
０の動作を説明する。

並列出力ボート２１８０８ビツトの出力ラッチには、”
ｏｏ’ｏｏｏｏｏｏ”が初期値として設定されている。

セットタイミングでセット信号発生部１２７はセット用
割り込み要求２２９をＣＰＵ部２０１に対して発生する
。ＣＰＵ部２０１では、前述した割り込み動作を起こし
、セット用割り込み処理プログラムにより、第６図のフ
ローチャートで示す処理を実行する。以下に、割り込み
処理動作の説明をする。割り込み処理プログラムが実行
されると、予めデータメモリ２０５に用意しであるセッ
ト用ビットパターンと出力ラッチ２３１の値とのＯＲを
取る。セット用ビットパターンは、８ビツトデータで、
初期値として°’０００００００１”が設定されている
。まず最初の割り込み処理では、セット用ビットパター
ン“０００００００１”と出力ラッチ２３１の値“ｏｏ
ｏｏｏｏｏｏ”とのＯＲがとられ、その結果が再び出力
ラッチ２３１に設定される。その結果、出力ラッチ２３
１の値は“０００００００１”となり、出力端子ＰＯか
らは“１”が出力され、それ以外の出力端子ＰＬ。

Ｐ２．Ｐ３．’Ｐ４．Ｐ５．Ｐ６．Ｐ７からはＯｎが出
力される。そして、セット用ビットパターンを１ビツト
左にシフトし、”ｏｏｏｏｏ。

１０′′としシフトアウトが発生したかどうかの判断処
理が行なわれる。シフトアウトが発生しないと、割り込
み処理を終了する。次のセットタイミングでセット信号
発生部１２７からセット用割り込み要求２２９がＣＰＵ
部２０１に対して発生さ　　′れると、ＣＰＵ部２０１
では、再び、前述した割り込み動作を起こし、セット用
割り込み処理プログラムにより、セット用ビットパター
ン″００００００１０”と出力ラッチの値“０００００
００１”のＯＲがとられ、出力ラッチの値は“ｏｏｏｏ
。

０１１”となり、出力端子ＰＯ，ＰＬからは“１′”が
出力され、それ以外の出力端子Ｐ２．Ｐ３．Ｐ４．Ｐ５
．Ｐ６．Ｐ７からは“０”が出力される。また、セット
用ビットパターンを、１ビツト左にシフトし、“０００
００１００”とする。このように、セット信号発生部１
２７からセット用割り込み要求２２９がＣＰＵ部２０１
に対して発生される度、並列出力ポート２１８の出力ラ
ッチに、割り込み処理プログラムによって順々に“１”
が書込まれ、出力端子から出力される。そして、セット
用ビットパターンのシフトアウトが発生すると、セット
用ビットパターンに初期値“”０００００００１”を再
設定し、割り込み処理を終了する。

一方、リセットタイミングでリセット信号発生部１２８
からリセット用割り込み要求２３０がＣＰＵ部２０１に
対して発生されると、ＣＰＵ部２０１では、前述した割
り込み動作を起こし、リセット用割り込み処理プログラ
ムにより、第７図のフローチャートのような処理が行わ
れる。以下に、リセット用割り込み処理動作の説明をす
る。

割り込み処理プログラムが実行されると、予めデータメ
モリ２０５に用意しであるリセット用ビットパターンと
出力ラッチの値のＡＮＤをとる。

リセット用ビットパターンは、８ビツトデータで初期値
として“１１１１１１１０″が設定されている。まず最
初の割り込み処理では、リセット用ビットパターン“’
１１１１１１１０”と現在の出力ラッチの値、例えば“
００００００１１”のＡＮＤがとられ、その結果が再び
出力ラッチに設定される。つまり、出力ラッチの値は、
”ｏｏｏ。

００１０”となり、出力端子Ｐ１からは“１”が出力さ
れ、それ以外の出力端子ＰＯ，Ｐ２．Ｐ３、Ｐ４．Ｐ５
．ＰＣ，Ｐ７からは“０”が出力される。そして、リセ
ット用ビットパターンを、１ビツト左にシフトし、“１
１１１１１０１”とし、シフトアウトの発生があるかど
うかの判断後に割り込み処理を終了する。次のリセット
タイミングでリセット信号発生部１２７からリセット用
割り込み要求２２９がＣＰＵ部２０１に対して発生され
ると、ＣＰＵ部２０１では、再び、前述した割り込み動
作を起こし、リセット用割り込み処理プログラムにより
、リセット用ビットパターン“１１１１１１０１”と現
在の出力ラッチの値、例えば“０００００１１０″′の
ＡＮＤがとられ、出力ラッチの値は“０００１）０１０
０”となり、出力端子Ｐ２からは“１”が出力され、そ
れ以外の出力端子ＰＯ，Ｐ２．Ｐ３．Ｐ４．Ｐ５．ＰＣ
、Ｐ７からは０″が出力される。また、リセット用ビッ
トパターンを、１ビツト左にシフトし、“１１１１１０
１１”とする。このように、リセット信号発生部１２７
からリセット用割り込み要求２２９がＣＰＵ部２０１に
対して発生される度、並列出力ポート２１８の出力ラッ
チに、割り込み処理プログラムによって順々に“０″が
書込まれ、出力端子の出力が“１”から“０”に変る。

そして、リセット用ビットパターンのシフトアウトが発
生すると、リセット用ビットパターンに初期値“１１１
１１１１０”を再設定し、割り込み処理を終了する。

以上のように、連続的なセット、リセット処理により、
出力端子ＰＯ，ＰＬ、Ｐ２．Ｐ３．Ｐ４、Ｐ５．ＰＣ，
Ｐ７からのパルス発生が実現される。

〔発明が解決しようとする課題〕

上述のように、従来の情報処理装置は、セット信号、リ
セット信号を割り込み要求としており、その割り込みに
より起動されるユーザによるソフトウェアの処理で出力
ポートからの出力状態を出力ラッチに設定している。す
なわち、割り込みよる複雑なソフトウェア処理により、
出力ポートの設定を行っている。このため、出力ポート
からの実際に出力されるパルスはセットタイミング、リ
セットタイミングより遅くなってしまうという欠点があ
る。

さらに、セットタイミング又はセットタイミングが頻繁
に発生すると、割り込み処理の起動・終了の際に行うＰ
ＣやＰＳＷ、汎用レジスタの内容の退避・再設定等に要
する時間のプログラム実行時間全体による割合が増大し
、メインプログラムの処理効率が著しく低下するという
欠点がある。

〔課題を解決するための手段〕

本発明による情報処理装置は、命令の実行アドレスを保
持するプログラムカウンタ、プログラムの実行状態を保
持するプログラムステータスワード、およびプログラム
の実行部を含む中央処理装力端子、パルスを出力させる
べき端子を指定するデータを格納するレジスタ、パルス
発生タイミング信号を発生するタイミング信号発生部、
および前記パルス発生タイミング信号に応答して前記レ
ジスタが格納しているデータによって指定されるパルス
出力端子にパルスを発生する手段を含むパルス発生制御
部とを備え、前記中央処理装置は、前記パルス発生タイ
ミング信号に応答してプログラムの実行を中断し、前記
プログラムカウンタおよびプログラムステータスワード
の内容を保持したままマクロサービス処理を実行する手
段をさらに含み、前記マクロサービス処理の実行手段は
、前記レジスタをアクセスしてその格納データを読出す
手段、読出したデータの内容を変更する手段、および変
換したデータを前記レジスタに格納する手段を有するこ
とを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示すブロック図である。

情報処理装置１００は、ＣＰＵ部１０１と周辺装置とし
てのパルス発生回路部１０２とを有するが、本発明には
ＣＰＵ部１０１は、ユーザープログラムによって割り込
み処理を実行する処理形態（以下、第１の割り込み処理
サービスという）の他に、ＰＣやＰＳＷ、汎用レジスタ
の内容は保持したまま割り込み要求の処理をユーザープ
ログラムの介入なしに行う処理形態（以下、第２の割り
込み処理サービスあるいはマクロサービス処理す）をも
有する点を特徴とし、さらに、パルス発生回路１０２内
のセットおよびリセットタイミングに実質的に即答して
出力パルスのオン、オフを制御する構成を有している。

ＣＰＵ部１０１は、割り込み要求制御部１０３、実行部
１０４およびデータメモリ部１ｏ５を有する。割り込み
要求制御部１０３はパルス発生回路部１０２からのセッ
トおよびリセットタイミング割込み要求１３２，１３３
と他の割込み発生源（図示せず）からの割り込み要求信
号ＡＩＮＴ１−ＡＩＮＴＮを受ける。各割込み要求信号
に対して割込み要求検出フラグ（ＰＳＦ、Ｒ８Ｆ、ＡＦ
ｌ−ＡＦＮ）１０３１〜１０３４が設けられており、発
生した割込み要求に対し当該要求に対応するフラグがセ
ットされる。例えば、セットタイミング割込み要求１３
２が発生されるとＰＳＦ１０３１がセットされ、リセッ
トタイミング割込み要求１３３に対してはＲ８Ｆ１０３
２がセットされる。制御部１０３は、発生された割込み
要求に対し第１および第２の割込み処理サービスのどち
らを要求するかを指定するフラグＩＭＤＦを各割込み発
生源毎に有している。第１図は、パルス発生回路部１０
２に対するフラグ１５５のみ示されている。フラグ１５
５がリセット状態のときは第１の割込み処理サービスが
指定され、セット状態のときは第２の割込み処理サービ
スが指定される。制御部１０３は、パルス発生回路部１
０２のためのマクロサービスの実行に必要なアドレスポ
インタ（ＳＦＲＰ）ｌ　２３とレジスタ１０３５をさら
に有している。割込み要求の発生によってフラグ１０３
１〜１０３４のいずれかがセットされると、制御部１０
３は割込み実行要求線１０６をアクティブレベルにして
実行部１０４に対し割り込み実行要求を発行する。同時
に、フラグ１５５のセット、リセット状態に応じて割込
み形態指定線１０７のレベルを制御し、実行部１０４に
対し割込み形態を指定する。フラグ１５５がセット状態
であれば信号線１０７はハイレベルとなり、リセット状
態であればロウレベルとなる。さらに、割込み要求の発
生源を示す情報を信号線１１３０にのせる。

実行部１０４は、ユーザーによって作成されメインルー
チンおよび複数の割込みルーチンを有するプログラムが
格納されているプログラムメモリ１１０、実行中の命令
の格納先アドレスを指定するＰＣ（プログラムカウンタ
）１１１、実行部］、　０４の全体の動作状態を示すＰ
ＳＷ（プログラムステータスワードレジスタ）１１２．
汎用レジスタ１１７、実行中の命令を記憶する命令レジ
スタ１１５、命令レジスタ１１５に格納されている命令
に基づいて各種制御信号１１６４を発生する実行制御部
１１６、算術演算機能を有するＡＬＵ１１４、および割
り込み要求制御部１０３から出力される割り込み実行要
求を受けて実行制御部１１６を制御する割り込み要求受
付は部１１３を有する。実行制御部１１６はマイクロプ
ログラムを格納しているマイクロプログラムメモリ１１
６２および同メモリのアドレス指定を行なうマイクロプ
ログラムアドレスカウンタ（ＭＰＣ）　　１１６１を有
しており、マイクロプログラムメモリ１１６２にはマク
ロサービス処理のためのプログラムが含まれている。受
付は部１１３は第１の割込み処理サービスのためのベク
タアドレス情報レジスタ１１３１、！：マクロサービス
処理のためのマイクロサービスコードレジスタ１１３１
を有する。

メモリ部１０５は各種処理データを記憶するほか、要求
されるマクロサービス処理形態の指定情報を格納するマ
クロサービス制御データ領域１１９と、ＰＣＩ　１１．
ＰＳＷＩ　１２および汎用レジスタ１１７の内容の退避
領域１２６を有する。

パルス発生回路部１０２は、セットタイミングでセット
信号１３２を発生するセット信号発生部１２７、リセッ
トタイミングでリセット信号１３３を発生するリセット
信号発生部１２８．８ビツトの並列用カポ−）１３１、
ボート１３１内のセットすべきビットを指定するための
情報を並列出力ポート１３１に与えるセット用出力ボー
ト制御レジスタ１２９、およびポート１３１内のリセッ
トすべきビットを指定するための情報を並列出力ポート
１３１に与えるリセット用出力ポート制御レジスタ１３
０を有する。セットタイミング信号１３２およびリセッ
ト信号１３３はそれぞれ並列出力ポート１３１に与えら
れるとともに割り込み要求制御部１０３に供給される。

セットおよびリセット信号発生部１２７，１２８はタイ
マ機能を有し、ＣＰＵ部１０１からのクロックあるいは
情報処理装置１００の外部からのクロックに応答して所
定周期毎に信号１３２，１３３を発生する。

並列用カポ−）１３１は、８ビツトの出力ポート１３４
．１３５，１３６，１３７，１３８，１３９゜１４０．
１４１から構成されている。１ビツト分の出力ポート１
３４は、セット用ＡＮＤゲート１４２、リセット用ＡＮ
Ｄゲート１４３、ＲＳフリップフロップ１４４、ドライ
バ１４５、出力端子ＰＯから構成されている。セット用
出力ボート制御レジスタ１２９のビットＯからの出力と
セット信号１３２は、ＡＮＤゲート１４２を経て、ＲＳ
フリップフロップ１４４のセット側に接続され、リセッ
ト用出力ポート制御レジスタ１３０のビット０からの出
力とリセット信号１３３は、ＡＮＤゲート１４３を経て
、ＲＳフリップフロップ１４４のリセット側に接続され
ている。他の出力ポート１３５．１３６，１３７，１３
８，１３９，１４０゜１４１の構成は、出力ポート１３
４の構成と同じである。

次に、割り込み要求にもとづ＜ＣＰＵ部１０１の第１の
割込み処理サービスとマクロサービス処理（第２の割込
み処理サービス）の起動について説明する。

パルス発生回路部１０２や他の割込み発生源からの割込
み要求が発生すると、割り込み要求制御部１０３は、割
り込み処理実行要求線１０６をアクティブにし、実行部
１０４に対して割り込み要求の発生を知らせる。同時に
、発生された割り込み要求に対応する割込み形態指示フ
ラグ（Ｉ　ＭＤ　Ｆ１５５）が第１の割り込み処理サー
ビスを指定しているときは指定線１０７をロウレベルに
し、マクロサービスを指定しているときは指定線１０７
をハイレベルにする。

実行部１０４内の割り込み要求受付は部１１３は、割り
込み処理実行要求線１０６がアクティブになると、信号
線１３３をアクティブレベルにし、実行制御部１１６に
対し実行中のプログラムを中断を要求する。実行制御部
１１６は現在の命令の実行を終了すると、信号線１］３
４をアクティブレベルに１７、割込み要求受付は部１１
３に対し、割込み処理の実行許可を通知する。信号１１
３４に応答して受付は部１１３は信号線１１３５を′ア
クティブレベルにし、セットされた割込み要求検出フラ
グをリセットする。受付は部１１３は指定線１０７の１
．・ベルによって第１お゛よび第２の割込み処理サービ
スのどちらが指定されているかをすでに判別し７である
６信号線１０７がロウレベルであったならば、信号線１
１３４のアクティブレベルに応答してレジスタ１１３１
内のベクタアドレス情報ＩＶＡＣを内部バス１０９を介
して命令レジスタ１１５に転送する。これに応答して、
実行制御部１１６はＰＣＩ　１１．ＰＳＷｌ、１２の内
容をメモリ部１０５の退避領域に退避させ、要求された
割込みルーチンの先頭アドレスをＰＣＩＩＩにセットす
る。かくして割込みルーチンが起動され実行される。同
ルーチンの実行を終了すると、領域１２６に退避してお
いた内容をＰＣＩＩＩ。

ＰＳＷＩ　１２に復帰し、中断されたプログラムの実行
を再開する。一方、信号線１０７がハイレベルであった
ならば、要求部１１３はレジスタ内のマクロサービスコ
ードＭＳＣを命令レジスタ１１５にロードする９　この
マクロサービスコードＭＳＣによってマイクロプログラ
ムメモリ１１６２内のマクロサービス処理ルーチンが起
動される。同ルーチンにおいて、実行制御部】１６はＰ
ＣＩＩＩ。

ＰＳＷＩ　１２の内容を退避させることなくそのままの
状態にし、かつそれらの内容が変化しないようにして、
要求された処理を実行する。実行終了後、Ｐｃｔ　１１
．ＰＳＷＩ　１２が変化することを許可し、中断された
プログラムの再開する。

次に、パルス発生回路部１０２からのセット。

リセット信号１３２，１３３にもとづくマクロサービス
処理について、第２図のパルス発生パターンのタイミン
グチャートも参照しながら説明する。なお、パルス発生
回路部１０２からの割込み要求はマクロサービスとして
処理されるので、初期状態において、割込み要求制御部
１０３のフラグ１５５はセットされ、またレジスタ１０
３５にはセットおよびリセット用出力ボート制御レジス
タ１２９，１３０のそれぞれのアドレス５ＯＰＲＡおよ
びＲＯＰＲＡがストアされる。また、メモリ部１０５の
マクロサービス制御データ領域１１９には、パルス発生
回路用マクロサービスを指定するデータＭＭＲＩがスト
アされる。他のマクロサービスも必要な場合はそのため
の指定データＭＭＲＭもストアされる。さらにまた、レ
ジスタ１２９および１３０には共に初期値として“００
０００００１”がストアされる。これら一連の処理はプ
ログラムメモリ１１０内の命令によって実行される。

さて、タイミングｔｌｏで、セット信号発生部１２７か
らセット信号１３２が発生すると、並列出力ポート１３
１では、各ビットのセット側ＡＮＤゲート１４２が、セ
ット信号１３２とセット用出力ボート制御レジスタ１２
９の初期値“０００００００’ｌ”とのＡＮＤをとり、
その結果、出力ポート１３４のＲＳフリップフロップ１
４４のみがセットされ１”となると、出力端子ＰＯから
セットパルスが発生する。

セット信号１３２は割込み要求制御部１０３にも供給さ
れ、対応するフラグＰＳＦ１０３１をセットする。制御
部１０３はＰＳＦ１０３１のセット状態に応答して、信
号線１０６をアクティブレベルにし、またフラグ１５５
がセット状態であるので信号線１０７をハイレベルにす
る。また割込み要求源がパルス発生回路部１０２である
ことを示す情報を信号線１３０に出力する。さらに、制
御部１０３はアドレスポインタ５ＦＲＰ　１２３にレジ
スタ１０３５内のアドレス情報５ＯＰＲＡ（すなわち、
セット用出力ボート制御レジスタ１２９のアドレス）を
ロードする。割込み要求受付は部１１３は実行部１０４
による現在の命令の実行終了後に、命令レジスタにマク
ロサービスコードＭＳＣを要求発生源を示す情報と共に
転送する。実行制御部１１６がマクロサービスコードＭ
ＳＣをデコードする結果、ＭＰＣ１１６１にマクロサー
ビス処理ルーチンの先頭アドレスがセットされ、同ルー
チンが起動される。

第３図にマイクロプログラムによるマクロサービス処理
のフローチャートを示す。まず、実行制御部１１６は信
号線１１６３をアクティブレベルにしてＰＣＩＩＩおよ
びＰＳＷＩ　１２の内容をそのままの値にホールドさせ
る（ステップ３０１）。

次に、マクロサービスコードと共に送られた割込み要求
発生源を示す情報にもとづき、当該発生源に対応するデ
ータ領域１１９のアドレスからマクロサービス指定情報
読み出す。本例では、指定情報ＭＭＲ１が読み出される
のでパルス発生回路部１０２用のマクロサービスが起動
される（ステップ３０２）。本ステップにおいて、他の
指定情報（ＭＭＲＭ）が読み出されると、点線で示すよ
うに、他のマクロサービスが起動される。なお、実行す
べきマクロサービスがパルス発生回路部１０２のためだ
けのときは、ステップ３０２は不要であり、またデータ
領域１１９も不要となる。

パルス発生用マクロサービスにおいて、実行制御部１１
６は信号線１２４をアクティブレベルにし、割込み要求
制御部１０３内のアドレスポインタ５ＦＲＰｌ　２３の
内容でパルス発生回路部１０２内のレジスタをアクセス
する（ステップ３０３）。

５ＦＲＰ１２３の内容は５ＯＰＲＡであるので、レジス
タ１２９がアクセスされる。次に、実行制御部１１６は
、アクセスされたレジスタ１２９の内容を１ビツト左シ
フトするようにＡＬＵ１１４を制御する（ステップ３０
４）。シフト動作の結果、シフトアウトが発生したかど
うかが判定され（ステップ３０５）、発生していないな
らばシフート結果を５ＦＲＰ１２３のストアアドレスを
用いてレジスタ１２９に書き込む。タイミングｔｌＯの
ときは、レジスタ１２９の内容は“ｏｏｏｏ。

００１”であるので、ステップ３０６までの実行によっ
てレジスタ１２９の内容は“ｏｏｏｏｏ。

ｌＯ”となる。最後に、実行制御部１１６は信号線１１
６３をインアクティブレベルにしてＰＣｌｌｌ、ＰＳＷ
１１２のホールドを解除し、一連のマクロサービスを終
了する。かくして、中断されたプログラムが再開され、
実行部１０４はＰＣｌｌｌによるプログラムメモリ１１
０の命令な実行する。

タイミングｔｌｌ、ｔ１２．ｔ１３．ｔ１４゜ｔ１５．
ｔ１６．ｔｌｇ、ｔ１９で発生されるセット信号１３２
にもとづいての動作は、タイミングｔｌｏと同様であり
、セット用出力ポート制御レジスタは１ビツトずつ左シ
フトされる。また、出力端子Ｐも順々に１となっていく
。一方、タイミングｔ１７でセット信号１３２が発生す
ると、並列出力ポート１３１では、各ビットのセット側
ＡＮＤゲート１４２が、セット信号１３２とセット用出
力ポート制御レジスタ１２９の値“１Ｏ−Ｏｏｏｏｏｏ
”とのＡＮＤをとり、その結果、出力ポート１４１のＲ
Ｓフリップフロップ１４４がセットされ出力端子Ｐ７か
らセットパルスが発生する。このときのセット信号によ
るマクロサービスでは、ステップ３０５においてシフト
アウトが発生する。したがって、実行制御部１１６は信
号線１０８をアクティブレベルに割込み要求制御部１０
３のＰＳＦ１０３１又はＰＲＦ’１０３２をセットし、
ＩＭＤＦ１５５をリセットする。そして、ステップ３０
７を実行し、マクロサービスを終える。割込み要求制御
部１０３では、ＰＳＦ１０３１又はＰＲＦ１０３２がセ
ットされたことに応答して信号線１０６をアクティブレ
ベルにし、また、ＩＭＤＦ１５５のリセットに応じて信
号線１０７をロウレベルにする。この結果、割込みベク
タアドレス情報が命令レジスタ１１５にロードされる。

これに応答して、実行制御部１１６はまずＣＰＵＩ　ｌ
　１．ＰＳＷＩ　１２等の内容を領域１２６に退避させ
、割込み処理ルーチンの先頭ア・ドレスをＰＣＩＩＩに
転送し、同ルーチンを実行する。この処理ルーチンでは
、ＳＦ’ＲＰ１２３のストアアドレスで指定されるレジ
スタ、本発明ではセット用出力ポート制御レジスタ１２
９に初期値“０００００００１”をセットし、ＩＭＤＦ
１５５をセット状態にする処理が実行される。実行終了
後、退避された内容はＰＣＩＩＩ、ＰＳＷ１１２に復帰
され、中断されたプログラムが再開される。

一方、タイミングｔ２０で、リセット信号発生部１２８
からリセット信号１３３が発生すると、並列出力ポート
１３１では、各ビットのリセット側ＡＮＤゲート１４３
が、リセット信号１３２とリセット用出力ポート制御レ
ジスタ１２９の初期値゛０００００００１”とのＡＮＤ
をとる。その結果、出力ポート１３４のＲＳフリップフ
ロップ１４４がリセットされ、出力端子ＰＯはロウレベ
ルとなる。

また、リセット信号１３３によってＰＲＦ　１０３２が
セットされる。割込み要求制御部１０３は信号線１０６
をアクティブレベルにすると共に信号線１０７をハイレ
ベルにし、５ＦＲＰ　１２３にリセット用出力ポート制
御レジスタ１３０のアドレス情報ＲＯＰＲＡを書き込む
。この結果、マクロサービス処理が起動され、リセット
用出力ポート制御レジスタ１３０の設定値を１ビツト左
にシフトするという処理が行われる。マクロサービス処
理後は、リセット用出力ポート制御レジスタ１３０の値
は”　ＯＯＯＯＯＯ１０”となる。タイミングｔ２１．
ｔ２２．ｔ２３．ｔ２４．ｔ２５．ｔ２６での動作は、
タイミングｔ２０と同様である。タイミングｔ２７で、
リセット信号発生部１２８からリセット信号１３３が発
生すると、並列出力ポート１３１では、各ビットのリセ
ット側ＡＮＤゲートが、リセット信号１３３とリセット
用出力ポート制御レジスタ１３０の値“１００００００
０″とのＡＮＤをとり、その結果、出力ポート１４１の
ＲＳフリップフロップ１４４がリセットされ、出力ポー
ト１４１はロウレベル出力となる。また、この時のリセ
ット信号で起動されるマクロサービス処理では、リセッ
ト用出力ポート制御レジスタ１３０の設定値を１ビツト
左にシフトすることによって、最上位ビットからのシフ
トアウトが発生する。したがって、前述した第１の割り
込み処理が実行され、リセット用出力ポート制御レジス
タ１３０に初期設定値である“０００００００１″が設
定される。また、開割込み処理で、各信号発生部１２７
，１２８のタイミングの補正を行うことができる。以上
の動作を繰り返しながら、第２図のようなパルスを発生
する。

第４図は、本発明の他の実施例のパルス発生回路部のブ
ロック図である。ＣＰＵ部については、第１図と同様で
あるため、省略する。

パルス発生回路１５０は、セット信号発生部１２７、リ
セット信号発生部１２８、並列出力ポート１３１、セッ
ト用出力ポート制御レジスタ１２９、リセット用出力ポ
ート制御レジスタ１３０、セット用出力ポート制御レジ
スタ１２９に設定する初期値が格納されているセット用
初期データ格納レジスタ１５１、リセット用出力ポート
制御レジスタ１３０に設定する初期値が格納されている
リセット用初期データ格納レジスタ１５２、ならびに実
行制御部１１６からのプリセット信号線１５３およびプ
リセット信号線１５４を有する。

並列出力ポート１３１の構成は、前の実施例と同様であ
る。

次に、動作の説明を行うが、これについても実施例１と
の相違点のみを述べる。セット信号発生回路１２７から
セット信号１３２が発生すると、並列出力ポート１３１
は、前実施例と同様にしてパルスを出力し、ＣＰＵ部は
マクロサービスを実行する。そして、シフトアウトが生
じると実行制御部１１６はプリセット信号１５３を発生
し、セット用初期データ格納レジスタ１５１に格納され
ている初期値をセット用出力ボート用レジスタ１２９に
設定する。リセット信号１３３にもとづくマクロサービ
スでシフトアウトが生じると、プリセット信号１５４が
発生し、リセット用初期データ格納レジスタ１５２に格
納されている初期値をセット用出力ボートレジスタ１３
０に設定する。

このように、シフトアウトの発生によってプリセット信
号１５３，１５４を発生しているので、第３図に示した
ステップ３０８が不要となり、その代わり、プリセット
信号１５３，１５４の発生ステップが挿入される。出力
ボート制御レジスタ１２９．１３０と初期データ格納レ
ジスタ１５１゜１５２を組合せることによって、ベクタ
アドレスに分岐することなしに出力ボート制御レジスタ
に初期値を設定するため、マクロサービスのみでボート
からのパルス出力を制御することが可能になり、割り込
み処理プログラム実行によるオーバヘッドが全くなくな
る。

〔発明の効果〕

以上説明したように本発明では、出力ポートに対するセ
ットタイミング、リセットタイミングを与える信号が発
生した際に、その信号から直接出力ポートをセット又は
リセットするハードウェアを設けることで、パルス発生
要求に対しリアルタイムに出力ポートからパルスを発生
することができるとともに、本例のように、並列な出力
ポートから連続的にパルスを発生する応用例の場合に、
セット用出力ボート制御レジスタ及びリセット用出力ポ
ート制御レジスタを設け、セット、リセット信号発生で
ｐｃ、ｐｓｗの退避なしに、所定のマクロサービスを起
動し、セットもしくはリセット用出力ポート制御レジス
タの内容をシフトさせることで、従来の複雑な割り込み
処理のソフトウェア処理がなくなり、そのため、ソフト
ウェア処理で実現していた時のソフトウェアオーバヘッ
ドが解消され、プログラムからは全く透明な処理で出力
ポートの制御が可能になり、その応用効果は非常に大き
い。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はパル
ス発生のタイミングチャート、第３図はマクロサービス
処理のフローチャート、第４図は第２の実施例のブロッ
ク図、第５図は従来例のブロック図、第６図は従来例の
セット用割り込み処理のフローチャート、第７図は従来
例のリセット用割込み処理フローチャートである。代理人　弁理士　　内　原　　　晋定打制竹詔ｐｂ＼ら鰭４図

Claims

【特許請求の範囲】命令の実行アドレスを保持するプログラムカウンタ、プ
ログラムの実行状態を保持するプログラムステータスワ
ード、およびプログラムの実行部を含む中央処理装置と
、複数のパルス出力端子、パルスを出力させるべき端子を
指定するデータを格納するレジスタ、パルス発生タイミ
ング信号を発生するタイミング信号発生部、および前記
パルス発生タイミング信号に応答して前記レジスタが格
納しているデータによって指定されるパルス出力端子に
パルスを発生する手段を含むパルス発生制御部とを備え
、前記中央処理装置は、前記パルス発生タイミング信号
に応答してプログラムの実行を中断し、前記プログラム
カウンタおよびプログラムステータスワードの内容を保
持したままマクロサービス処理を実行する手段をさらに
含み、前記マクロサービス処理の実行手段は、前記レジ
スタをアクセスしてその格納データを読出す手段、読出
したデータの内容を変更する手段、および変更したデー
タを前記レジスタに格納する手段を有することを特徴と
する情報処理装置。