JPH1055289A - デバッグ情報生成回路、およびそれを用いた情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 新しく命令の実行が開始される都度、そのＥ
ＰＣ値を出力してＰＣ値トレース用メモリに格納してお
く必要があり、大容量のメモリが必要となるという課題
があった。 【解決手段】 実行された命令のＰＣ値が直前の命令の
ＰＣ値と連続していない場合、あるいは実行された命令
の数を計数している命令数カウンタ５による命令数カウ
ント値６が所定の比較値２５に達した場合に、当該命令
数カウンタ５の命令数カウント値６とそのときの命令の
ＥＰＣ値１とによって生成されるデバッグ情報１０８の
出力を制御するとともに、デバッグ情報１０８の出力終
了後、命令数カウンタ５の初期化を行う出力制御部７を
設けたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プログラムのデ
バッグを行うに際して、実行した命令とその順序を復元
するためにＰＣ値をトレースするためのデバッグ情報を
生成・出力するデバッグ情報生成回路、および当該デバ
ッグ情報生成回路を用いた情報処理装置に関するもので
ある。

【０００２】

【従来の技術】マイクロプロセッサなどの情報処理装置
においてプログラムのデバッグを行う場合に、実行され
た命令とその実行順序を復元すること、すなわち実行さ
れた命令のプログラムカウンタ値（以下プログラムカウ
ンタをＰＣ、プログラムカウンタ値をＰＣ値という）を
時間軸に沿って復元することはきわめて重要なことであ
る。処理がパイプライン化されていない情報処理装置な
どでは、命令フェッチの様子をモニタすることにより上
記目的を達成することができた。しかしながら、パイプ
ラインマシンにおいては、フェッチされた命令が必ずし
も実行されるとは限らないため、命令フェッチの様子を
モニタしていたのでは上記目的を達成することができな
い。そのため、通常のパイプラインプロセッサでは、Ｐ
Ｃ相対の分岐命令実行等のために、現在実行中の命令の
ＰＣ値（以降ＥＰＣ値という）を保持しており、新しく
命令の実行を開始する度にＥＰＣ値を出力して、これを
ＰＣ値トレース用メモリに格納しておくことにより、実
行された命令のＰＣ値を復元することを可能としてい
る。

【０００３】なお、このような従来のデバッグ情報生成
回路に関連した記載のある文献としては、例えば、特開
昭６２−２００４３９号公報、特開昭５２−７７５５０
号公報、特開昭６２−２００４３５号公報などがある。

【０００４】

【発明が解決しようとする課題】従来のデバッグ情報生
成回路は以上のように構成されているので、プログラム
のデバッグを行うために、新しく命令の実行が開始され
る都度、そのＥＰＣ値を出力してそれをＰＣ値トレース
用メモリに格納しておく必要があるが、実用的なプログ
ラムでは実行される命令ステップは膨大な数となり、そ
のため、極めて大きな容量のメモリが必要となる。しか
しながら、高速で動作する情報処理装置の実行サイクル
毎にデータの書き込みが可能な程度のメモリ装置は高価
なものであり、大きな容量のメモリを実装することは経
済的な負担が著しく増大するという課題があった。

【０００５】この発明は上記のような課題を解決するた
めになされたもので、プログラムデバッグのためのトレ
ースデータを圧縮して、それを格納するためのメモリの
容量を削減し、経済的に有利なデバッグ情報生成回路、
およびそれを用いた情報処理装置を得ることを目的とす
る。

【０００６】

【課題を解決するための手段】請求項１記載の発明に係
るデバッグ情報生成回路は、実行された命令のＰＣ値が
直前の命令のＰＣ値と連続していない場合に、実行され
た命令の数を計数している命令数カウンタの命令数カウ
ント値とそのときの命令のＥＰＣ値とによって生成され
るデバッグ情報の出力を制御し、出力終了後、命令数カ
ウンタの初期化を行う出力制御部を設けたものである。

【０００７】請求項２記載の発明に係るデバッグ情報生
成回路は、デバッグ情報の出力制御を、命令数カウンタ
による命令数カウント値が所定の比較値に達した場合に
も実行するようにしたものである。

【０００８】請求項３記載の発明に係るデバッグ情報生
成回路は、命令数カウンタのとり得る最大値を、当該命
令数カウンタの命令数カウント値と比較される比較値と
して用いたものである。

【０００９】請求項４記載の発明に係る情報処理装置
は、当該情報処理装置自身に与えられる命令の実行によ
って引き起こされる記憶手段へのアクセスを、デバッグ
情報生成回路からのデバッグ情報の出力が抑止されてい
る期間にのみ受け入れる制御切替手段を有するものであ
る。

【００１０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるデ
バッグ情報生成回路の構成を示すブロック図であり、こ
のデバッグ情報生成回路は、マイクロプロセッサなどに
よる情報処理装置の図示を省略した中央演算処理装置
（以下ＣＰＵという）に付加されて、ＰＣ値のトレース
を行うためのデバッグ情報を出力するものである。図に
おいて、１はＣＰＵで現在実行している命令のＰＣ値で
あるＥＰＣ値であり、２はＣＰＵが新しい命令の実行を
開始したことを示す命令の実行開始信号である。３は分
岐命令の実行や割り込みなどの割り込み例外（以下ＥＩ
Ｔという）の処理のためにＥＩＴベクタへのジャンプ等
が生じた場合にＣＰＵより出力されて、ＣＰＵで実行さ
れているプログラムにおいて命令シーケンスが変更され
たことを示す、命令シーケンスの変更信号であり、この
命令シーケンスの変更信号３が出力された場合、次に実
行される命令は新しいシーケンスの先頭となる。４は処
理動作の同期をとるためのクロック信号である。

【００１１】また、５は実行された命令の数を計数する
命令数カウンタ、６はこの命令数カウンタ５によって計
数された命令数カウント値であり、この実施の形態１で
はこの命令数カウンタ５として８ビットカウンタを仮定
して説明を行う。この命令数カウンタ５内のＣＥはＣＰ
Ｕからの命令の実行開始信号２が入力されるカウントイ
ネーブル端子、Ｔはクロック信号４が入力されるクロッ
ク入力端子であり、カウントイネーブル端子ＣＥにイネ
ーブルが与えられている場合に、クロック端子Ｔに入力
されたクロック信号４の立ち上がりエッジに同期して命
令数カウント値６を更新する。なお、カウントイネーブ
ル端子ＣＥがディセーブルの場合には、クロック信号４
が与えられても命令数カウント値６を更新しない。ま
た、Ｒはこの命令数カウンタ５の初期化を行うためのリ
セット端子であり、クロック信号４の立ち上がりに同期
して命令数カウント値６を初期化する。ここで、カウン
トイネーブル端子ＣＥとリセット端子Ｒとに同時に信号
が与えられた場合には、リセット端子Ｒの制御を優先す
る。なお、ここでは図示していないが、このデバッグ情
報生成回路が用いられている情報処理装置のシステム全
体に対するリセット信号が与えられた場合にも、この命
令数カウンタ５は初期化される。この命令数カウンタ５
から出力される命令数カウント値６はＣＰＵからのＥＰ
Ｃ値１とともに、デバッグ情報として出力される。

【００１２】７はＣＰＵより命令の実行開始信号２と命
令シーケンスの変更信号３が与えられた場合、あるいは
命令数カウンタ５からの命令数カウント値６が所定の値
に達した場合に、ＥＰＣ値１と命令数カウント値６とに
よるデバッグ情報を出力するためのデバッグ情報出力ス
トローブを生成する出力制御部であり、８はこの出力制
御部７より出力されるデバッグ情報出力ストローブであ
る。なお、このデバッグ情報出力ストローブ８は、デバ
ッグ情報の出力後に命令数カウンタ５を初期化するた
め、そのリセット端子Ｒにも入力されている。９はこの
出力制御部７からのデバッグ情報出力ストローブ８を受
け取って、デバッグ情報を出力する度にデバッグ情報書
き込みアドレスのインクリメントを行うアドレス生成部
であり、１０はこのアドレス生成部９より出力されるデ
バッグ情報書き込みアドレスである。

【００１３】次に動作について説明する。ここで、この
実施の形態１によるデバッグ情報生成回路において、Ｅ
ＰＣ値１と命令数カウント値６とによるデバッグ情報が
出力されるのは、次の２つの場合である。

【００１４】すなわち、その一つは、分岐命令の実行や
割り込み等のＥＩＴ処理の発生などによって命令シーケ
ンスが変更になった場合であり、シーケンス変更後、最
初の命令が実行されたときにデバッグ情報を出力する。
この時のデバッグ情報は、シーケンス変更後にどの命令
に実行が移ったか、前回のシーケンス変更から今回のシ
ーケンス変更までに何個の命令を実行したかを示したも
のである。最近接のシーケンス変更の間ではＰＣ値のイ
ンクリメントとともに命令実行が進められたことが保証
されているので、実行された命令の個数が判明すれば、
この間に実行された命令のＰＣ値を復元することができ
る。

【００１５】また、他の一つは、命令数カウンタ５が所
定の比較値に達したときである。この場合、現在実行中
の命令が、あたかもシーケンス変更後の最初の命令であ
るかのごとく扱い、デバッグ情報を出力する。この場合
にも、隣接する２回のデバッグ情報の間では、ＰＣ値の
インクリメントとともに命令実行が進められたことが保
証されているので、実行された命令の個数より実行され
た命令のＰＣ値を復元することができる。この処理は、
シーケンス変更が極めて少ない場合に命令数カウンタ５
がオーバーフローして、正しい実行状態が復元できなく
なるのを防止するためのものである。

【００１６】図２（ａ）〜図４（ｂ）は、ＥＰＣ値１、
命令の実行開始信号２、命令シーケンスの変更信号３の
様子をいくつかの例について示した説明図である。な
お、ここでは、以下に示す５段のパイプラインマシンを
仮定している。 第１段（Ｉステージ）：命令フェッチを行う 第２段（Ｄステージ）：命令デコードを行う 第３段（Ｅステージ）：命令の実行を行う 第４段（Ｍステージ）：メモリアクセスを行う 第５段（Ｗステージ）：ロードオペランドの書き込みを
行う

【００１７】また、ここで例示した命令は次のような処
理を行うものとする。 ＡＤＤ ｒａ，ｒｂ レジスタｒａの値とレジスタｒｂ
の値を加算して結果をレジスタｒａに格納する。１サイ
クルで実行を完了する。 ＳＵＢ ｒａ，ｒｂ レジスタｒａの値からレジスタｒ
ｂの値を減算して結果をレジスタｒａに格納する。１サ
イクルで実行を完了する。 ＤＩＶ ｒａ，ｒｂ レジスタｒａの値を被除数、レジ
スタｒｂの値を除数として除算を行い、結果をレジスタ
ｒａに格納する。実行に２サイクル以上を要する。 ＬＤ ｒａ，ｒｂ レジスタｒｂの値をアドレスとし
てメモリからデータのロードを行い、ロード結果をレジ
スタｒａに格納する。 ＳＴ ｒａ，ｒｂ レジスタｒｂの値をアドレスとし
て、レジスタｒａの値をメモリに書き込む。 ＪＭＰ ｄｓｔｎ 本命令の実行完了後、ｄｓｔｎで
示される命令を実行する。１サイクルで実行を完了す
る。

【００１８】以下、図２（ａ）〜図４（ｂ）に示すそれ
ぞれの場合における、ＥＰＣ値１、命令の実行開始信号
２、および命令シーケンスの変更信号３の様子について
順番に説明する。図２（ａ）は通常の加算命令が３つ連
続した場合を示したものである。この場合、毎サイクル
新しい加算命令が実行され、ＥＰＣ値１は各加算命令の
実行サイクル（Ｅステージ）においてそれぞれのＰＣ値
となり、それぞれの加算命令の実行サイクル毎に命令の
実行開始信号２が出力される。なお、この場合、命令シ
ーケンスの変更信号３は出力されない。

【００１９】図２（ｂ）は１命令の実行に複数サイクル
を要する除算命令がある場合を示したものである。この
場合、この除算命令に続く各加算命令は、当該除算命令
の全ての実行サイクルが終了するまで実行待ちの状態と
なる。したがって、除算命令の最初の実行サイクルにお
いてＥＰＣ値１は当該除算命令のＰＣ値となって、この
除算命令の全実行サイクルが終了するまでその値が保持
され、その後、各加算命令の実行サイクル毎にそれぞれ
のＰＣ値となる。一方、命令の実行開始信号２は除算命
令の最初の実行サイクルで出力されて２サイクル目以降
の実行サイクルでは出力されず、この除算命令の実行サ
イクルが完了すると、各加算命令の実行サイクル毎に出
力される。なお、この場合も命令シーケンスの変更信号
３は出力されない。

【００２０】図３（ａ）はロード命令等のメモリアクセ
スを行う命令が連続し、かつ最初のメモリアクセスが１
サイクルで終了しなかった場合を示したものである。こ
の場合、図中にＰＣ値が＠（Ｎ＋１）で示される２番目
のロード命令のメモリアクセスサイクル（Ｍステージ）
は、＠（Ｎ）で示される最初のロード命令の全てのメモ
リアクセスサイクルが終了するまで実行待ちの状態とな
り、それに続く加算命令も２番目のロード命令のメモリ
アクセスサイクルが開始されるまで実行待ちの状態とな
る。したがって、命令の実行開始信号２は最初のロード
命令の実行サイクル、および２番目のロード命令の最初
の実行サイクルで出力された後、加算命令の実行サイク
ルが開始されるまで出力されない。また、ＥＰＣ値１は
２番目のロード命令の実行サイクルにて当該命令のＰＣ
値となると、次の加算命令の実行サイクルが開始される
までその値が保持される。なお、この場合も命令シーケ
ンスの変更信号３は出力されない。

【００２１】図３（ｂ）は図中にＰＣ値が＠（Ｎ＋１）
で示される加算命令が、＠（Ｎ）で示される完了してい
ないロード命令のデスティネーションレジスタｒ１を参
照しようとして実行を待たされている場合を示したもの
である。この場合、＠（Ｎ）のロード命令の実行サイク
ルで命令の実行開始信号２が出力され、ＥＰＣ値１が当
該ロード命令のＰＣ値となる。ここで、このロード命令
に続く＠（Ｎ＋１）の加算命令は、参照するデスティネ
ーションレジスタｒ１にデータがロードされるまで実行
待ち状態となっているので、この実行を待たされている
間は命令の実行開始信号２は出力されず、ＥＰＣ値１も
そのままの値を保持する。なお、この場合も命令シーケ
ンスの変更信号３は出力されない。

【００２２】図３（ｃ）はノーディレイドの分岐命令が
実行された場合について示したものである。この場合、
図中にＰＣ値が＠（Ｎ）で示される分岐命令の実行サイ
クルが終了すると、それに続く＠（Ｎ＋１）、＠（Ｎ＋
２）で示される加算命令の命令デコードサイクル（Ｄス
テージ）や命令フェッチサイクル（Ｉステージ）は行わ
れず、＠（Ｍ）で示される書き込み命令の命令フェッ
チ、さらには＠（Ｍ＋１）で示される減算命令の命令フ
ェッチが行われる。なお、この分岐命令の実行サイクル
の開始から終了までの間、命令シーケンスの変更信号３
および命令の実行開始信号２が出力される。一方、この
分岐命令の実行サイクルの開始時点でＥＰＣ値１が当該
ロード命令のＰＣ値となり、ストア命令の実行サイクル
が開始されるまでその値が保持される。

【００２３】図４（ａ）は分岐によるパイプラインフラ
ッシュをなくした特殊な分岐が実行された場合について
示したものであり、図５に示す機構によって実現される
ものである。図５において、１１はＰＣであり、１２は
分岐先命令アドレスをこのＰＣ１１に設定するための分
岐先命令アドレスバスである。１３は分岐先命令を指定
する分岐先命令レジスタ、１４は分岐元命令を指定する
分岐元命令レジスタであり、１５はこの分岐元命令レジ
スタ１４の値とＰＣ１１のＰＣ値とを比較する比較器で
ある。１６は分岐が生じない場合にＰＣ値をインクリメ
ントするインクリメンタであり、１７はＰＣ１１より命
令フェッチを行う際の命令のアドレスが出力される命令
アドレスバスである。

【００２４】なお、この図５には図示していないが、こ
こで示す特殊な分岐の実行をイネーブルとするか否かを
指定する制御ビットがプロセッサ・ステータス・ワード
（以下ＰＳＷという）内に備えられているものとする。
この制御ビットが真のときに比較器１５の比較結果が真
であれば、分岐先命令レジスタ１３の値を分岐先命令ア
ドレスバス１２に出力し、ＰＣ１１は現在の命令フェッ
チが完了した後、上記分岐先命令アドレスバス１２の値
を取り込む。すなわち、命令フェッチの段階で実行すべ
き命令のシーケンス変更を行うものである。図４（ａ）
においては、ＥＰＣ値１が＠（Ｎ）の加算命令が分岐元
命令レジスタ１４と一致した場合を示したものである。
特殊な分岐が実行された場合には、対象となった分岐元
命令に特定のフラグをセットしておけば、このフラグを
参照することによってＥＰＣ値１が＠（Ｎ）の加算命令
の実行を開始したときに、命令シーケンスの変更信号３
を出力することができる。

【００２５】図４（ｂ）は割り込みやリセットなど（以
下割り込みという）が生じた場合について示したもので
あり、この場合、当該割り込みは図中にＰＣ値が＠
（Ｎ）で示される加算命令の実行サイクルにおいて検出
されたものとする。割り込みが検出されると、最初の加
算命令に続く＠（Ｎ＋１）および＠（Ｎ＋２）で示され
る加算命令の命令デコードサイクルや命令フェッチサイ
クルは行われず、それらが行われるサイクルにおいてそ
の割り込みのＥＩＴ処理が実行される。したがって、最
初の加算命令の実行サイクルの開始時点でＥＰＣ値１が
当該命令のＰＣ値となり、命令の実行開始信号２が出力
される。なお、上記割り込みのＥＩＴ処理では、ＥＩＴ
要求を検出した次のサイクルでＥＩＴハンドラの先頭番
地（ＥＩＴベクタ）の生成を行い、さらに次のサイクル
でＥＩＴベクタをＰＣにセットする。このＥＩＴベクタ
のＰＣへのセットと同時に命令シーケンスの変更信号３
が出力される。その後、ＰＣにセットされたＥＩＴベク
タによって、＠（Ｍ）の書き込み命令の命令フェッチが
行われる。なお、この書き込み命令の実行サイクルが開
始されるまで、命令の実行開始信号２は出力されず、Ｅ
ＰＣ値１は最初の加算命令のＰＣ値をそのまま保持し続
ける。

【００２６】次に、このような命令の実行開始信号２お
よび命令シーケンスの変更信号３を受けた出力制御部７
の動作について説明する。ここで、図６は、この出力制
御部７の構成例を示したブロック図である。図におい
て、２１は１ビットのレジスタ、２２はこのレジスタ２
１の蓄積信号、２３は論理ゲートであり、論理ゲート２
３の出力はレジスタ２１に蓄えられ、論理ゲート２３は
このレジスタ２１の蓄積信号２２および命令の実行開始
信号２と、命令シーケンスの変更信号３の論理演算結果
をレジスタ２１に入力している。また、２４は比較器で
あり、２５はこの比較器２４によって命令数カウント値
６が比較される所定の比較値、２６はこの比較器２４か
ら出力される一致信号である。２７は命令の実行開始信
号２に同期して、レジスタ２１の蓄積信号２２もしくは
比較器２４の一致信号２６をデバッグ情報出力ストロー
ブ８として出力する論理ゲートである。

【００２７】次に動作について説明する。命令シーケン
スの変更信号３が与えられると論理ゲート２３の出力は
アサートされ、それがレジスタ２１に蓄積されてその蓄
積信号２２は真となる。また、レジスタ２１の蓄積信号
２２が真であれば、命令の実行開始信号２が与えられて
いない状態で論理ゲート２３の出力はアサートされる。
したがって、レジスタ２１の蓄積信号２２は一旦真にな
ると、次のサイクル以降において命令の実行開始信号２
がアサートされるまでその値を保持する。命令の実行開
始信号２がアサートされると、レジスタ２１の蓄積信号
２２は論理ゲート２７よりデバッグ情報出力ストローブ
８として出力される。この命令の実行開始信号２のアサ
ートにより、論理ゲート２３の出力はアサートされなく
なり、レジスタ２１の蓄積信号２２は偽となる。なお、
この状態は、次に命令シーケンスの変更信号３が与えら
れるまで保持される。

【００２８】一方、比較器２４は命令数カウンタ５から
の命令数カウント値６をあらかじめ設定された所定の比
較値２５と比較している。命令数カウント値６が比較値
２５と等しくなると比較器２４は一致信号２６を出力
し、この一致信号２６は論理ゲート２７に送られる。論
理ゲート２７は命令の実行開始信号２がアサートされる
と、その一致信号２６をデバッグ情報出力ストローブ８
として出力する。なお、この処理は命令数カウンタ５の
オーバーフローによってＰＣ値を復元するために必要な
情報が失われることを防ぐものである。したがって、比
較器２４で命令数カウント値６と比較される比較値２５
には、命令数カウンタ５の最大値を設定しておけばよ
い。この実施の形態１では命令数カウンタ５として８ビ
ットカウンタを想定しているので、比較値２５には最大
値２５５が設定されているものとする。このようにする
ことにより、命令数カウンタ５がオーバーフローする直
前にデバッグ情報が出力されるようになるため、比較器
２４の一致信号２６によるデバッグ情報の出力は最少限
に抑えることができ、デバッグ情報格納用のメモリの容
量をより削減することが可能となる。もちろん、これ以
外の値を設定することも可能であり、別途用意したレジ
スタなどの値を参照することにより、比較値２５を変更
可能とすることもできる。

【００２９】次に、命令数カウンタ５、出力制御部７お
よびアドレス生成部９による当該デバッグ情報生成回路
の動作シーケンスを図７に示す。図７（ａ）はＥＰＣ値
１が“Ｎ＋３”である命令が分岐命令であった場合を示
している。この場合には、ＥＰＣ値１が“Ｎ＋３”の命
令が分岐命令であるので、そのとき命令の実行開始信号
２とともに命令シーケンスの変更信号３もアサートされ
る。したがって、その分岐先の命令であるＥＰＣ値１が
“Ｍ”の命令の実行開始とともに、出力制御部７より出
力されるデバッグ情報出力ストローブ８がアサートさ
れ、これによってそのときのＥＰＣ値１と命令数カウン
ト値６によるデバッグ情報が出力される。なお、命令数
カウンタ５は各サイクルにおける命令の実行開始信号２
によってその命令数カウント値６をインクリメントして
おり、このＥＰＣ値１が“Ｍ”の命令の実行が開始され
てデバッグ情報出力ストローブ８がアサートされると、
命令数カウンタ５はリセットされてその命令数カウント
値６が“０”となり、アドレス生成部９より出力される
デバッグ情報書き込みアドレス１０がインクリメントさ
れる。

【００３０】図７（ｂ）はＥＰＣ値１が“Ｍ＋３”であ
る命令が分岐命令であり、かつ分岐先のＥＰＣ値１が
“Ｌ”の命令もまた分岐命令であった場合について示し
ている。この場合、ＥＰＣ値１が“Ｍ＋３”の命令が分
岐命令であるので、命令の実行開始信号２と命令シーケ
ンスの変更信号３がアサートされ、その分岐先の命令で
あるＥＰＣ値１が“Ｌ”の命令の実行開始とともに出力
制御部７より出力されるデバッグ情報出力ストローブ８
がアサートされてデバッグ情報が出力される。この場合
にはさらに、分岐先のＥＰＣ値１が“Ｌ”の命令も分岐
命令であるので、命令の実行開始信号２と命令シーケン
スの変更信号３がアサートされ、その分岐先の命令であ
るＥＰＣ値１が“Ｋ”の命令の実行開始とともにデバッ
グ情報出力ストローブ８が再度アサートされてデバッグ
情報が出力される。このＥＰＣ値１が“Ｌ”である命令
および“Ｋ”である命令の実行が開始されてデバッグ情
報出力ストローブ８がアサートされると、アドレス生成
部９からのデバッグ情報書き込みアドレス１０はインク
リメントされ、命令数カウンタ５からの命令数カウント
値６はリセットされる。したがって、ＥＰＣ値１が
“Ｋ”の命令の実行開始とともに出力されるデバッグ情
報においては、その命令数カウント値６に“０”が出力
される。これはＥＰＣ値１が“Ｌ”の命令と“Ｋ”の命
令の間では何も命令が実行されなかったことを示してい
る。

【００３１】図７（ｃ）はＥＰＣ値１が“Ｋ”の命令を
実行してから、２５５個以上の命令を実行してもその間
になんらシーケンスの変更が無かった場合について示し
ている。この場合、命令数カウンタ５は各サイクル毎に
命令の実行開始信号２にしたがって命令数カウント値６
をインクリメントしており、命令数カウント値６が“２
５５”になると同時に出力制御部７はデバッグ情報出力
ストローブ８をアサートする。このデバッグ情報出力ス
トローブ８のアサートによってデバッグ情報が出力され
るとともに、命令数カウンタ５はリセットされてその命
令数カウント値６が“０”となり、アドレス生成部９よ
り出力されるデバッグ情報書き込みアドレス１０がイン
クリメントされる。

【００３２】次に、このようにしてデバッグ情報生成回
路より出力されたデバッグ情報のメモリへの格納と、メ
モリに格納されたデバッグ情報から実際の命令実行順序
の復元について説明する。

【００３３】図８は図７（ａ）〜（ｃ）に示した動作シ
ーケンスによって生成されたデバッグ情報が書き込まれ
たメモリの様子を示した説明図である。図示のように、
図７（ａ）に示したＥＰＣ値１が“Ｍ”の命令が実行さ
れた時には、命令数カウント値６が“Ｃ＋３”であり、
デバッグ情報書き込みアドレス１０が“ｎ”であるの
で、メモリのアドレス“ｎ”のＥＰＣ値のフィールドに
は“Ｍ”、命令数カウント値のフィールドには“Ｃ＋
３”がそれぞれ格納される。また、図７（ｂ）に示すＥ
ＰＣ値１が“Ｌ”の命令実行時には、命令数カウント値
６が“３”、デバッグ情報書き込みアドレス１０が“ｎ
＋１”、“Ｋ”の命令実行時には命令数カウント値６が
“０”、デバッグ情報書き込みアドレス１０が“ｎ＋
２”であるので、メモリのアドレス“ｎ＋１”のＥＰＣ
値のフィールドには“Ｌ”、命令数カウント値のフィー
ルドには“３”が格納され、アドレス“ｎ＋２”のＥＰ
Ｃ値のフィールドには“Ｋ”、命令数カウント値のフィ
ールドには“０”が格納される。同様にして、図７
（ｃ）に示すＥＰＣ値１が“Ｋ＋２５６”の命令実行時
には、命令数カウント値６が“２５５”、デバッグ情報
書き込みアドレス１０が“ｎ＋３”であるので、メモリ
のアドレス“ｎ＋３”のＥＰＣ値のフィールドには“Ｋ
＋２５６”が、命令数カウント値のフィールドには“２
５５”が格納される。

【００３４】図９はこの図８に示したメモリの格納情報
に基づいて、実行された命令のＰＣ値を復元した結果を
示す説明図である。図示のように、アドレス“ｎ”に格
納されたＥＰＣ値によって実行された命令のＰＣ値
“Ｍ”を復元し、アドレス“ｎ＋１”に格納された命令
数カウント値よりその後に３つの命令が実行されたこと
を知り、実行された命令のＰＣ値“Ｍ＋１”〜“Ｍ＋
３”の復元を行う。次にアドレス“ｎ＋１”に格納され
たＥＰＣ値によって実行された命令のＰＣ値“Ｌ”を復
元し、アドレス“ｎ＋２”に格納された命令数カウント
値よりその後１つの命令も実行されずに命令シーケンス
が変更されたことを知る。次にアドレス“ｎ＋２”に格
納されたＥＰＣ値によって実行された命令のＰＣ値
“Ｋ”を復元し、アドレス“ｎ＋３”に格納された命令
数カウント値よりその後に２５５命令が実行されたこと
を知り、実行された命令のＰＣ値“Ｋ＋１”〜“Ｋ＋２
５５”の復元を行う。このようにして、隣接するアドレ
スに格納されているＥＰＣ値と命令数カウント値に基づ
いて、実行された命令のＰＣ値を実行された順番通りに
復元することが可能となる。

【００３５】以上のように、この実施の形態１によれ
ば、命令シーケンスに変更が生じた場合、および命令数
カウンタ５の命令カウント値６が所定の比較値２５に達
した場合にのみ、ＥＰＣ値１と命令数カウント値６から
なるデバッグ情報を出力するようにしているので、プロ
グラムデバッグのためのトレースデータを圧縮すること
ができ、それを格納するためのメモリを削減することが
可能となる。例えば、ＰＣのビットサイズが３２ビット
で、命令数カウンタ５が８ビットの場合を想定すると、
命令実行の度にＥＰＣ値１を記録するような従来の方式
によると、１０００命令の実行履歴を記録するためには
３２０００ビットのメモリ容量を必要とする。しかしな
がら、この実施の形態１によるデバッグ情報生成回路を
用いれば、２命令に１回ずつの分岐実行を仮定したとし
ても、４０ビットのデバッグ情報を５００回格納するだ
けであり、２００００ビットのメモリ容量で事足りる。
分岐実行が１０回に１回の割合であれば、わずかに４０
００ビットの容量しか必要とせず、その効果は容易に理
解できる。

【００３６】また、命令数カウンタ５のオーバーフロー
によってＰＣ値復元のための情報が失われることを防止
することもでき、さらに、頻繁に分岐が発生するような
プログラムしか実行しない場合には、命令数カウンタ５
のビット幅を小さくすることにより、さらにメモリ使用
量を小さくすることも可能である。

【００３７】実施の形態２．上記実施の形態１において
は、プログラムのデバッグを行う際に、実行した命令と
その実行順序を復元するためのＰＣ値トレース用のデバ
ッグ情報を生成して出力するデバッグ情報生成回路につ
いて説明したが、この実施の形態２においては、そのよ
うなデバッグ情報生成回路を用いた情報処理装置につい
て説明する。

【００３８】ここで、図８に示したようなメモリに格納
されたデータを如何にして読み出すかということに関し
て、この情報処理装置のシステム全体を管理するホスト
コンピュータにその任を負わせるという方法が考えられ
る。これについては図示しないが、デバッグ情報を出力
するマイクロプロセッサなどによるデバッグ情報生成回
路と、デバッグ情報を格納するためのメモリ装置（以下
デバッグ情報メモリという）の間にバス分離装置を挿入
しておき、これをホストコンピュータで制御すれば容易
に実現できる。しかしながら、情報処理装置自身のＣＰ
Ｕが自らのデバッグ情報を読み出して処理を行うか、ま
たは別のメモリ装置に値を転送することができればより
容易なシステム構成が可能となる。

【００３９】図１０はそのような処理を実現するための
情報処理装置の構成を示したブロック図であり、同一部
分には図１と同一符号を付してその説明を省略する。図
において、１０１は図１にその構成を示したデバッグ情
報生成回路であり、１０２はデバッグを行うべきプログ
ラムが実行されるＣＰＵ、１０３はデバッグ情報生成回
路１０１からのデバッグ情報の出力を抑止する機能と、
このデバッグ情報の出力と当該情報処理装置自身に与え
られる命令の実行によって引き起こされる記憶手段の読
み出しの切り替えを行う機能とを備え、デバッグ情報の
出力が抑止されている期間のみ、当該情報処理装置自身
に与えられる命令の実行によって引き起こされる記憶手
段へのアクセスを受け入れる制御切替手段としてのバス
インタフェースである。また、１０４はデバッグ情報を
格納するための前記記憶手段としてのデバッグ情報メモ
リであり、１０５は通常のプログラム処理で用いられる
ユーザーが使用可能な外部メモリである。

【００４０】１０６は図１に示される命令の実行開始信
号２と命令シーケンスの変更信号３を統合して示した、
ＣＰＵ１０２からデバッグ情報生成回路１０１に送られ
る制御信号である。１０７はＣＰＵ１０２からバスイン
タフェース１０３に出力される、デバッグ情報の出力を
行うか否かを示すデバッグ出力制御信号であり、ＰＳＷ
等の制御ビットの値を出力したものである。１０８はデ
バッグ情報生成回路１０１からバスインタフェース１０
３に送られる、図１に示されたＥＰＣ値１と命令数カウ
ント値６とによって生成されるデバッグ情報である。１
０９はＣＰＵ１０２がデバッグ情報メモリ１０４にアク
セスを行う際のアドレスバスであり、１１０は同じくＣ
ＰＵ１０２がデバッグ情報メモリ１０４にアクセスを行
う際のデータバスである。

【００４１】１１１はバスインタフェース１０３とデバ
ッグ情報メモリ１０４との間のデバッグ情報データバ
ス、１１２は同じくデバッグ情報アドレスバスであり、
１１３はデバッグ情報メモリ１０４へのデバッグ情報書
き込みストローブ、１１４はデバッグ情報メモリ１０４
への出力許可信号である。１１５はバスインタフェース
１０３と外部メモリ１０５との間の外部メモリデータバ
ス、１１６は同じく外部メモリアドレスバスであり、１
１７は外部メモリ１０５への書き込みストローブ、１１
８は外部メモリ１０５への出力許可信号である。なお、
ＣＰＵ１０２とバスインタフェース１０３との間、およ
び外部メモリ１０５へのアクセス用の制御信号について
は、この実施の形態２の説明とは直接関係がないのでこ
こではその説明を省略する。

【００４２】次に動作について説明する。なお、ここで
は、制御切替手段としてのバスインタフェース１０３の
動作について、デバッグ情報メモリ１０４の制御に的を
絞って説明する。

【００４３】ＣＰＵ１０２からバスインタフェース１０
３へ送られるデバッグ出力制御信号１０７が真である場
合には、バスインタフェース１０３はデバッグ情報生成
回路１０１からのデバッグ情報１０８をデバッグ情報デ
ータバス１１１に、デバッグ情報書き込みアドレス１０
をデバッグ情報アドレスバス１１２に、デバッグ情報出
力ストローブ８をデバッグ情報書き込みストローブ１１
３にそれぞれ出力する。これによって、デバッグ情報生
成回路１０１より出力されたデバッグ情報１０８が、デ
バッグ情報メモリ１０４の当該デバッグ情報生成回路１
０１の出力するデバッグ情報書き込みアドレス１０で指
定されるアドレスに格納される。なお、この時にはデバ
ッグ情報メモリ１０４への出力許可信号１１４は偽であ
り、ＣＰＵ１０２によるデバッグ情報メモリ１０４から
のデバッグ情報の読み出しは行われない。

【００４４】一方、デバッグ出力制御信号１０７が偽で
あれば、バスインタフェース１０３はデバッグ情報メモ
リ１０４への出力許可信号１１４を真、デバッグ情報書
き込みストローブ１１３を偽とする。その時、ＣＰＵ１
０２からアドレスバス１０９に与えられたアドレスがデ
バッグ情報アドレスバス１１２に出力されると、デバッ
グ情報データバス１１１にはこのデバッグ情報アドレス
バス１１２によって指定されたアドレスに格納されてい
たデバッグ情報がデバッグ情報メモリ１０４より読み出
されて出力される。すなわち、この状態において、デバ
ッグ情報メモリ１０４はＣＰＵ１０２によりアクセスさ
れる読み出し専用メモリとして動作する。ここでは、Ｃ
ＰＵ１０２のアクセスとしてのデバッグ情報メモリ１０
４への書き込みはサポートしないものとする。また、デ
バッグ出力制御信号１０７が真の場合にＣＰＵ１０２が
デバッグ情報メモリ１０４のアクセスを要求した場合、
この要求は無視される。

【００４５】この図１０に示した実施の形態２による情
報処理装置のアドレスマップを図１１に示しておく。図
示の例では、論理アドレス“００００ ００００”以下
に内部メモリ空間が、論理アドレス“０１００ ０００
０”以下に外部メモリ１０５に相当する外部メモリ空間
が割り当てられてユーザに開放されている。また論理ア
ドレス“８０００ ００００”以下はＩＯ空間に割り当
てられ、論理アドレス“８１００ ００００”以下はシ
ステムに予約され、論理アドレス“ＦＦ００００００”
以下はデバッグ情報メモリ１０４に相当するデバッグ情
報メモリ空間に割り当てられて、システム予約空間とな
っている。図１に示したデバッグ情報生成回路の命令数
カウンタ５、アドレス生成部９をそのＩＯ空間に配置し
ておき、これを読み書きできるようにしておけば、デバ
ッグ情報１０８の解析が容易となる。なお、このような
処理は極めて常識的なことなので、ここではそれについ
ての説明は特には行わない。

【００４６】ここで、デバッグ情報１０８はシーケンス
変更があった場合にのみデバッグ情報生成回路１０１よ
り出力されるということは、何サイクルにもわたって連
続してデバッグ情報１０８が出力されることが無いとい
うことを意味している。この場合には、図４（ａ）に示
したＰＣ値が＠（Ｎ）の命令が別の分岐命令によって呼
び出された命令であった場合にのみ、デバッグ情報生成
回路１０１からは２サイクル連続してデバッグ情報１０
８が出力される。なお、ＰＣ値が＠（Ｍ）の命令がさら
に分岐命令であったとしても、分岐先命令の実行は２サ
イクル以上後のことになる。すなわち、デバッグ情報１
０８の出力は、最大の頻度でも２サイクル連続であり、
またその後には必ず２サイクル以上出力されない期間が
存在することになる。したがって、わずかに２エントリ
を備えたキューを準備すれば、命令実行の２分の１の速
度でデバッグ情報１０８を出力することが可能となる。
このようにすれば、デバッグ情報１０８を格納するため
のメモリ装置がより低速のものでも事足りるようになる
ため、さらに安価なシステムを構築することが可能とな
る。

【００４７】

【発明の効果】以上のように、請求項１記載の発明によ
れば、実行された命令のＰＣ値が直前の命令のＰＣ値と
連続していない場合に、命令数カウント値とそのときの
命令のＥＰＣ値とからなるデバッグ情報を生成して出力
するように構成したので、プログラムデバッグのために
新しく命令の実行が開始される都度そのＥＰＣ値をメモ
リに格納しておく必要がなくなって、プログラムデバッ
グのためのトレースデータを圧縮することが可能とな
り、それらを格納しておくためのメモリの容量を削減す
ることができる効果がある。

【００４８】請求項２記載の発明によれば、命令数カウ
ント値が所定の比較値になった場合にもデバッグ情報を
出力するように構成したので、分岐などによる命令シー
ケンスの変更があまりないようなプログラムをデバッグ
する場合でも、命令カウンタがオーバーフローして、正
確なトレースデータが復元できなくなるようなことが防
止できる効果がある。

【００４９】請求項３記載の発明によれば、命令数カウ
ント値が比較される所定の比較値として、命令数カウン
タのとり得る最大値を用いるように構成したので、分岐
などによる命令シーケンスの変更があまりないようなプ
ログラムをデバッグする場合に、命令数カウンタがオー
バーフローする直前にデバッグ情報が出力されるように
なり、比較器の一致出力によるデバッグ情報の出力を最
少限に抑えることができる効果がある。

【００５０】請求項４記載の発明によれば、デバッグ情
報生成回路からデバッグ情報の出力が抑止されている期
間のみ、当該情報処理装置自身に与えられる命令の実行
によって引き起こされる記憶手段へのアクセスを受け入
れるように構成したので、情報処理装置自身が出力した
デバッグ情報に対して、自らがアクセスすることができ
る効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるデバッグ情報
生成回路を示すブロック図である。

【図２】 この発明の実施の形態１が適用されるパイプ
ライン形情報処理装置の動作を示すタイミングチャート
である。

【図３】 この発明の実施の形態１が適用されるパイプ
ライン形情報処理装置の動作を示すタイミングチャート
である。

【図４】 この発明の実施の形態１が適用されるパイプ
ライン形情報処理装置の動作を示すタイミングチャート
である。

【図５】 この発明の実施の形態１が適用されるパイプ
ライン形情報処理装置における特殊な分岐処理機構につ
いて示したブロック図である。

【図６】 この発明の実施の形態１における出力制御部
の構成を示すブロック図である。

【図７】 この発明の実施の形態１におけるデバッグ情
報生成回路の動作を示すタイミングチャートである。

【図８】 この発明の実施の形態１におけるデバッグ情
報のメモリへの格納の様子を示す説明図である。

【図９】 この発明の実施の形態１におけるメモリの内
容から実際の命令実行順序の復元を示す説明図である。

【図１０】 この発明の実施の形態２による情報処理装
置を示すブロック図である。

【図１１】 この発明の実施の形態２におけるアドレス
マップを示す説明図である。

【符号の説明】

５ 命令数カウンタ、６ 命令数カウント値、７ 出力
制御部、２４ 比較器、２５ 比較値、１０１ デバッ
グ情報生成回路、１０３ バスインタフェース（制御切
替手段）、１０４ デバッグ情報メモリ（記憶手段）、
１０８ デバッグ情報。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 実行された命令の数を計数する命令数カ
   ウンタと、 ある時刻に実行された命令がその直前に実行された命令
   のプログラムカウンタ値をインクリメントすることによ
   って呼び出されたものではなかった場合に、前記ある時
   刻に実行された命令のプログラムカウンタ値と前記命令
   数カウンタによる命令数カウント値からなるデバッグ情
   報の出力を制御し、当該デバッグ情報が出力された後に
   前記命令数カウンタを初期化する出力制御部とを備えた
   デバッグ情報生成回路。
2. 【請求項２】 出力制御部が、命令数カウンタによる命
   令数カウント値を所定の比較値と比較する比較器を有
   し、 前記比較器の比較結果が真である場合にもデバッグ情報
   の出力を制御して、当該デバッグ情報が出力された後に
   前記命令数カウンタを初期化するものであることを特徴
   とする請求項１記載のデバッグ情報生成回路。
3. 【請求項３】 比較器にて命令数カウンタによる命令数
   カウント値と比較される所定の比較値として、前記命令
   数カウンタのとり得る最大値を設定したことを特徴とす
   る請求項２記載のデバッグ情報生成回路。
4. 【請求項４】 請求項１から請求項３のうちのいずれか
   １項記載のデバッグ情報生成回路を備えた情報処理装置
   において、 前記デバッグ情報生成回路からデバッグ情報が格納され
   る記憶手段への前記デバッグ情報の出力を抑止する機
   能、 および前記デバッグ情報の前記記憶手段への出力と、当
   該情報処理装置自身に与えられる命令の実行によって引
   き起こされる前記記憶手段の読み出しの切り替えを行う
   機能を備えて、 前記デバッグ情報の出力が抑止されている期間にのみ、
   当該情報処理装置自身に与えられる命令の実行によって
   引き起こされる前記記憶手段へのアクセスを受け入れる
   制御切替手段を備えたことを特徴とする情報処理装置。