JP2904172B2

JP2904172B2 - 論理回路シミュレータ

Info

Publication number: JP2904172B2
Application number: JP8354365A
Authority: JP
Inventors: 淳一郎南谷
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-12-19
Filing date: 1996-12-19
Publication date: 1999-06-14
Anticipated expiration: 2016-12-19
Also published as: JPH10187790A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路シミュレ
ータに関し、論理検証等に用いて好適な２つのシミュレ
ーション結果同士の自動照合技術に関する。

【０００２】

【従来の技術】論理回路シミュレータにおける２つのシ
ミュレーション結果同士の照合する方法に関する、従来
の技術を、図２に示す。

【０００３】図２を参照して、シミュレーション実行対
象である回路情報２０１と、テストパタン２０２とを入
力し、シミュレーション２０３を実行する。

【０００４】次に、シミュレーション結果２０５と予め
作成された期待値パタン２０４と、を比較手段２０６に
て比較し、その結果２０７を出力する。その際、期待値
パタン２０４は、別のシミュレーションでの出力結果で
あることが多い。

【０００５】従来の技術において、２つのシミュレーシ
ョン結果同士を比較する方法について、具体的な回路例
を参照して説明する。

【０００６】図３は、簡単なＣＰＵの構成の一例を示す
図である。

【０００７】このＣＰＵは、デコーダ・シーケンサ３０
１と、命令レジスタ（ＩＲ）３０２と、インクリメンタ
（ＩＮＣ）３０３と、プログラムカウンタ（ＰＣ）３０
４と、Ａレジスタ３０５、Ｂレジスタ３０６と、ＣＰＵ
内データバス３０７と、ＡＬＵ（算術論理演算装置）３
０８と、Ｔ０レジスタ３０９と、Ｔ１レジスタ３１０
と、ＡＬＵ出力バッファ３１１と、ＴＡレジスタ３１２
と、アドレス出力セレクタ３１３と、データバスバッフ
ァ３１４と、定数０（ゼロ）出力バッファ３１５と、を
備えて構成される。

【０００８】デコーダ・シーケンサ３０１の詳細を図１
２に示す。

【０００９】デコーダ・シーケンサ３０１は、クロック
に同期したラッチ１２０１と、デコード結果から、制御
信号と次ステートを生成するデコード回路１２０２と、
からなる。デコード回路１２０２の出力により、ＣＰＵ
内のすべての回路の動作を制御する。

【００１０】デコーダ・シーケンサ３０１の動作の詳細
を図４〜図１１のフローチャートに示す。フローチャー
トにおいて、１つの処理は１クロックで実行される。な
お、図４〜図１１のフローチャートは後に説明する。

【００１１】再び、図３を参照して、命令レジスタ（Ｉ
Ｒ）３０２は、８ビットのレジスタであり、ＷＲ＿ＩＲ
信号が“１”の時に、データバス３０７からデータを読
み込む。

【００１２】インクリメンタ（ＩＮＣ）３０３は、１６
ビットの１加算器であり、ＰＣ３０４の出力に「１」を
加算した結果を出力する。

【００１３】プログラムカウンタ（ＰＣ）３０４は、１
６ビットのレジスタであり、上位８ビットと下位８ビッ
ト毎にデータバス３０７との間でデータを読み書きす
る。ＩＮＣ＿ＰＣ信号が“１”の時に、ＩＮＣ３０３の
出力を読み込み、ＰＣＨ＿ＷＲ信号が“１”のときにデ
ータバス３０７からのデータをＰＣ３０４の上位８ビッ
トに読み込み、ＰＣＬ＿ＷＲ信号が“１”の時にデータ
バス３０７からデータをＰＣ３０４の下位８ビットに読
み込む。

【００１４】また、ＰＣＬ＿ＲＤ信号が“１”の時にＰ
Ｃ３０４の下位８ビットをデータバス３０７に出力し、
ＰＣＨ＿ＲＤ信号が“１”の時にＰＣ３０４の上位８ビ
ットをデータバス３０７に出力する。

【００１５】Ａレジスタ３０５は、８ビットのレジスタ
であり、ＲＤ＿Ａ信号が“１”の時にデータバス３０７
に出力し、ＷＲ＿Ａ信号が“１”の時にデータバス３０
７からデータを読み込む。

【００１６】Ｂレジスタ３０６は、８ビットのレジスタ
であり、ＲＤ＿Ｂ信号が“１”の時にデータバス３０７
に出力し、ＷＲ＿Ｂ信号が“１”の時にデータバス３０
７からデータを読み込む。

【００１７】ＡＬＵ３０８は、Ｔ０レジスタ３０９とＴ
１レジスタ３１０の内容を加算する。ＡＬＵ３０８の出
力は、ＡＬＵ＿ＯＵＴ信号が“１”の時にＡＬＵ出力バ
ッファ３１１を介して、データバス３０７に出力され
る。

【００１８】Ｔ０レジスタ３０９は、８ビットのレジス
タで、ＷＲ＿Ｔ０信号が“１”の時にデータバス３０７
からデータを読み込み、ＲＤ＿Ｔ０信号が“１”の時に
データバス３０７に出力する。

【００１９】Ｔ１レジスタ３１０は、８ビットのレジス
タで、ＷＲ＿Ｔ１信号が“１”の時にデータバス３０７
からデータを読み込む。

【００２０】ＴＡレジスタ３１２は、１６ビットのレジ
スタで、上位８ビットと下位８ビット毎にデータバス３
０７との間でデータを読み書きする。

【００２１】ＴＡＨ＿ＷＲ信号が“１”の時にデータバ
ス３０７から上位８ビットに書き込み、ＴＡＬ＿ＷＲ信
号が“１”の時にデータバス３０７から下位８ビットに
書き込む。ＴＡＨ＿ＲＤ信号が“１”の時に上位８ビッ
トをデータバス３０７に出力し、ＴＡＬ＿ＲＤ信号が
“１”の時に下位８ビットをデータバス３０７に出力す
る。

【００２２】アドレスセレクタ３１３は、１６ビットの
レジスタで、ＳＥＬ＿ＰＣ信号が１かつＷＲ＿ＡＤ信号
が“１”の時にＰＣ３０４の出力を読み込み、ＳＥＬ＿
ＰＣ信号が０かつＷＲ＿ＡＤ信号の時にＴＡレジスタ３
１２の出力を読み込む。

【００２３】データバスバッファ３１４は、外部データ
バスとＣＰＵ内データバス３０７との間で８ビットのデ
ータを入出力する。ＤＢ＿ＩＮ信号が“１”の時に、外
部データバスからデータを入力しデータバス３０７に出
力し、ＤＢ＿ＯＵＴ信号が“１”の時にデータバス３０
７からデータを入力し外部データバスに出力する。

【００２４】ＲＤ信号とＷＲ信号とアドレス・バスと外
部データバスは、ＣＰＵの外部に接続されたメモリとの
間でデータを読み書きするのに使用される信号である。

【００２５】図１４に、ＣＰＵが解釈実行する命令の一
例を示す。「ＬＤＡＭｅｍｏｒｙ」は、命令コード
「００」に続く第２、３バイトが示すアドレスから読み
込んだデータをＡレジスタに書き込む。

【００２６】「ＳＴＡＭｅｍｏｒｙ」は、Ａレジスタ
の内容を命令コード「０１」に続く第２、３バイトが示
すアドレスに書き込む。

【００２７】「ＬＤＢＭｅｍｏｒｙ」は、命令語「０
０」に続く第２、３バイトが示すアドレスから読み込ん
だデータをＢレジスタに書き込む。

【００２８】「ＳＴＢＭｅｍｏｒｙ」は、Ｂレジスタ
の内容を命令語「０２」に続く第２、３バイトが示すア
ドレスに書き込む。

【００２９】「ＡＤＤＡ，Ｂ」は、ＡレジスタとＢレ
ジスタとの内容を加算し、結果をＡレジスタに書き込
む。

【００３０】図１５は、ＣＰＵに接続されたメモリに格
納されたプログラムの内容の一例を示す図である。図１
５を参照して、アドレス「００００」〜「０００２」
（ＨＥＸ表示）には、ロード命令「ＬＤＡ１０００」
が、アドレス「０００３」〜「０００５」（ＨＥＸ表
示）には、ロード命令「ＬＤＢ１００１」が、アドレ
ス「０００６」には加算命令「ＡＤＤＡ，Ｂ」が、ア
ドレス「０００７」には、ストア命令「ＳＴＡ１００
２」が格納されている。すなわちアドレス１０００と１
００１に格納されたデータ（０３、０４）をＡレジス
タ、Ｂレジスタにロードし、ＡレジスタとＢレジスタを
加算した結果をＡレジスタに書込み、Ａレジスタの内容
をアドレス１００２にストアする、というものである。

【００３１】ＣＰＵが、図１５に示すプログラムを実行
した結果を、図２０〜図２４のタイミングチャートに示
す。

【００３２】タイミングチャート内の「デコーダ・シー
ケンサの状態」の番号は、図４〜図１１のフローチャー
ト内のステップの番号に対応する。

【００３３】図２０を参照して、最初にＣＰＵはリセッ
トされ、図４のステップ４０１からスタートする。

【００３４】次のクロックで、図４のステップ４０２に
進み、デコーダ・シーケンサ３０１の全ての出力を
「０」にする。

【００３５】次のクロックで、図４のステップ４０３に
進み、プログラムカウンタ（ＰＣ）３０４の内容を「０
０００」（ヘキサデシマル表示）に初期設定する。

【００３６】次のクロックで、図４のステップ４０４に
進み、プログラムカウンタ（ＰＣ）の初期値設定を解除
する。

【００３７】次のクロックで、図４のステップ４０５に
進み、コードフェッチを実行する。

【００３８】コードフェッチの手順は、図５に流れ図と
して示されている。またそのタイミングチャートを図２
１に示す。

【００３９】ステップ５０１で、ＳＥＬ＿ＰＣ信号とＷ
Ｒ＿ＡＤ信号を“１”とし、プログラムカウンタ（Ｐ
Ｃ）３０４の内容をアドレスバスに出力する。

【００４０】次のクロックで、ステップ５０２に進み、
アドレスバスに出力した内容を保持する（ＷＤ＿ＡＤ←
“０”）。

【００４１】次のクロックで、ステップ５０３に進み、
ＲＤ信号を“１”に設定する（ＲＤ←“１”）。

【００４２】次のクロックで、ステップ５０４に進み、
データバスバッファを介して読み込んだデータを命令レ
ジスタ（ＩＲ）３０２に書き込む（ＩＲ＿ＲＷ←
“１”）とともに、プログラムカウンタ（ＰＣ）３０４
のインクリメントを指示する（ＩＮＣ＿ＰＣ←
“１”）。

【００４３】以上の動作で、メモリアドレス「０００
０」の内容をプログラムとして、命令レジスタ（ＩＲ）
３０２に読み込むことができる。

【００４４】次のクロックでステップ４０６に進み、命
令レジスタ（ＩＲ）３０２の内容をデコードし、命令レ
ジスタ（ＩＲ）３０２の内容により各命令毎（ＬＤＡ命
令、ＬＤＢ命令、ＳＴＡ命令等）に分岐する。

【００４５】以下、同様に実行し、メモリアドレス「１
０００」の内容と「１００１」の内容を加算した結果
を、メモリアドレス１００２に書き込む。図６はＬＤＡ
命令、ＬＤＢ命令の処理を流れ図で示したものであり、
図７はＳＴＡ命令、図８はＡＤＤ命令の処理手順を示し
た流れ図である。図９は、図６、図７のオペランドリー
ドの処理の流れ図、図１０は、ＬＤＡ命令、ＬＤＢ命令
におけるデータリード処理、図１１は、ＳＴＡ命令のデ
ータライト処理の流れ図である。

【００４６】例えば、図６を参照して、ＬＤＡ命令は、
オペランドをリードし（ステップ６０１）、次にデータ
をリードする（ステップ６０２）。このデータリード処
理では、図１０に示すように、リードデータはＴ０レジ
スタ３０９にセットされる。次にＡレジスタ３０５の書
き込み信号ＷＲ＿Ａを“１”、Ｔ０レジスタ３０９の読
み出し信号ＲＤ＿Ｔ０を“１”として（ステップ６０
３）、Ｔ０レジスタ３０９の内容をＡレジスタ３０５に
書き込み、その後、信号ＷＲ＿Ａ、ＲＤ＿Ｔ０を“０”
とする（ステップ６０４）。

【００４７】また、図７を参照して、ＳＴＡ命令では、
まずオペランドをリードし（ステップ７０１）、Ａレジ
スタ３０５の読み出し信号ＲＤ＿Ａを“１”とし、Ｔ０
レジスタ３０９の書き込み信号ＷＲ＿Ｔ０を“１”とし
（ステップ７０２）、ＷＲ＿Ｔ０、ＲＤ＿Ａを“０”と
した後、データライト処理（ステップ７０４）を行う。
このデータライト処理では、図１１に示すようにアドレ
スを出力し、Ｔ０レジスタ３０９の内容（データ）をバ
ッファ３１４から出力する。

【００４８】そして、図８を参照すると、ＡＤＤ命令
は、Ａレジスタ３０５の読み出し信号ＲＤ＿Ａを“１”
とし、Ｔ０レジスタ３０９の書き込み信号ＷＲ＿Ｔ０を
“１”とし（ステップ８０１）、次にＢレジスタ３０６
の読み出し信号ＲＤ＿Ｂを“１”とし、Ｔ１レジスタ３
１０の書き込み信号ＲＷ＿Ｔ１を“１”とし（ステップ
８０３）、ＡＬＵ３０８の機能を選択する信号ＡＬＵ＿
ＦＮを“ＡＤＤ”（加算）に設定し、ＡＬＵ３０８の出
力結果を取り込む出力バッファ３１１の制御信号ＡＬＵ
＿ＯＵＴを“１”とし、出力バッファ３１１の出力はＡ
レジスタ３０５に書き込まれる（信号ＷＲ＿Ａを
“１”）（ステップ８０５）。例えば、図２３には、Ａ
レジスタ３０５の内容が“３”、Ｂレジスタ３０６の内
容が“４”の時のＡＤＤ命令実行時のタイミングチャー
トが示されている。

【００４９】これらの命令の実行の様子を、図２０〜図
２４のタイミングチャートに示す。

【００５０】論理回路シミュレーションを実行すると、
これらのタイミングチャートと同様の結果を得ることが
できる。

【００５１】図１６から図１９は、このＣＰＵのデコー
ダ・シーケンサ３０１の動作の一部を変更したフローチ
ャートである。

【００５２】このデコーダ・シーケンサ３０１の変更の
結果、メモリアクセスに必要なクロック数が２クロック
になっており、前述のＣＰＵとはソフトウェア互換を保
ちつつ、より高速にプログラムを実行することができ
る。

【００５３】図２５から図２９は、一部変更したＣＰＵ
で同一のプログラムを実行した結果のタイミングチャー
トである。

【００５４】プログラムの実行結果は、前述したＣＰＵ
の場合と全く同一ながら、実行に要するクロック数が異
なるので、同一時刻に全く同一の動作をしておらず、こ
れら２つの実行結果を比較するのに単純比較をすること
ができない。

【００５５】

【発明が解決しようとする課題】以上説明したように、
従来の技術の論理回路のシミュレーションにおいては、
ソフトウェア互換のある２つのＣＰＵ間において、プロ
グラムの実行結果が同一であるか否かを照合すること
が、できない、という問題点を有している。

【００５６】その理由は、上記従来技術においては、シ
ミュレーション結果と、時刻と信号値を記述してある期
待値パタンと、を直接比較していたため、完全に１対１
に対応していなければ、同一動作と判定することができ
ない、ことによる。

【００５７】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、従来の論理回路シ
ミュレータがチェックできなかった、ソフトウェア互換
性のある２つのＣＰＵ間でプログラムの実行結果の照合
を自動的に行い、且つ従来人手に頼っていたチェック作
業を効率化する、照合方法を提供することにある。

【００５８】

【課題を解決するための手段】前記目的を達成するた
め、本発明の論理回路シミュレータは、互いに内容の異
なる２つの論理回路シミュレーションを実行する手段
と、前記２つの論理回路シミュレーション結果の中か
ら、予め定めた所定の信号値の組み合わせの条件を満足
する時刻を検索する手段と、前記検索された時刻におけ
る、前記２つの論理回路シミュレーション結果からシミ
ュレーション対象の論理回路に含まれる所定の記憶素子
の状態値を抽出する手段と、前記２つの論理シミュレー
ション結果の前記各検索時刻における前記記憶素子の状
態値を比較する手段と、前記比較結果を出力する手段
と、を備えたことを特徴とする。

【００５９】本発明の概要を以下に説明する。本発明に
おいては、内容の異なる２つの論理回路シミュレーショ
ンを実行する手段（図１の１０５、１０６）と、２つの
論理回路シミュレーション結果（図１の１０７、１０
８）の中から特定の信号値の組み合わせの条件を満足す
る時刻を検索する比較タイミング検出手段（図１の１０
９、１１０）と、検索した時刻において２つの論理回路
シミュレーション結果に含まれる記憶素子の論理値を出
力する手段（図１の１１１、１１２）と、２つの検索時
刻における記憶素子の論理値を比較する手段（図１の１
１３）と、比較結果を出力する手段（図１の１１４）
と、を備えて構成される。

【００６０】本発明においては、ソフトウェア互換性の
ある２つの異なるＣＰＵが同一のプログラムを実行する
シミュレーションの結果の中から、それぞれの命令実行
の区切りのタイミングを検索し、そのタイミングでのＣ
ＰＵ内のフリップフロップ等の記憶素子の状態を出力す
る。それらの記憶素子の状態を比較することにより、２
つの異なるＣＰＵのプログラムの実行結果が同一である
か否かをチェックすることができる。

【００６１】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。図１は、本発明の実施の形態の構成をブロ
ック図にて示したものである。

【００６２】図１を参照して、本発明の実施の形態にお
いては、回路情報１とテストパタン１は、第１のシミュ
レーションの入力データであり、シミュレーションを実
行し、結果１を生成する。回路情報２とテストパタン２
は、第２のシミュレーションの入力データであり、シミ
ュレーションを実行し、結果２を生成する。

【００６３】比較タイミング検出手段１０９により、結
果１の中から特定の信号値の組み合わせを検索条件とし
て検索し、検索条件に一致した時刻において、結果１の
中からフリップフロップ等の記憶素子の状態を出力す
る。検索の具体的な方法については、図１３のフローチ
ャートに示されている。なお、この検索方法については
後述する。

【００６４】同様にして、回路情報２とテストパタン２
でシミュレーションを行い、結果２の中から、検索条件
に従って検索し、記憶素子の状態を出力する。なお、結
果１と結果２の検索において、両者の検索条件は、同一
である必要はない。

【００６５】次に、比較手段１１３により、両者の結果
が同一であるかどうかを比較する。この比較において、
時刻は重要な意味をもたず、信号の変化の順序関係のみ
が比較の対象になる。

【００６６】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。本実施例において、被シミュレーシ
ョン対象のＣＰＵは、図３を参照して説明したＣＰＵと
同様とし、ここでは、その構成等の詳細な説明は省略す
る。

【００６７】図２０〜図２４のタイミングチャートは、
第１のシミュレーションの結果１、図２５〜図２９のタ
イミングチャートは第２のシミュレーションの結果２で
ある。

【００６８】次に、シミュレーション結果の検索を行
う。検索の条件は、下記の通りとする。

【００６９】ＷＲ＿ＩＲ信号＝“１”

【００７０】この条件は、結果１と結果２の検索で共通
である。

【００７１】まず、結果１の検索について説明する。

【００７２】図１３を参照して、ステップ１３０１で
は、任意の信号の変化する時刻を見つける。最初は、時
刻１から検索を始める。

【００７３】結果１において、最初に時刻４０４におい
てＰＣ（プログラムカウンタ）３０４が変化する（図２
０参照）。

【００７４】ステップ１３０３で検索条件と比較し、Ｗ
Ｒ＿ＩＲ信号は“０”であるため、条件を満足しないこ
とを判断する。

【００７５】次に、ステップ１３０１に進み、次に任意
の信号が変化するタイミングを検索する。

【００７６】図２０を参照して、次に任意の信号が変化
するタイミング時刻６である（アドレス信号が変化）。

【００７７】ステップ１３０３に進み、検索条件（ＷＲ
＿ＩＲ信号＝“１”）を満足しないことが判定され、再
びステップ１３０１に戻る。

【００７８】同様にして、検索を継続し、その結果、図
２１を参照して、時刻１１で、ＷＲ＿ＩＲ信号が条件
（ＷＲ＿ＩＲ＝“１”）を満足することが検出される。

【００７９】次に、ステップ１３０４に進み、記憶素子
の状態を出力する。

【００８０】この時のアドレスバスの値は「００００」
（ヘキサデシマル表示）、データバスの値は「００」
（ヘキサデシマル表示）、命令レジスタ（ＩＲ）３０２
の内容は不定（ＸＸ）、Ａレジスタ３０５の内容は不定
（ＸＸ）、プログラムカウンタ（ＰＣ）３０４の内容は
「００００」（ヘキサデシマル表示）である。

【００８１】同様にして、シミュレーションの最後まで
繰り返し、検索条件に一致した時刻の記憶素子の状態値
を出力した例が、図３０である。図３０を参照すると、
ＷＲ＿ＩＲ信号＝“１”の検索条件を満たす各時刻点
「１１」、「３３」、「５５」、「６７」、「９０」に
おける、アドレスバス、データバスの値、ＲＤ、ＷＲ信
号、命令レジスタ（ＩＲ）、Ａレジスタ３０５、Ｂレジ
スタ３０６、Ｔ０レジスタ３０９、Ｔ１レジスタ３１
０、ＰＣ（プログラムカウンタ）３０４、ＴＡレジスタ
３１２の状態値が出力される。

【００８２】同様に、シミュレーション結果２（図２５
〜図２９のタイミングチャート）に適用した結果の例
が、図３１である。

【００８３】これら２つの検索結果は、絶対時刻が異な
る点を除けば、状態値と、変化の順序が一致している。

【００８４】このように、本実施例によれば、状態値の
変化の順序を比較することにより、２つのＣＰＵのシミ
ュレーション結果が、ソフトウェア的に同一であること
を、確認することができる。

【００８５】

【発明の効果】以上説明したように、本発明によれば、
従来、論理回路シミュレータでチェック不可能とされて
いた、ソフトウェア互換性のある２つのＣＰＵ間でのプ
ログラムの実行結果の自動照合を可能とし、且つ従来方
式においては人手作業でチェックせざるを得なかった照
合作業を自動化するという、効果を奏する。

【００８６】その理由は、本発明によれば、２つの異な
るシミュレータ結果から命令の区切りを検索し、その時
刻の記憶素子の状態を比較することにより、ソフトウェ
ア互換性はあるが実行タイミングの異なるＣＰＵ間の照
合を行えるからである。

【図面の簡単な説明】

【図１】本発明の一実施例の処理を示す図である。

【図２】従来技術の処理を示す図である。

【図３】本発明の実施例及び従来技術を説明するために
用いられるＣＰＵの構成を示す図である。

【図４】ＣＰＵ内のデコーダ・シーケンサの動作を記述
したフローチャートである。

【図５】ＣＰＵ内のデコーダ・シーケンサの動作を記述
したフローチャートである。

【図６】ＣＰＵ内のデコーダ・シーケンサの動作を記述
したフローチャートである。

【図７】ＣＰＵ内のデコーダ・シーケンサの動作を記述
したフローチャートである。

【図８】ＣＰＵ内のデコーダ・シーケンサの動作を記述
したフローチャートである。

【図９】ＣＰＵ内のデコーダ・シーケンサの動作を記述
したフローチャートである。

【図１０】ＣＰＵ内のデコーダ・シーケンサの動作を記
述したフローチャートである。

【図１１】ＣＰＵ内のデコーダ・シーケンサの動作を記
述したフローチャートである。

【図１２】デコーダ・シーケンサのブロック図である。

【図１３】本発明の一実施例におけるシミュレーション
結果を検索するフローチャートである。

【図１４】図２に示したＣＰＵの命令セット（オペコー
ドとニーモニックの対応）の一例を示す図である。

【図１５】シミュレーションにおいて、ＣＰＵの実行す
るプログラムが格納されているメモリの内容の一例を示
す図である。

【図１６】一部を変更したデコーダ・シーケンサの動作
を記述したフローチャートである。

【図１７】一部を変更したデコーダ・シーケンサの動作
を記述したフローチャートである。

【図１８】一部を変更したデコーダ・シーケンサの動作
を記述したフローチャートである。

【図１９】一部を変更したデコーダ・シーケンサの動作
を記述したフローチャートである。

【図２０】シミュレーション結果１のタイミングチャー
トである。

【図２１】シミュレーション結果１のタイミングチャー
トである。

【図２２】シミュレーション結果１のタイミングチャー
トである。

【図２３】シミュレーション結果１のタイミングチャー
トである。

【図２４】シミュレーション結果１のタイミングチャー
トである。

【図２５】シミュレーション結果２のタイミングチャー
トである。

【図２６】シミュレーション結果２のタイミングチャー
トである。

【図２７】シミュレーション結果２のタイミングチャー
トである。

【図２８】シミュレーション結果２のタイミングチャー
トである。

【図２９】シミュレーション結果２のタイミングチャー
トである。

【図３０】本発明の実施例を説明するための図であり、
シミュレーション結果１から、命令の実行の区切りのタ
イミングで記憶素子の状態を出力した結果を示す図であ
る。

【図３１】本発明の実施例を説明するための図であり、
シミュレーション結果２から、命令の実行の区切りのタ
イミングで記憶素子の状態を出力した結果を示す図であ
る。

【符号の説明】

１０１回路情報１１０２テストパタン１１０３回路情報２１０４テストパタン２１０５第１のシミュレーション１０６第２のシミュレーション１０７結果１１０８結果２１０９、１１０比較タイミング検出手段１１１、１１２記憶素子状態出力手段１１３比較手段１１４結果出力２０１回路情報２０２テストパタン２０３シミュレーション２０４期待値パタン２０５シミュレーション結果２０６比較手段２０７結果出力３０１デコーダ・シーケンサ３０２命令レジスタ３０３インクリメンタ３０４プログラムカウンタ３０５Ａレジスタ３０６Ｂレジスタ３０７データバス３０８ＡＬＵ３０９Ｔ０レジスタ３１０Ｔ１レジスタ３１１ＡＬＵ出力バッファ３１２ＴＡレジスタ３１３アドレス出力セレクタ３１４データバスバッファ３１５定数０出力バッファ

Claims

(57)【特許請求の範囲】

【請求項１】互いに内容の異なる２つの論理回路シミュ
レーションを実行する手段と、前記２つの論理回路シミュレーション結果の中から、予
め定めた所定の信号値の組み合わせの条件を満足する時
刻を検索する手段と、前記検索された時刻における、前記２つの論理回路シミ
ュレーション結果からシミュレーション対象の論理回路
に含まれる所定の記憶素子の状態値を抽出する手段と、前記２つの論理シミュレーション結果の前記各検索時刻
における前記記憶素子の状態値を比較する手段と、前記比較結果を出力する手段と、を備えたことを特徴と
する論理回路シミュレータ。
【請求項２】第１の回路情報及びテストパタン、及び第
２の回路情報及びテストパタンに基づき行われた論理シ
ミュレーションの第１、第２のシミュレーション結果か
ら、前記シミュレーション対象の論理回路の信号におい
て予め選択された所定の条件を満足するタイミングを検
出し、前記検出されたタイミングにおいて、前記第１、第２の
論理シミュレーション結果から前記論理回路を構成する
フリップフロップ等所定の記憶素子の状態を抽出し、前記第１、第２の論理シミュレーション結果のそれぞれ
の前記検索時刻における前記記憶素子の状態同士及び状
態値の変化の順序を比較することにより、前記第１、第
２のシミュレーション結果を照合し、互換性の検証を行
う、ことを特徴とする論理シミュレーションを用いた検
証方法。
【請求項３】前記シミュレーション対象の論理回路がＣ
ＰＵを含み、前記ＣＰＵの命令の区切りに対応するイベ
ント情報のうち選択された信号が所定の条件を満足する
タイミングを検出し、これにより前記第１、第２の論理
シミュレーション結果から前記ＣＰＵを構成する内部レ
ジスタ等の情報を照合し、前記ＣＰＵのソフトウェア互
換性の検証を行う、ことを特徴とする請求項２記載の論
理シミュレーションを用いた検証方法。