JP2000029690A - デ―タ処理の方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサからのデータをスタックメモリ上
で操作するための方法を提供する。 【解決手段】 本方法はスタックメモリ１１０中のスタ
ックポインタ１０４を第１のメモリアドレス１２６へ整
列させる工程、前記スタックポインタ１０４を第２のメ
モリアドレス１２８へ増分させる工程、データをレジス
タ１０２から第２のメモリアドレス１２８の位置のスタ
ックメモリ１１０中へ保存する工程、保存工程が完了し
た時に、もし奇数アドレスにあればスタックポインタ１
０４を次の偶数アドレスへ整列させる工程、プロセッサ
演算を実行する工程、前記スタックポインタ１０４を偶
数アドレスから整列解除して奇数アドレスへ戻す工程、
データをスタックメモリ１１０からレジスタ１０２へ復
元する工程、スタックポインタ１０４を第２のメモリア
ドレス１２８から第１のメモリアドレス１２６へ減分す
る工程を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に中央演算処理
ユニットに関するものであって、更に詳細には、プロセ
ッサからのデータをスタックメモリ上で操作するための
装置および方法に関する。

【０００２】

【従来の技術】レジスタあるいはプロセッサを使用して
データの読み書きを行うことは当該分野では既知であっ
て、ほとんどすべてのコンピュータアーキテクチャ応用
において使用されている。プロセッサは、演算を実行す
る過程において、データメモリに対して読み書きを行
う。読み書き操作は、また、コンピュータの中央演算処
理ユニット（“ＣＰＵ”）に含まれるはずのスタックメ
モリ上でも発生できる。スタックメモリはパラメータの
受け渡しあるいはデータ用の一時記憶として使用され
る。スタックメモリは、また、割り込みの間に、レジス
タからのデータの保存および復元を行うためにも使用さ
れる。割り込みの間に、レジスタは、スタックメモリ上
での読み書き操作を用いて、自動的に保存および復元を
行う。スタックメモリは、一般的に、スタックメモリ上
の最上位のデータワードのアドレスを指すようにスタッ
クポインタと呼ばれるアドレスレジスタを有する。スタ
ックメモリは低位から高位へと増大し、スタックポイン
タは一般に次の空き記憶場所を指す。

【０００３】読み書き操作は、スタックポインタを増分
または減分することによってスタックメモリ上で実行す
ることができる。スタックポインタは、スタックメモリ
の最上位に現在あるデータのアドレスと等しい値を記憶
するレジスタである。読み出し操作は、スタックポイン
タによって指示されるアドレスに存在するメモリデータ
を読み出して、スタックポインタの内容を減分すること
によって、スタックメモリ上で実行される。書き込み操
作は、スタックポインタを増分し、スタックメモリ中の
次の上位のメモリアドレスへデータを書き込むことによ
って実行される。データをスタックメモリから読み出す
ことは行われても、物理的に除去されることはない。新
しいデータワードは、読み出されたメモリアドレス中へ
書き込める。

【０００４】

【発明の解決しようとする課題】スタックメモリに対す
るすべての操作は偶数アドレスに整列される。もしスタ
ックポインタが演算の前に奇数アドレス場所と整列して
いれば、１つの値の書き込みは、次に最も低位の偶数ア
ドレスから開始される。一般に、コンピュータ装置はス
タックポインタが割り込みの発生前に常に整列している
ことを保証するようになっている。従って、スタックメ
モリ上での書き込み操作の間に、奇数アドレスを指すス
タックポインタは、奇数アドレスよりも低い偶数アドレ
スへそれ自体を減分する。書き込み操作の間に、入力さ
れるデータは、最初にスタックポインタによって指示さ
れていた奇数アドレスに存在するデータを上書きするこ
とでエラーを引き起こす。奇数アドレスにあるデータは
上書きによって破壊されるはずである。

【０００５】スタック上へ保存されるデータは、１６ビ
ットワードと３２ビットワードとを混在して含み得る。
データワードが混在する場合、もし１６ビット値の数が
３２ビット値の間に偶数個存在しなければ、スタックメ
モリ上での任意の操作に先立ってスタックポインタが偶
数アドレスと整列するので、メモリホールが生じてしま
う。

【０００６】高級言語のコンパイラはスタックメモリの
整列について常に既知であることが求められる。割り込
みの間、スタックメモリの状態は既知ではないかもしれ
ない。スタックメモリの状態を知れば、割り込みが完了
した時に、前の状態へ復元することが可能となる。

【０００７】以上のことから、整列の間にデータを破壊
することなしに、スタックメモリ上で操作を実行するた
めの方法に対する需要が生ずることを理解されよう。本
発明に従えば、プロセッサからのデータをスタックメモ
リ上で操作するための装置および方法が提供され、それ
らは従来のスタックメモリ操作に付随する欠点および問
題を本質的に解消または低減させる。

【０００８】

【課題を解決するための手段】プロセッサからのデータ
をスタックメモリ上で操作するための装置が開示され
る。本装置は、スタックメモリに関するスタックポイン
タと、そのスタックポインタと整列した第１のメモリア
ドレスとを有する。本装置は、更に、第２のメモリアド
レスを有する。第２のメモリアドレスは、データがスタ
ックメモリ中へ保存される時に、第１のメモリアドレス
からスタックポインタを増分することによって決定され
る。スタックポインタは、データがスタックメモリから
復元される時に、第２のメモリアドレスから第１のメモ
リアドレスへ減分する。本装置は、更に、少なくとも１
つのレジスタを有しており、それのデータは、第２のメ
モリアドレスにあるスタックメモリ中へ保存され、また
その少なくとも１つのレジスタへ復元して戻されるよう
になっている。本装置は、更に、データがスタックメモ
リへ保存された後でポインタが奇数アドレスを指す時に
は、スタックポインタを整列させ、またスタックメモリ
からのデータ復元に先だってスタックポインタを整列解
除するための整列装置を有する。整列装置は、更に、ス
タックポインタが奇数アドレスを指す時に、次の偶数ア
ドレスへスタックポインタを整列させる。本装置は、更
に、整列装置がスタックポインタを整列させる時には１
に等しい、スタックポインタ整列ビットを有する。

【０００９】別の実施例で、本発明に従って使用するた
めのスタックメモリ上でプロセッサからのデータを操作
するための方法は８つの工程を含んでいる。第１工程
は、スタックメモリ中のスタックポインタを第１のメモ
リアドレスと整列させることを含む。第２工程は、スタ
ックポインタを第２のメモリアドレスへ増分させて、ス
タックメモリ中に１つの空きメモリアドレスを生成する
ことを含む。第３工程は、少なくとも１つのレジスタか
らのデータを、スタックポインタによって指示される第
２のメモリアドレスに存在するスタックメモリ中へ保存
することを含む。第４工程は、保存工程が完了した後
で、スタックポインタが奇数アドレスを指す時には、ス
タックポインタを次の偶数アドレスと整列させて、レジ
スタに関するスタックポインタ整列ビットを１に等しく
設定することを含む。第５工程は、プロセッサ演算を実
行することを含む。第６工程は、第２の整列工程が実行
されて、スタックポインタ整列ビットが１に等しい時
に、スタックポインタを次の偶数アドレスから整列解除
して奇数アドレスへ戻すことを含む。第７工程は、プロ
セッサ演算の完了後に、スタックメモリからレジスタ中
へデータを復元することを含む。第８工程は、スタック
ポインタを第２のメモリアドレスから第１のメモリアド
レスへ減分して、空のメモリアドレスを除去することを
含む。

【００１０】本発明の技術的な特徴は、プロセッサから
のデータをスタックメモリ上で操作する方法が提供され
ることである。本発明の別の技術的特徴は、アドレスレ
ジスタが、整列操作の間の上書きによって破壊されるこ
とはないであろうということである。本発明の別の技術
的特徴は、スタックメモリの利用度およびメモリコスト
が削減されることである。本発明の別の技術的特徴は、
スタックメモリ中のメモリホールが減少し、それによっ
てスタックメモリの有効性が増大することである。

【００１１】本発明およびそれの特徴をより完全に理解
するために、ここで添付図面を参照しながら以下の詳細
な説明を行う。

【００１２】

【発明の実施の形態】本発明の一実施例およびそれの特
徴は、ここで図面の図１および図２をより詳細に参照す
ることで最も良く理解される。図面において、同様な部
品には同じ参照符号が用いられている。図１および図２
は、本発明の一実施例に従う、プロセッサからのデータ
をスタックメモリ上で操作するための装置および方法を
示している。

【００１３】図１はプロセッサ１００を示している。プ
ロセッサ１００は、データメモリに対して３２ビットで
読み書きを実行できる１６ビットアドレシング可能なマ
シンでよい。図１で、プロセッサ１００に関連してステ
ータスレジスタ１０２が設けられている。プロセッサ１
００には、その他のレジスタ（図示されていない）も設
けられ得る。ステータスレジスタ１０２のデータ内容は
スタックメモリ１１０へ保存することができる。スタッ
クメモリ１１０はプロセッサ１００と関連していても関
連していなくても構わない。スタックメモリ１１０はパ
ラメータの受け渡しや、プロセッサ１００に関するレジ
スタからのデータの一時記憶として使用されよう。一実
施例では、データ内容は、プロセッサ１００に対する割
り込みの間にスタックメモリ１１０へ保存される。この
データは、割り込みが完了するまでスタックメモリ１１
０中に保たれて、そしてこのデータ内容はスタックメモ
リ１１０から読み出されて、ステータスレジスタ１０２
中へ戻される。

【００１４】割り込みの間、ステータスレジスタ１０２
などのレジスタは、スタックメモリ１１０上での３２ビ
ットの読み書き操作を利用して、自動的に保存および復
元され得る。スタックメモリ１１０は、図１に示すよう
に、低位から高位メモリへと増大している。スタックメ
モリ１１０は記憶デバイスであって、それは最後に記憶
された項目が最初に取り出されるような形で情報を記憶
する。

【００１５】スタックメモリ１１０は、また、スタック
ポインタ１０４を含む。スタックポインタ１０４は、そ
の値がスタックメモリ１１０中の最上位のデータワード
のアドレスに等しい２進数を含むアドレスレジスタであ
る。レジスタ１１４、１１８、１２０、１２４、１２
６、１２８、１２９、および１３０はスタックメモリ１
１０の物理的レジスタを表している。これらの物理的レ
ジスタは、スタックメモリ１１０上でデータワードの読
み書きを行うために使用され得る。一実施例では、３２
ビットワードの内容がスタックメモリ１１０の物理的レ
ジスタ中へ挿入または上書きされ得る。スタックポイン
タ１０４はスタックメモリ１１０に挿入された最後の項
目のアドレスを保持する。

【００１６】図１で、レジスタ１１４、１１８、１２
０、および１２４は詰まっている。レジスタ１２６およ
び１２８は空である。レジスタ１２９はレジスタ１２８
とレジスタ１３０との間の物理的レジスタ群を表してい
る。更に、図１は物理的レジスタのアドレスも示してい
る。レジスタ１２４はアドレス３を有しているが、スタ
ックメモリ１１０中の詰まっている最も上位のメモリ場
所である。レジスタ１２６はアドレス４を有している
が、次に空の記憶場所である。ステータスレジスタ１０
２からのデータは、スタックメモリ１１０上のレジスタ
１２６に書き込まれ得る。スタックポインタ１０４は、
この次の空のメモリ場所と整列される。スタックメモリ
１１０上で操作が実行される時は、スタックポインタ１
０４は増分および減分されて、それ自体がスタックメモ
リ１１０中の次の空のメモリ場所と整列するようにされ
る。それらの記憶場所は、次の空のメモリ場所のアドレ
スがスタックポインタ１０４中に収納されて、スタック
メモリ１１０中のレジスタのアドレスによって指示され
る。

【００１７】整列装置はスタックポインタ１０４および
プロセッサ１００中の論理を含むことができる。スタッ
クポインタ１０４は、スタックメモリ１１０上での増分
または減分を指示するコマンドを受信した後で、それ自
体をレジスタアドレスと整列させる。命令はメモリに記
憶することができる。命令はメモリからＣＰＵへ取り出
され、スタックポインタ１０４をスタックメモリ１１０
と整列させる目的でプロセッサ１００中へ読み出されよ
う。一実施例では、それらの命令はプロセッサ１００に
関連する論理として実現され得る。例えば、一実施例で
の割り込みの間に、プロセッサ１００はメモリから整列
命令を読み出して、それに従ってスタックポインタ１０
４を整列させることができる。プロセッサ１００に関連
する、ステータスレジスタ１０２等のレジスタからのデ
ータは、次に、スタックメモリ１１０上で読み出しまた
は書き込みのいずれかの操作を施されよう。

【００１８】一実施例では、プロセッサ１００に対する
割り込みの間に、ステータスレジスタ１０２は保存およ
び復元され得る。ステータスレジスタ１０２は、割り込
みが発生した時の、プロセッサ１００に関するその他の
レジスタおよび部品の状態を表示することができる。ス
タックメモリ１１０の状態も、ステータスレジスタ１０
２中に表示することができる。スタックポインタ整列ビ
ットはステータスレジスタ１０２中に含ませることがで
き、それはステータスレジスタ１０２中に保存および復
元されるが、プロセッサ１００に対する割り込みの間に
保存される。スタックポインタ整列ビットは１または０
であり、割り込みに先行してスタックメモリ１１０上で
演算が実行されたかどうかを表示する。ステータスレジ
スタ１０２が割り込み後に復元された時、スタックポイ
ンタ整列ビットは、それ以上の整列操作がスタックメモ
リ１１０において必要とされるかどうかを表示され得
る。例えば、スタックポインタ１０４は、スタックポイ
ンタ整列ビットに記憶されている値に依存して、増分ま
たは減分され得る。

【００１９】図２を参照すると、本発明に従って、プロ
セッサ１００からのデータをスタックメモリ１１０上で
操作するための方法が開示されている。一実施例では、
プロセッサ１００に対する割り込みが発生すると、割り
込みの進行中に、データをスタックメモリ１１０上へ記
憶することが要求される。更に、一実施例では、割り込
みが発生するまでは整列ルーチンは実行できない。この
ように、スタックポインタ１０４は、スタックメモリ１
１０上での操作毎にそれ自体を整列させる必要はないで
あろう。工程２００では、現在の演算の割り込みを実行
すべきであることを指示する割り込み信号が受信され
る。工程２０４では、工程２００での割り込み信号の受
信によって、スタックメモリ１１０中の第１のメモリア
ドレスと整列していたスタックポインタ１０４が自動的
に増分される。この第１のメモリアドレスは次の空き記
憶場所であろう。従って、スタックポインタ１０４は、
第１のメモリアドレスの上の第２のメモリアドレスへ増
分される。この増分により、スタックメモリ１１０中に
空きのメモリアドレスが生ずる。一実施例では、スタッ
クポインタは１だけ増分される。図１に戻ると、スタッ
クポインタ１０４は割り込みが発生した時に、アドレス
４にあるレジスタ１２６と整列する。スタックポインタ
１０４は、従って、アドレス５にあるレジスタ１２８へ
増分され、それによってレジスタ１２６に空きのメモリ
アドレスが生ずる。

【００２０】工程２０８では、プロセッサ１００に関連
するレジスタから、スタックポインタ１０４で指示され
る第２のメモリアドレスにあるスタックメモリ１１０中
へデータが保存される。スタックポインタ整列ビットを
含むステータスレジスタ１０２もまた、スタックメモリ
１１０上へ保存され得る。図１へ戻ると、データワード
はアドレス５にあるレジスタ１２８から始まる場所へ記
憶され得る。一実施例では、３２ビットワードがスタッ
クメモリ１１０中へ書き込まれる。３２ビット操作が実
行されない場合には、整列ということは全く無視される
ことになる。更に、工程２０８において、スタック１１
０上に保存されたスタックポインタ整列ビットは、その
整列装置がプロセッサ１００によって以前に使用された
かどうかを示す。工程２４０では、プロセッサ１００に
関連するレジスタからスタックメモリ１１０中へビット
書き込みを行うことによって、保存操作が実行される。

【００２１】工程２１０では、整列装置がスタックポイ
ンタ整列命令を受信して、スタックポインタ命令を実行
する。その命令は条件付きでスタックポインタ１０４の
整列を行う。工程２１２では、スタックポインタ１０４
は、スタックポインタ１０４のレジスタ中に奇数のメモ
リアドレスが記憶されているかどうかが調べられる。図
１に戻ると、スタックポインタ１０４は、スタックメモ
リ１１０中のスタックの最上位を指示するように、レジ
スタ１２８のアドレスとして５を記憶していよう。もし
スタックポインタ１０４がそれが奇数のメモリアドレス
と整列していることを表示していれば、スタックポイン
タ整列ビットを１に等しく設定することによって工程２
１４が実行される。工程２１６では、スタックポインタ
１０４はそれのレジスタを増分され、新しいメモリアド
レスへ移動させられる。一実施例では、スタックポイン
タ１０４は次に最上位の偶数アドレスへ１だけ増分され
る。こうして、スタックメモリ１１０中で操作が実行で
き、それは３２ビットの操作に対して偶数のアドレス整
列を要求しよう。更に、スタックポインタ１０４によっ
て指示される奇数アドレスより下位にあるレジスタ類
は、整列が行われた時に上書きされることはないであろ
う。工程２１２に戻って参照すると、もしスタックポイ
ンタ１０４が奇数のメモリアドレスを指示していなけれ
ば、工程２１８が実行される。工程２１８においては、
スタックポインタ１０４は既に偶数のアドレス場所と整
列しているので、整列の必要はない。スタックポインタ
整列ビットは０に等しくセットされて、それは工程２１
０を実行する場合に整列調整が不要であることを示す。

【００２２】工程２４２では、プロセッサ１００上およ
びスタックメモリ１００上で演算が実行され得る。それ
らの演算は、スタックポインタ１０４が空のレジスタと
整列したスタックメモリ１１０上での読み書きを含むこ
とができる。一実施例では、スタックポインタ１０４
は、これらの操作を実行する一方で、偶数アドレスと整
列されよう。偶数アドレスと整列することによって、ス
タックポインタ１０４は、スタックメモリ１１０中のス
タックの最上位を指すような既知の整列状態にあること
で矛盾はないはずである。

【００２３】工程２２０では、整列装置がスタックポイ
ンタ１０４の整列を解除して、先に工程２１０で指示さ
れたメモリアドレスへ戻る。このメモリアドレスは工程
２０４で指示された第２のメモリアドレスとなり得る。
工程２２０は、もし工程２１６でスタックポインタ１０
４が増分されたのであれば、スタックポインタ１０４を
奇数アドレスへ戻す。工程２２２では、スタックポイン
タ整列ビットの値が解析されて、スタックポインタ１０
４が何らかの整列を必要とするかどうかが決定される。
もしスタックポインタ整列ビットが１に等しければ、こ
れは工程２１６でスタックポインタ１０４が奇数アドレ
スから偶数アドレスへ整列されたことを示す。工程２２
４では、スタックポインタ整列ビットが０へリセットさ
れる。工程２２６では、スタックポインタ１０４は整列
解除されて、それのレジスタ中のアドレスが減分され
て、工程２１０の前にスタックポインタ１０４と整列し
ていた奇数アドレスへ戻される。一実施例では、スタッ
クポインタ１０４は１アドレスだけ減分される。工程２
２２に戻ると、もしスタックポインタ整列ビットが０に
等しくなければ、整列解除の命令は不要である。工程２
４４では、工程２１０の前に指示された場所におけるス
タックポインタ１０４およびスタックメモリ１１０で以
て更なる演算が実行されよう。

【００２４】工程２３０で、“割り込みからの戻り命
令”（“ＩＲＥＴ”）が受信される。一実施例では、Ｉ
ＲＥＴは、割り込みが完了し、割り込みの前に走ってい
た演算を復元すべきことを表す。スタックメモリ１１０
中のデータは対応するレジスタへ復元され、またプロセ
ッサはそれの最初の状態へ戻される。スタックポインタ
１０４は、スタックメモリ１１０からスタックレジスタ
中へすべてのデータを復元した後で自動的に減分されよ
う。工程２３２において、工程２０８で保存されたスタ
ックポインタ整列ビットはステータスレジスタ１０２へ
復元して戻される。工程２３２を実行することによっ
て、スタックメモリ１１０の元の状態が復元され、そし
てその後に、更なる任意の整列または整列解除が実行さ
れよう。工程２３４では、スタックポインタ１０４は第
２のメモリの場所から第１のメモリの場所へ減分され
る。この第１のメモリの場所は工程２０４のものと同じ
メモリの場所であり、それは元々スタックポインタ１０
４と整列していたものである。更に、工程２０４で生じ
た空のメモリの場所が消去される。工程２５０では、も
し割り込みルーチンが完了していれば、プロセッサ１０
０はそれの元の状態へ戻る。

【００２５】このように、本発明に従えば、プロセッサ
からのデータをスタックメモリ上で操作するために、上
で述べた特徴を満足する装置および方法が提供されるこ
とが明らかである。本発明について詳細に説明してきた
が、各種の変更、置換、および修正がここに行われ得る
ことを理解すべきである。例えば、データ操作は割り込
みの間に行われるように説明してきたが、この操作はス
タックメモリとの間でデータを保存および復元する任意
の場合に実行してもよい。その他の例も、特許請求の範
囲に定義された本発明の精神およびスコープから外れる
ことなく行い得ることを当業者は容易に確かめることが
できる。

【００２６】以上の説明に関して更に以下の項を開示す
る。 （１）プロセッサからのデータをスタックメモリ上で操
作するための方法であって、前記スタックメモリ中のス
タックポインタを前記スタックメモリ中の第１メモリア
ドレスと整列させる工程、前記スタックポインタを第２
のメモリアドレスへ増分して、前記スタックメモリ中に
１つの空きメモリアドレスを生成する工程、少なくとも
１つのレジスタ位置からのデータを、前記スタックポイ
ンタによって指示される前記第２メモリアドレスにある
前記スタックメモリ中へ保存する工程、プロセッサ演算
を実行する工程、前記プロセッサ演算の完了後に、前記
スタックメモリから前記少なくとも１つのレジスタ中へ
データを復元する工程、および前記スタックポインタを
前記第２メモリ場所から前記第１メモリ場所へ減分し
て、前記スタックメモリ中の前記空のメモリアドレスを
除去する工程、を含む方法。

【００２７】（２）第１項記載の方法であって、更に前
記保存工程の完了後に、前記スタックポインタが奇数ア
ドレスを指示する時には、前記スタックポインタを新し
いメモリアドレスへ整列させる工程、および前記スタッ
クポインタを前記新しいメモリアドレスから整列解除し
て、前記奇数アドレスへ戻す工程、を含む方法。

【００２８】（３）第１項記載の方法であって、ここに
おいて、前記実行する工程が、前記スタックメモリ上で
プロセッサ演算を実行する工程を含んでいる方法。

【００２９】（４）第２項記載の方法であって、ここに
おいて、前記新しいメモリアドレスが前記奇数アドレス
の上位にある次の偶数アドレスである方法。

【００３０】（５）第２項記載の方法であって、ここに
おいて、前記整列工程がスタックポインタ整列ビットを
設定する工程を含んでおり、更に、前記スタックポイン
タが前記奇数アドレスを指示する時は、前記スタックポ
インタ整列ビットが１に等しい方法。

【００３１】（６）第５項記載の方法であって、ここに
おいて、前記スタックポインタ整列ビットが１に等しい
時に前記整列解除工程が実行される方法。

【００３２】（７）第５項記載の方法であって、ここに
おいて、前記保存工程において前記スタックポインタ整
列ビットが、前記データを少なくとも１つのレジスタ上
に記憶した形で保存される方法。

【００３３】（８）第１項記載の方法であって、ここに
おいて、前記増分工程が、前記プロセッサからの割り込
み信号に応答して実行される方法。

【００３４】（９）第１項記載の方法であって、ここに
おいて、前記実行工程が、更に、前記演算の間に前記ス
タックポインタを偶数アドレスと整列させる工程を含ん
でいる方法。

【００３５】（１０）プロセッサからのデータをスタッ
クメモリ上で操作するための方法であって、前記スタッ
クメモリ中のスタックポインタを前記スタックメモリ中
の第１メモリアドレスと整列させる工程、前記スタック
ポインタを第２メモリアドレスへ増分して、前記スタッ
クメモリ中に１つの空きメモりアドレスを生成する工
程、少なくとも１つのレジスタ位置からのデータを、前
記スタックポインタによって指示される前記第２メモリ
アドレスにある前記スタックメモリ中へ保存する工程、
前記保存工程の完了後に、前記スタックポインタが奇数
アドレスを指示する時には、前記スタックポインタを次
の偶数アドレスと整列させて、前記少なくとも１つのレ
ジスタ上のスタックポインタ整列ビットを１に等しく設
定する工程、プロセッサ演算を実行する工程、前記第２
の整列工程が実行され、前記スタックポインタ整列ビッ
トが１に等しい時に、前記スタックポインタを前記次の
偶数アドレスから整列解除して、前記奇数アドレスへ戻
す工程、前記プロセッサ演算の完了後に、前記スタック
メモリから前記少なくとも１つのレジスタ中へデータを
復元する工程、および前記スタックポインタを前記第２
メモリ場所から前記第１メモリ場所へ減分して、前記ス
タックメモリ中の前記空のメモリアドレスを除去する工
程、を含む方法。

【００３６】（１１）第１０項記載の方法であって、こ
こにおいて、前記スタックポインタ整列ビットが前記保
存工程の間に保存される方法。

【００３７】（１２）第１０項記載の方法であって、こ
こにおいて、前記データが３２ビットワードである方
法。

【００３８】（１３）第１０項記載の方法であって、こ
こにおいて、前記第１の整列工程が、前記スタックポイ
ンタを前記スタックメモリ中の次の空き記憶場所と整列
させるようになった方法。

【００３９】（１４）第１０項記載の方法であって、前
記保存工程が、前記少なくとも１つのレジスタ位置にあ
る前記データを前記スタックメモリ中へ書き込む工程、
を含んでいる方法。

【００４０】（１５）第１０項記載の方法であって、前
記復元工程が、前記データをスタックメモリから前記少
なくとも１つのレジスタ位置へ読み出す工程、を含んで
いる方法。

【００４１】（１６）プロセッサからのデータをスタッ
クメモリ上で操作するための装置であって、前記スタッ
クメモリに関連するスタックポインタ、第１のメモリア
ドレスであって、前記スタックポインタがそれと整列す
る第１メモリアドレス、データが前記スタックメモリ中
へ保存される時に、前記第１メモリアドレスから前記ス
タックポインタを増分することによって決定される第２
のメモリアドレスであって、ここにおいて、前記スタッ
クメモリからデータが復元される時には、前記スタック
ポインタが前記第１メモリアドレスへ減分して戻るよう
になっている第２メモリアドレス、前記第２メモリアド
レスにある前記スタックメモリ中へ保存され、前記スタ
ックメモリから復元されるデータを有する少なくとも１
つのレジスタ、およびデータが前記スタックメモリへ保
存された後で、前記スタックポインタが奇数アドレスを
指示する時には、前記スタックポインタを整列させ、ま
た前記スタックメモリからデータを復元する前に前記ス
タックポインタを整列解除する整列装置、を含む装置。

【００４２】（１７）第１６項記載の装置であって、更
に、前記スタックポインタが奇数アドレスを指示する時
に、前記スタックポインタを次の偶数アドレスと整列さ
せる前記整列装置、を含む装置。

【００４３】（１８）第１６項記載の装置であって、更
に、スタックポインタ整列ビットであって、ここにおい
て、前記整列装置が前記スタックポインタを整列させる
時に前記スタックポインタ整列ビットが１に等しくなっ
ている、スタックポインタ整列ビットを含む装置。

【００４４】（１９）第１８項記載の装置であって、こ
こにおいて、前記スタックポインタ整列ビットが１に等
しい時に、前記整列装置が前記スタックポインタを整列
解除するようになった装置。

【００４５】（２０）第１９項記載の装置であって、こ
こにおいて、前記スタックポインタ整列ビットが前記ス
タックメモリ中へ保存されるようになった装置。

【００４６】（２１）プロセッサからのデータをスタッ
クメモリ上で操作するための方法が開示されている。本
方法はスタックメモリ（１１０）中のスタックポインタ
（１０４）を第１メモリアドレス（１２６）へ整列させ
る工程を含む。本方法は更に前記スタックポインタ（１
０４）を第２メモリアドレス（１２８）へ増分させる工
程を含む。本方法は更にレジスタ（１０２）からのデー
タを第２メモリアドレス（１２８）位置のスタックメモ
リ（１１０）中へ保存する工程を含む。本方法は更に、
保存工程が完了した時にもし奇数アドレスにあれば、ス
タックポインタ（１０４）を次の偶数アドレスへ整列さ
せる工程を含む。本方法は更にプロセッサ演算を実行す
る工程を含む。本方法は更に前記スタックポインタ（１
０４）を偶数アドレスから整列解除して奇数アドレスへ
戻す工程を含む。本方法は更にスタックメモリ（１１
０）からレジスタ（１０２）へデータを復元する工程を
含む。本方法は更にスタックポインタ（１０４）を第２
メモリアドレス（１２８）から第１メモリアドレス（１
２６）へ減分する工程を含む。更に、プロセッサからの
データをスタックメモリ上で操作するための装置が開示
されている。スタックメモリ（１１０）上のスタックポ
インタ（１０４）が第１メモリアドレス（１２６）と整
列させられる。スタックポインタ（１０４）はデータが
スタックメモリ（１１０）中へ保存される時に、第２メ
モリアドレス（１２８）へ増分される。スタックポイン
タ（１０４）はデータがスタックメモリ（１１０）から
復元される時に、第１メモリアドレス（１２６）へ減分
される。レジスタはデータを、第２メモリアドレス（１
２８）にあるスタックメモリ（１１０）中へ保存され、
またスタックメモリ（１１０）から復元される。整列装
置はデータの保存後に奇数アドレスが指示される時はス
タックポインタを偶数アドレスへ整列させ、またデータ
の復元の前にスタックポインタ（１０４）を整列解除す
る。

【図面の簡単な説明】

【図１】本発明の一実施例に従って、ＣＰＵ中で使用さ
れるスタックメモリのブロック図。

【図２】本発明の一実施例に従って、データを保存およ
び復元するための方法のフローチャート。

【符号の説明】

１００ プロセッサ １０２ ステータスレジスタ １０４ スタックポインタ １１０ スタックメモリ １１４，１１８，１２０，１２４，１２６，１２８，１
２９，１３０ レジスタ ２００ 割り込み信号受信工程 ２０４ スタックポインタ増分工程 ２０８ スタックポインタ整列ビット保存工程 ２１０ スタックポインタ整列命令実行工程 ２１２ 奇数アドレス判定工程 ２１４ スタックポインタ整列ビット設定工程 ２１６ スタックポインタ増分工程 ２１８ スタックポインタ整列ビット設定工程 ２２０ 整列解除命令実行工程 ２２２ スタックポインタ整列ビット判定工程 ２２４ スタックポインタ整列ビット設定工程 ２２６ スタックポインタ増分工程 ２３０ ＩＲＥＴ命令受信工程 ２３２ スタックポインタ整列ビット復元工程 ２３４ スタックポインタ減分工程 ２４０ 演算実行工程 ２４２ 演算実行工程 ２４４ 演算実行工程 ２５０ リターン工程

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プロセッサからのデータをスタックメモ
   リ上で操作するための方法であって、 前記スタックメモリ中のスタックポインタを前記スタッ
   クメモリ中の第１メモリアドレスと整列させ、 前記スタックポインタを第２のメモリアドレスへ増分し
   て、前記スタックメモリ中に１つの空きメモリアドレス
   を生成し、 少なくとも１つのレジスタ位置からのデータを、前記ス
   タックポインタによって指示される前記第２メモリアド
   レスにある前記スタックメモリ中へ保存し、 プロセッサ演算を実行し、 前記プロセッサ演算の完了後に、前記スタックメモリか
   ら前記少なくとも１つのレジスタ中へデータを復元し、 前記スタックポインタを前記第２メモリの場所から前記
   第１メモリの場所へ減分して、前記スタックメモリ中の
   前記空のメモリアドレスを除去する、ことを備えた方
   法。
2. 【請求項２】 プロセッサからのデータをスタックメモ
   リ上で操作するための装置であって、 前記スタックメモリに関連するスタックポインタと、 第１のメモリアドレスであって、前記スタックポインタ
   が前記第１のメモリアドレスと整列し、 データが前記スタックメモリ中へ保存される時に、前記
   第１のメモリアドレスから前記スタックポインタを増分
   することによって決定される第２のメモリアドレスであ
   って、前記スタックメモリからデータが復元される時に
   は、前記スタックポインタが前記第１メモリアドレスへ
   減分して戻るようにし、 前記第２のメモリアドレスにある前記スタックメモリ中
   へ保存され、前記スタックメモリから復元されるデータ
   を有する少なくとも１つのレジスタと、 データが前記スタックメモリへ保存された後で、前記ス
   タックポインタが奇数アドレスを指示する時に、前記ス
   タックポインタを整列させ、前記スタックメモリからデ
   ータを復元する前に前記スタックポインタを整列解除す
   る整列装置と、を備えた装置。