JP2013536504A - アラインメント制御 - Google Patents
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Abstract
Description
データ処理動作を実行するプログラム命令に応答する処理回路と、
前記処理回路に連結され、スタックデータストアのメモリ内のアドレスを示すスタックポインタ値を保存するように構成されたスタックポインタレジスタと、
前記処理回路および前記スタックポインタレジスタに連結され、前記スタックポインタ値によって指定されたアドレスで前記スタックデータストアへのスタックメモリアクセスを指定するプログラム命令に応答し、前記スタックポインタ値が所定のスタックアライメント条件と一致するかどうか検出するように構成された、スタックアラインメントチェック回路と、
前記スタックアラインメントチェック回路に連結され、スタック構成パラメータに応答して、メモリアクセス時に実行されるさらなるアライメントチェックとは独立して、選択的に前記スタックアラインメントチェック回路を無効にする、アラインメントチェック制御回路と、を備える装置を提供する。
プログラム命令に応じてデータ処理動作を実行するための処理手段と、
スタックポインタ値を保存するためのスタックポインタ手段であって、前記処理手段に連結され、前記スタックポインタ値がスタックデータストアのメモリ内のアドレスを示す手段と、
アライメントをチェックするためのスタックアラインメントチェック手段であって、前記処理手段および前記スタックポインタ手段に連結され、前記スタックポインタ値によって指定されたアドレスで前記スタックデータストアへのメモリアクセスを指定するプログラム命令に応答して、前記スタックポインタ値が所定のスタックアライメント条件と一致するかどうか検出するように構成された手段と、
アライメントチェックを制御するためのアラインメントチェク制御手段であって、前記スタックアラインメントチェック手段に連結され、スタック構成パラメータに応答して、メモリアクセス時に実行されるさらなるアライメントチェックとは独立して、選択的に前記スタックアラインメントチェック手段を無効にする手段と、を備える装置を提供する。
プログラム命令に応じてデータ処理動作を実行するステップと、
スタックポインタレジスタ内にスタックデータストアのメモリ内のアドレスを示すスタックポインタ値を保存するステップと、
前記スタックポインタ値によって指定されたアドレスで前記スタックデータストアへのメモリアクセスを指定するプログラム命令に応答して、前記スタックポインタ値が所定のスタックアライメント条件と一致するかどうか検出するステップと、
スタック構成パラメータに応答して、メモリアクセス時に前記スタックポインタ値を使用せずに実行されるアライメントチェックとは独立して選択的に前記検出ステップを省略するステップと、を含む方法を提供する。
4 プロセッサコア
6 メモリ管理ユニット
8 キャッシュメモリ
10 構成データストア
12 汎用レジスタバンク
14 マルチプライヤ
16 シフター
18 アダー
20 デコーダ回路
22 命令パイプライン
24 モードレジスタ
26、28、30、32 スタックポインタレジスタ
34 アラインメントチェック回路
36 スタックアラインメントチェック回路
38 一般的なアラインメントチェック回路
40 アラインメントチェック制御回路
Claims (20)
- データを処理するための装置であって、
データ処理動作を実行するプログラム命令に応答する処理回路と、
前記処理回路に連結され、スタックデータストアのメモリ内のアドレスを示すスタックポインタ値を保存するように構成されたスタックポインタレジスタと、
前記処理回路および前記スタックポインタレジスタに連結され、前記スタックポインタ値によって指定されたアドレスで前記スタックデータストアへのメモリアクセスを指定するプログラム命令に応答し、前記スタックポインタ値が所定のスタックアライメント条件と一致するかどうか検出するように構成されたスタックアラインメントチェック回路と、
前記スタックアラインメントチェック回路に連結され、スタック構成パラメータに応答して、メモリアクセス時に実行されるさらなるアライメントチェックとは独立して、選択的に前記スタックアラインメントチェック回路を無効にする、アラインメントチェック制御回路と、を備える、装置。 - 前記さらなるアライメントチェックがすべてのメモリアクセスに対するアライメントチェックを含む、請求項1に記載の装置。
- 前記スタックメモリアクセスが、
(i)前記スタックポインタ値によって指定されたスタックアドレスのトップで開始する前記スタックメモリへ1つまたは複数のデータ値を保存し、かつスタックアドレスの新しいトップを示すために前記スタックポインタ値を更新する、スタックプッシュ動作、および
(ii)前記スタックポインタ値によって指定されたスタックアドレスのトップでスタートする前記スタックメモリから1つまたは複数のデータ値を読み込み、かつスタックアドレスの新しいトップを示すために前記スタックポインタ値を更新する、スタックポップ動作、のうちの1つである、請求項1に記載の装置。 - 前記処理回路に連結され、任意のメモリアドレスで前記メモリへの汎用アクセスを指定するプログラム命令に応答し、前記アドレスが所定の汎用アラインメント条件と一致するかどうか検出するように構成された汎用アラインメントチェック回路を備える、請求項2および3のうちのいずれか1項に記載の装置。
- 前記アラインメントチェック制御回路が前記汎用アラインメントチェック回路に連結され、かつ一般的な構成パラメータに応答して、スタックメモリアクセス時に、前記スタックポインタ値を使用して、前記スタックアラインメントチェック回路により実行されるアライメントチェックとは独立して、選択的に前記汎用アラインメントチェック回路を無効にする、請求項4に記載の装置。
- 前記スタックポインタ値を含む前記所定のスタックアラインメント条件が、
制約がない、
Nが0でない整数値である、2Nの倍数である整数、
のうちの1つである、請求項1から5のいずれか1項に記載の装置。 - Nが3および4のうちの1つである、請求項6に記載の装置。
- Nがユーザー制御の下で設定される、請求項4および5のいずれか1項に記載の装置。
- 各スタックポインタ値をそれぞれ保存する複数のスタックポインタレジスタを備え、
前記処理回路が例外レベルで動作しており、かつ、スタックアラインメントチェック回路を前記例外レベルで無効とさせるかどうか制御するための各スタック構成パラメータを有する場合、前記処理回路が、使用に対して前記複数のスタックポインタレジスタのそれぞれ1つに関連付けられた複数の前記例外レベルで動作するよう構成される、請求項1から請求項8のいずれか1項に記載の装置。 - データを処理するための装置であって、
プログラム命令に応じてデータ処理動作を実行するための処理手段と、
スタックポインタ値を保存するためのスタックポインタ手段であって、前記処理手段に連結され、前記スタックポインタ値がスタックデータストアのメモリ内のアドレスを示す、手段と、
アライメントをチェックするためのスタックアラインメントチェック手段であって、前記処理手段および前記スタックポインタ手段に連結され、前記スタックポインタ値が所定のスタックアライメント条件と一致するかどうか検出するために前記スタックポインタ値によって指定されたアドレスで前記スタックデータストアへのメモリアクセスを指定するプログラム命令に応答するように構成された、手段と、
アライメントチェックを制御するためのアラインメントチェク制御手段であって、前記スタックアラインメントチェック手段に連結され、スタック構成パラメータに応答して、メモリアクセス時に実行されるさらなるアライメントチェックとは独立して、選択的に前記スタックアラインメントチェック手段を無効にする、手段と、を備える、装置。 - データを処理する方法であって、
プログラム命令に応じてデータ処理動作を実行するステップと、
スタックポインタレジスタ内にスタックデータストアのメモリ内のアドレスを示すスタックポインタ値を保存するステップと、
前記スタックポインタ値によって指定されたアドレスで前記スタックデータストアへのメモリアクセスを指定するプログラム命令に応じて、前記スタックポインタ値が所定のスタックアライメント条件と一致するかどうか検出するステップと,
スタック構成パラメータに応答して、メモリアクセス時に実行されるさらなるアライメントチェックとは独立して、選択的に前記検出ステップを省略するステップと、を含む、方法。 - 前記さらなるアライメントチェックがすべてのメモリアクセスに対するアライメントチェックを含む、請求項11に記載の方法。
- 前記スタックメモリアクセスが、
(i)前記スタックポインタ値によって指定されたスタックアドレスのトップで開始する前記スタックメモリへ1つまたは複数のデータ値を保存し、かつスタックアドレスの新しいトップを示すために前記スタックポインタ値を更新する、スタックプッシュ動作、
(ii)前記スタックポインタ値によって指定されたスタックアドレスのトップで開始する前記スタックメモリから1つまたは複数のデータ値を読み込み、かつスタックアドレスの新しいトップを示すために前記スタックポインタ値を更新する、スタックポップ動作、のうちの1つである、請求項11および12のいずれか1項に記載の方法。 - 任意のメモリアドレスで前記メモリへの汎用アクセスを指定するプログラム命令に応答して、前記アドレスが所定の汎用アライメント条件と一致するかどうか検出する汎用アラインメントチェック回路のステップを含む、請求項11、12および13のいずれか1項に記載の方法。
- 一般的な構成パラメータに応答して、スタックメモリアクセス時に、前記スタックポインタ値を使用して実行されるアライメントチェックとは独立して、選択的に前記汎用アラインメントチェックを無効にする、請求項14に記載の方法。
- 前記スタックポインタ値を含む前記所定のスタックアラインメント条件が、
制約がない、
Nが0でない整数値である、2Nの倍数である整数、
のうちの1つである、請求項11から15のいずれか1項に記載の方法。 - Nは3および4のうちの1つである、請求項16に記載の方法。
- Nはユーザー制御の下で設定される、請求項16および請求項17のいずれか1項に記載の方法。
- それぞれのスタックポインタレジスタに複数のスタックポインタ値を保存するステップと、および前記処理回路が例外レベルで動作する場合、使用時に前記複数のスタックポインタレジスタのそれぞれ1つに関連付けられた複数の前記例外レベルで作動するステップと、スタックアラインメントチェックが前記例外レベルで実行されるかどうかを制御するための各スタック構成パラメータを有するステップと、を含む、請求項11から18のいずれか1項に記載の方法。
- 請求項11から19のうちのいずれか1項に記載の方法を実行するようにコンピュータを制御するコンピュータープログラムを含む仮想マシン。
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