JPH02287741A - メモリ参照について選択可能整列検査を実行するマイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体マイクロプロセッサの分野に関する。

〔従来の技術及び発明が解決しようとする問題点〕

本発明は、マイクロプロセッサの内部で「モードビット
」によ多制御される整列検査機能を実行する方式を扱う
。この概念を使用すると、プログラマ−は、メモリ参照
が整列されていないアドレスに対するものである場合に
故障が発生されるか否かを選択することがきる。本発明
の現時点で好ｔＬい実施例は、４８６　ＴＭプロセッサ
としても知られているＩｎｔｅｌ　８０４８６マイクロ
プロセツサのアーキテクチャに組込まれる。４８６　　
マイクロプロセッサは、同じように３８６　　プロセッ
サと呼ばれているＩｎｔｅｌの８０３８６マイクロプロ
セツサを改良したものである。（Ｉｎｔｅｌ　＋８０３
８６．３８６．８０４８６及び４８６はＩｎｔｅｌＣｏ
ｒｐｏｒａｔｉｏｎの商標である。）８０４８６マイク
ロプロセツサは、Ｘ８６シリーズのプロセッサの中の１
つの型である３２ビツト高性能プロセツサである。これ
は、オブジェクトコードに関し、８０３８６プロセツサ
と互換性ヲ有する。従って、８０４８６プロセツサは、
このシリーズの以前のプロセッサ用として開発されたコ
ドを実行することができる。概して、８０４８６マイク
ロプロセツサは、命令１つ当１）の平均クロック数によ
シ測定したときに性能を少なくとも２．５倍に向上させ
ることを目的として、８０３８６アキテクチヤを再実現
したものである。本発明は、この性能向上を助ける８０
４８６マイクロプロセツサのそのような１つの特徴を表
わす。

上述のように、本発明は、プログラム中のメモリ参照が
整列されていないアドレスに対するものである場合に故
障を発生するか否かを選択することができるという能力
を、マイクロプロセッサに付加スる。従来、１つのデー
タのアドレスは、アドレスがデータの長さの倍数である
場合に、整列していると考えられる。１バイトのデータ
は常に整列している。２バイトのデータは、そのアドレ
スが２の倍数であれば、整列している。４バイトのデー
タは、そのアドレスが４の倍数であれば、整列している
。その他の長さをもつデータの場合も同様である。従っ
て、アドレスがデータのサイズの倍数であるときには、
データは一般に整列している。

マイクロプロセッサの内部メモリアーキテクチャを考え
ると、整列メモリ参照の重要性は明白になる。多くのコ
ンピュータにおいては、メモＩＪ　ハ、データサイズが
メモリの幅と等しくなるように編成されている。３２ビ
ツトにより編成されたメモリであれば、４０倍数である
アドレスを有する３２ビツトの項目を、１つのメモリク
ロックサイクルの中でアクセスすることができる。（３
２ビツト語は倍長語又はｄ語と呼ばれる場合が多い−１
つのｄ語は４つの別個のバイト、たとえば、０゜１．２
及び３から構成されている。）８０３８６ＣＰＵと、８
０４８６　ＣＰＵは、共に、任意のアドレスでデータを
参照することができる。参照が整列されていない場合に
は、マイクロプロセッサは、性能の上で不利になる。こ
れは、データをアクセスする、すなわち、参照するため
に、追加のメモリサイクルを必要とするという状況とな
って現われる。

アドレス３で始まる３２ビツトｄ語をメモリ参照する場
合を考える。従来の方法においては、プロセッサは２つ
のｄ語を参照する。すなわち、まず、バイト３を取出す
ためにアドレス０で始まるｄ語を参照し、次に、残るバ
イト４．５及び６を取出すためにアドレス４で始まるｄ
語を参照することになるであろう。必要なバイトをアク
セスした後、プロセッサは、何らかの方法によって、そ
れらのバイトを一体に接合して、データ項目、すなわち
、メモリ参照を再構成する。すなわち、従来の方法は、
少なくとも２つの点で、すなわち、（１）少なくとも２
つの付加メモリサイクルが必要である点と、（２）デー
タ項目を新たな記憶場所に再構成、す力わち「接合」す
るという点で不利である。

この欠点を回避するために、この方法に代わるいくつか
の方法が試みられている。たとえば、８０３８６におい
ては、メモリ参照ごとに、それを進行するインラインコ
ードを挿入することによシ、整列検査を実行することが
できる。このコードはレジスタへアドレスを発生し、次
に、レジスタの下位ビットをマスキングする。マスキン
グ動作は、同じレジスタコンポーネントを取出し且つ整
列変位を加えることによシ、実現される。基本的には、
この方法を使用して各メモリ参照を進行するには、一連
の３つの別個の命令が実行されなければならない。通常
のプログラムでは、それらの命令の半分が何らかの方法
によシメモリを参照するので、これは許容しえないオー
バヘッドを表わす。すなわち、性能は２０から３０パー
セントも劣化してしまう。

機械の中には、全てのメモリ参照を整列させなければな
らないものもあシ、その中で最も顕著なのが新しいＲＩ
　ＳＣプロセッサである。このような機械は、整列され
ていないデータへの参照に際して、必ず故障を起こす。

しかしながら、故障は選択可能ではないので、常に必ず
故障が発生されることになる。非人工知能環境の多く（
特にＣ０ＢＯＬ）は整列されていないデータを参照する
能力から利益を受けているので、これは問題である。

別の種類の機械では、整列されていない参照が可能であ
るが、上述のような性能の低下を伴なう。

そのような機械はＩｎｔｅｌ　８０３８６　、Ｄｉｇｉ
ｔａｌのＶＡＸ　及びＩＢＭ３７０を含む。従って、こ
の分野で必要とされているのは、上述のような性能上の
不利がなく、任意に整列されていないアドレスに対し故
障を発生する新たな方法である。

以下の説明から明らかであるように、本発明は、ユーザ
ーによシ選択可能であυ且つ追加命令を必要としない整
列検査を実行する手段を提供する。

さらに、本発明は、整列検査手順に関して２つのマスキ
ンクレベル、スナワチ、アプリケーションレベルト、オ
ペレーティングシステムレベルトニおけるマスキングを
支援する。トラップ又は故障自体をマスクすることが可
能であるので、本発明は、ユーザーに、整列検査を制御
する２つの機会を与えることになる。

従って、本発明の目的は、偶発的にデータが整列してい
ない状態を検出する手段を提供することである。プログ
ラムデバッグのために、データを整列させることは性能
を和尚に向上させる。

本発明の別の目的は、ポインタの種類を識別するために
下位のアドレスビットを使用し、続いて、整列アドレス
を得るためにそれらの夛グビットを「調整する」ように
小さな変位を使用するある穫の人工知能（ＡＩ　）プロ
グラムにおいて、整列故障を発生する手段を提供するこ
とでおる。本発明は、性能の大きな低下を伴なわずに、
ポインタの型の検査を実行する。実験測定によれば、本
発明は、８０３８６マイクロプロセツサで実行される平
均的なＡＩプログラムについて、３０パーセントの性能
向上を実現することがわかっている。別の研究では、他
の機械において２０パーセントの向上が示されている。

〔問題点を解決するための手段〕

整列していないデータの参照を検出する手段を含むマイ
クロプロセッサを説明する。検出手段は、それがイネー
ブルされ且つ整列していないデータオブジェクトに対し
て参照が実行されたときに、現在プログラムの実行を中
断する故障が発生されるように、選択可能である。検出
手段は、ここで説明スるマイクロプロセッサのセグメン
テーション装置の一部である。好ましい実施例において
は、マイクロプロセッサは、様々な％権しベルであるい
くつかのデータオブジェクトに対するアクセスを許可す
る保護メカニズムをさらに有する。

検出手段は、マイクロプロセッサ内に記憶されている２
つのモードビットを含む。第１のモードビットは、最下
位の特権をもつ実行レベル（すなワチ、アプリケーショ
ンレベル）で故障のマスキングを実行し、第２のモード
ビットは、最上位の特権レベル（スなわチ、オペレーテ
ィングシステムレベル）で故障のマスキングを実行する
。従って、モードビット、ず力わち、マスクビットに対
するアクセスは２つの異なるレベルで行われることに々
る。２つのモードビットは、検出手段をイネーブルさせ
るべきときには、共に、「１」にセットされなければな
らない。整列検査を任意にイネーブルするために２つの
別個のモードビットを使用することによシ、プログラミ
ングに関して最良の融通性が得られる。

〔実施例〕

本発明は、以下に挙げる本発明の好ましい実施例の詳細
な説明及び添付の図面から、さらに十分に理解されるで
あろう。ただし、好ましい実施例の説明と、それを示す
図面は、本発明を特定の実施例に限定するものと解釈さ
れてはならず、単に説明と理解を助けるために提示され
るにすぎない。

整列していないメモリ参照が検出されるたびに、故障を
発生すべきか否か含選択する手段を含むマイクロプロセ
ッサを説明する。以下の説明中、本発明を完全に理解さ
せるために、特定のビット長さ、レジスタ内容、論理図
などの多数の事項を特定して詳細に挙げるが、本発明を
実施する際に、そのような特定の詳細な事項を採用する
必要はないことは、当業者には自明であろう。また、本
発明を無用にわかシにくくするのを避けるため、周知の
構造や回路を詳細に示さない場合もある。

詳細な実施例を説明する前に、まず、８０４８６マイク
ロプロセツサのいくつかのアーキテクチャ上の特徴を考
えてみることは、本発明を理解するためには有益である
。

基本マイクロプロセッサのアーキテクチャコンピュータ
が我々の社会で果たす役割がますます重要になるにつれ
て、保護仮想アドレスモト（保護モード）を実現するマ
イクロプロセッサは多くなっている。８０４８６マイク
ロプロセツサに組込まれた保護モードによれば、複数の
アプリケーションを同時に実行することができるが、１
つのアプリケーションにおける故障が他のアプリケーシ
ョンに影響を及ぼさないように、アプリケーションを互
いに隔離している。保護メカニズムの中心を成す特徴は
セレクタである。プログラムは、システムのいずれかの
部分を直接アクセスするのではなく、１つのシステムオ
ブジェクトに対するアクセスを許可するセレクタを扱う
。各オブジェクトに対し、それと関連する情報、たとえ
ば、そのオブジェクトの場所、サイズ、使用制限などに
関する情報が存在している。８０４８６マイクロプロセ
ツサにおいては、記述子と呼ばれるセレクタによシ参照
されたデータを、オペレーティングシステムのみがアク
セスする。

記述子はシステムオブジェクトを詳細に記述する。メモ
リセグメントはシステムオブジェクトの一種である。そ
の他のシステムオブジェクトとしては、保護メカニズム
を支援する表、プロセッサ状態を記憶す、る特殊セグメ
ントなどがある。ハードウェアは、セレクタを検査する
ことによシ、そのセレクタがどの記述子と関連している
かを判定し、記述子が指示しているオブジェクトを判定
する。記述子が指示する項目の１つは、オブジェクトの
特権レベルである。プログラムがセレクタによってオブ
ジェクトに対するアクセスを要求したとき、アクセスは
否定される（要求が保護メカニズムの規則に違反してい
る場合には、制御は、そのプログラムから、オペレーテ
ィングシステム中の指定ルーチンへ移行する）か、アク
セスは認められはするが許可されない（たとえば、オブ
ジェクトが、現在、メモリにない場合には、オペレテイ
ングシステムのルーチンはオブジェクトをメモリ内ヘス
ワツプし、制御をプログラムに戻す）か、要求された特
権レベルでアクセスが許可される。

８０４８６プロセツサは、第１図に示すように３゜２．
１．０と番号付けされた、徐々に大きくなる４つの特権
レベルを支援する。特権レベル０は最上位の特権レベル
である。コードセグメント（Ｃ８）レジスタにおけるセ
レクタの特権レベルは現在実行中のルーチンの優先を識
別するもので、現在特権レベル（ＣＶＬ）　　と呼ばれ
る。信頼性を保つため、オペレーティングシステムの最
も信頼しうるコードのみが最上位特権レベル（ＣＰＬ＝
０）でランする。故障を生じるおそれのあるアプリケー
ションは最下位レベル（ＣＰＬ＝３）　でランされる。

第１図では、様々な特権レベルを一連の同心リングとし
て示している。（４！権という用語は、通常では許可さ
れない権利又は利益を示唆する。

８０４８６マイクロプロセツサにおいては、最も内側の
リングでランする手順は外側のリングにあるデータオブ
ジェクトをアクセスすることができるが、外側のリング
の手順はよシ大きな特権をもつ内側のリングのオブジェ
クトをアクセスできない。）以下にさらに詳細に説明す
るが、本発明では、整列検査機能をアプリケーションレ
ベル（たとえ１１’ｆ、ＣＰＬ＝３　）ト、オペレーテ
ィングシステムレベル（たとえば、ＣＰＬ＝０）の双方
でマスキングすることができる。このように、２つの異
なる特権レベルでマスキングを選択可能である念め、本
発明は、整列していないデータの参照時に常にトラップ
するか、全くトラップしないかのいずれかである機械と
も互換性をもっている。１例を挙げれば、オペレーティ
ングシステムレベルで、整列検査機能をリセット時にデ
ィスエーブルすることによシ、それに８０３８６マイク
ロプロセツサとの互換性を与えても良い。

Ｃ又はＰａ５ｃａｌのようなある種のプログラミング言
語においては、コンパイル時にデータの型が宣言された
とき、セレクタにはそのデータの型が永久的にタグ付け
される。言いかえれば、プログラムの実行中に、データ
の型は変化しない。しかしながら、ＬＩＳＰ又はＰｒｏ
ｌｏｇなどのいくつかのＡＩ言語では、ラン／時間の型
の割当てにさらに融通性が盛シ込まれている。そのよう
な言語の場合には、プログラムの実行につれて、データ
の型は変化する可能性がある。そのため、ユーザは、複
数の型に作用する関数（たとえば、Ｘを整数、短精度実
数、長精度実数、複索数などとしたときの〆Ｙ）を規定
することができる。従って、プログラム中の特定の１点
におけるデータの型に応じて、複数の機能を実行できる
。

ＬＩＳＰプログラム又はＰｒｏｌｏｇプログラムにおい
ては、ポインタフィールドはアドレスと、データの型の
双方を指示する。データの型を識別する項目はタグと呼
ばれる。プログラマ−は、３２ビツトポインタの最下位
２ビツトを最上位タグピットとして使用する。データの
型がある１つの盤でなければならないか又は演算が無効
である場合、あるいは、プログラマ−がデータの型を圧
倒的に多い頻度である１つの型であると予期する場合に
は、ユーザーは、タグが所与の値であると仮定するコー
ドを発生することができる。このコードは下位タグピッ
トを取消す。たとえば、タグが２の値を有するならば、
コードは、タグピットを相殺するために、−２の値を加
算すると考えられる。

このオフセット又は取消しは変位としても知られている
。変位が正しければ、メモリ項目は整列しており、故障
又はトラップを受けずにデータを参照することができる
。

本発明を使用してＡＩプログラムを実行する場合、変位
がタグと整合している限ムメモリ参照は整列している。

しかしながら、変位がタグと整合しない場合には、本発
明の整列検査装置は、任意に、トラップ又は故障を発生
する。これが起こると、現在実行場所（Ｃ８：ＥＩＰ）
と、フラグレジスタの内容（ＥＦＬＡＧＳ）　とはスタ
ックにセーフ東れ、制御は、割込みハンドラとして知ら
れるソフトウェアルーチンへ移行する。それぞれの故障
条件と関連する１つの特定の割込み番号がある。

スタックにセーブされた命令ポインタは、故障が起こつ
念後、その故障の原因となった命令を指示する。そこで
、オペレーティングシステムはその条件を修正すること
ができ、プログラムの実行を再開することができる。

マイクロプロセッサの全体ブロック線図第４図に関して
説明する。第４図には、以上説明した整列検査機能を組
込んだ本発明によるマイクロプロセッサが全体ブロック
線図の形で示されている。マイクロプロセッサは、３２
ビット外部データバス３０に結合されると共に、アドレ
スバス３１及びいくつかの別の制御線にさらに結合され
ているバスインタフェース装置１０を含む。バスインタ
フェース装置１０が扱うのは物理（ハードウェア）アド
レスのみであるので、オペランドアドレスは、まず、セ
グメンテーション装置１４と、ベージング装置１３とを
通過しなければならない。また、バスインタフェース装
置１０には、キャッシュ装置１２と、先取シ装置１１も
結合されている。先取シ装置は、次の命令アドレスのメ
モリの内容を取出すために、絶えずバスインタフェース
装置に対し間合せしている。先取り装置は、データを受
信すると、直ちにそのデータを待ち行列の中に挿入し、
待ち行列が一杯でなければ、さらに別の３２ビツトのメ
モリ内容を要求する。

キャッシュ装置１２は、データキャッシュと、キャッシ
ュメモリのアクセツシングｌｔ制御ｔルコントローラと
を含む。先取シ装置１１と、キャッシュ装置１２とは、
共に、３２ビツトバスを介してセグメンテーション装置
１４に結合されている。

セグメンテーション装置１４は区分化アドレスを線形ア
ドレスに変換する。

セグメンテーション装置１４は、「ＬＡ（すなわち、Ｌ
ｉｎｅａｒ　Ａｄｄｒｅｓｓ　　（線形アドレス））バ
ス」とも呼ばれる３２ビツト線形アドレスバス２０を介
して、ベージング装置１３と、キャッシュ装置１２とに
結合されている。ベージング装置１３は、セグメンテー
ション装置１４によ多発生された線形アドレスを取出し
、それらを物理アドレスに変換する。ページングがディ
スエーブルされた場合には、セグメンテーション装置の
線形アドレスが物理アドレスになる。ベージングがイネ
ーブルされると、８０４８６マイクロプロセツサの線形
アドレスはページと呼ばれる複数の４０９６バイトブロ
ツクに分割される。それぞれのページを全く異なるアド
レスにマツピングすることができる。

本発明を理解するために、便宜上、セグメンテーション
装置１４は市販のＩｎｔｅｌ　８０３８６マイクロプロ
セツサに使用されているのと同じ装置であると仮定して
も良い。Ｉｎｔ、ｅｌ　８０３８６マイクロプロセツサ
のセグメンテーション装置及びベージング装置は、１９
８５年６月１３日に出願された同時係属出願−出願番号
７４４，３８９．　　名称ｒＭｅｍｏｒ７　Ｍａｎａｇ
ｅｍｅｎｔ　ｆｏｒ　ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＪ
。

譲受人は本発明と同じである−に説明されている。

マイクロプロセッサ内で、命令は命令デコーダ装置１５
に結合される。デコーダ装置は先取シ装置と同じように
動作し、先取シ待ち行列から個々のバイトを取出して、
次の命令を完了するために必要なバイトの数を決定する
。デコーダ装置は制御装置１９と共に動作するが、制御
装置１９は、マイクロコード命令を記憶しておシ、マイ
クロプロセッサに対して複数の制御信号シーケンスを供
給する。命令デコーダ装置１５は制御装置１９に結合さ
れるものとして示され、その制御装置１９はセグメンテ
ーション装置１４と、データ装置１８と、浮動小数点装
置１７とに結合されるものとして示されている。データ
装置１８は、Ｉｎｔｅ１８０３８６プロセツサによシ実
行されるＡＬＵ機能と同様にしてＡＬＵ機能を実行する
演算論理装置（ＡＬＵ）である。

マイクロプロセッサは、浮動小数点演算を実行する浮動
小数点装置１７をさらに含む。浮動小数点装置１７並び
にマイクロプロセッサのその他の装置の厳密な構成は、
本発明を理解する上で重要では外い。以下、本発明を理
解するために必要である場合に限シ、マイクロプロセッ
サの様々な装置の間の信号の流れを説明する。

好ましい実施例の説明 本発明の選択可能整列検査装置は、外部からは、プログ
ラマ−には２つの断状態（モード）ビットとして現われ
ているように見える。−万のビットはＥＦＬＡＧＳレジ
スタ内に位置し、ＡＣ（整列検査）ビットと呼ばれる。

ＥＦＬＡＧＳ　レジスタは現在命令流れに関する状態情
報を保持する（ＥＩＰレジスタは現在実行中の命令のア
ドレスを記憶している）と共に、異なる様々な命令に関
連するいくつかのフィールドを保持する。ＡＭ（整列マ
スキング）ビットと呼ばれる他方のビットは、制御レジ
スタＣＲＯ内に位置している。

次に、第２図を参照して、ＥＦＬＡＧＳ　　レジスタの
詳細を説明する。（尚、フラグピッ）１，３゜５．１５
及び１９から３１は「不定」である。）ＡＣビットはビ
ット位置１８に位置している。ＡＣビットは、メモリ参
照が整列していないアドレスである場合に、故障の発生
をイネーブルする。たとえば、これは、奇数アドレスに
対する語アクセス、又は０Ｍ０Ｄ４ではないアドレスに
対するｄ語アクセス、又はＯ！１ｌｉＯＤ８ではないア
ドレスに対する８バイト参照によシ引起こされると考え
ることができる。整列の故障はレベル３でのみ発生され
る。すなわち、レベル０．１及び２では、ＡＣビットの
設定は無視される（暗示的に０）。

記述子衣に対する（セレクタロードに関する）参照は、
記述子衣を「出現させている」命令がレベル３で実行さ
れている場合でも、暗示的にレベル０の参照である。好
ましい実施例では、整列の故障は、誤シコード０を伴な
って、割込みビット１７を介して報告される。（ビット
１γは、１に設定されたとき、現在実行中の命令流れが
Ｘ８６コードでちることを示す仮想モード（ＶＭ）ビッ
トである。） 以下の表は、マイクロプロセッサの様々なデータの型に
ついて要求される整列を示したものである。

第１表 整列検査機能はタスクごとに別個にイネーブルされなけ
ればならないので、各タスクが独自のＦＥＦＬＡＧＳＪ
　　の「コピー」を有していることから、この機能はＥ
ＦＬＡＧＳレジスタに含まれている。

次に第３図に関して説明する。第３図には、整列マスク
制御ピッ）（ＡＭ）を記憶する制御レジスタ（ＣＲＯ）
が示されている。制御レジスタＣＲＯは、マイクロプロ
セッサのページング及び数値コプロセッサ動作を調整す
るいくつかの制御レジスタの中の１つである。第３図に
示すように、整列マスク制御ビットはＣＲＯのビット位
［１８にある。ＡＭビットは、ＥＦＬＡＧＳにおけるＡ
Ｃビットが整列故障を許容できるか否かを制御する。Ａ
Ｍ＝０のとき、検査はディスエーブルされる（たと、ｔ
ば、８０３８６マイクロプロセツサの互換性）が、ＡＭ
＝１のときには検査はイネーブルされる。届ビットは、
特権レベル０でだけ、おそらくはオペレーティングシス
テムによってのみアクセス可能である。オペレーティン
グシステムは、それが適切な割込みハンドラを含んでい
る場合に限シ、整列故障をイネーブルするために、この
ビットを１に設定する。

整列検査をイネーブルするために２つのビットを使用す
ることにより、大きな融通性が得られる。

入Ｍビットは、全てのタスクに対して大域的であるレジ
スタＣＲＯの中に位置しているので、大域的にオペレー
ティングシステムを制御し、オペレーティングシステム
によってのみ参照可能である。

オペレーティングシステムが適切な割込みノ１ンドラ（
たとえば、ＣＲＯのビット１７）を含んでいるならば、
ＡＭビットは、通常、オペレーティングシステムが初期
設定される゛ときにセットされる。

ＡＣビットはアプリケーションレベルの制御を実行する
。このビットは、タスクスイッチでスワップされ且つレ
ベル３で実行中のアプリケーションによシアクセス可能
であるＥＦＡＧＳレジスタにある。ＥＦＬＡＧＳはタス
クスイッチにおいてスワップされるので、各タスクが専
用のＥＦＬＡＧＳのコピーを有するかのように、従って
、独自の整列検査器のコピーを有するかのように見える
。通常、ＡＩプログラムはレベル３、すなわち、アプリ
ケーションレベルでのみ整列検査を実行させれば良い。

２つのマスクビットに対するアクセスを可能にすること
によシ、プログラマ−はＣ整列検査が実行されるか否か
を選択するための２つの機会、すなわち、アプリケーシ
ョンレベルにおける機会（ＥＦＬＡＧ８　レジスタをプ
ログラムによシフリア又はセットすることができる）と
、オペレーティングシステムレベルにおける機会（ＡＭ
ビットがクリア又はセットされる）とを有することにな
る。

尚、２つのビットは共に全てのレベルでマスキングを実
行する。しかしながら、ＡＣはレベル３以外の全てのレ
ベルで暗示的にマスクされるが、ＡＭビットはレベル０
でセット／リセット（すなわち、制御）可能となるだけ
である。

本発明の整列検査器は、整列していないデータへのアク
セスを認識することを中心として実現されている。これ
は、３２ビツト線形アドレスバス２０（第４図を参照）
の下位３ビツトと、バスサイクルの長さとを使用して、
命令デコーダ装置１５又は制御装置１９による命令に従
って実行される。

整列していないデータの参照による故障は、線形アドレ
スも発生するセグメンテーション装置１４の中で発生さ
れる。故障は制御装置１９によシサービスされる。

以下の表は、異なる長さのバスサイクルについて、整列
していないデータのアクセスをＬＡババス０の下位３ビ
ツトの値との関係で規定したものである。バスサイクル
の長さは、命令デコーダ装置１５又は制御装置１９から
の１バス要求型」フィールドを復号することによシ決定
される。

第２表 整列していないアクセスが起こったことが判定されてし
まえば、故障を発生するために必要な他の条件を判定す
るのは比較的簡単である。第５図に関して説明すると、
第５図には、整列検査論理回路の回路図が示されている
。論理ゲート４０〜４４と、ラッチ４１及び４５とは、
セグメンテーション装置１４がＬＡババス０を駆動して
おり且つバスサイクルは打切りとならないことを確実に
保証するために、セグメンテーション装置１４から受信
した信号を復号する目的で使用される。

ＬＡババス０の最下位の３ビツトは信号線５１〜５３に
現われる。それらの信号は、命令デコーダ装置１５又は
制御装置１９からのバス要求型フィルド信号と、ゲート
４６及び６９の入力端子において組合される。概して、
ゲー）４６．４Ｂ。

４９及び６７〜７２は組合されて、第２表に従って整列
していない参照のバイト長さを示す一連の信号を発生す
る。たとえば、ゲート４６は、２バイトの整列していな
い参照を意味する信号を信号線８０に発生し；ゲート６
７は、４バイトの整列していない参照を意味する信号を
信号線８１に発生しニゲ−ドア１は、８バイトの整列し
ていない参照を意味する信号を信号線８２に発生し；ゲ
ート４９は、４ＮＤの整列していない参照を意味する信
号を信号線８３に発生する。信号線８０〜８３のそれぞ
れの信号はゲート４７によりＯＲされ、その結果はラッ
チ５０に蓄積される。（第５図のラッチと関連する記号
Ｐ１及びＰ２は、それぞれのラッチがクロックされる位
相を示す。たとえば、ラッチ４１及び５９がシステムク
ロックの位相２でクロックされるのに対し、ラッチ４５
．５０及び６２は次のクロックパルスの位相１でクロッ
クされる。） 信号線５４及び５５に現われるＡＭビットとＡＣビット
は、ＡＮＤゲート５７に入力される。整列していないと
きの故障を発生するためには、それらのビットは共に「
１」でなけれはならない。

ゲート５７の出力は、信号線５６に供給されるプログラ
ムの特権レベルと共に、ラッチ４５及び５０の出力とゲ
ート６３においてＡＮＤされる。現時点で好ましい実施
例における特権レベルは、制御装置１９のＣＰＬビット
による決定に従って、レベル３でなければならない。ゲ
ート５８〜６２は、バスサイクルの型がＡＣ違反を許容
する型であることを確実に保証するために、ＡＮＤゲー
ト６３にさらに入力を供給する。（あるサイクルでは、
ＡＣ違反が許容されない。たとえば、分岐サイクルは、
定義上、１バイトのサイクルであるので、分岐サイクル
ではＡＣ違反は許されない。）ゲート６３の出力はＡＮ
Ｄゲート６５の一万の入力端子に結合される。ゲート６
５に対する他方の入力は、故障信号が発生される前にマ
イクロプロセッサのパイプラインが解放されていること
を示す信号を供給する信号線６６から得られる。要する
に、ＡＣビットとＡＭビットとのＡＮＤ演算に加えて、
第５図の論理は、いずれのシステムセグメントに対して
もアクセスが実行されていないこと及び適正なバスサイ
クルが実行されていることを確実に保証するように設計
されている。ＡＮＤゲート６５は、５ＩＮＴＲ（セグメ
ンテーション装置割込み）と呼ばれる信号を信号線６７
に発生する。この信号は、上記の条件の全てに適合した
とき、必ず制御装置１９に結合される。

制御装置は、５ＩＮＴＲを受信すると、直ちに全ての実
行を停止させ、この整列検査故障をサービスするために
措置を構じる。制御装置は２つのノー・オペレーション
（ＮＯＰ）フロックを挿入し、次に、整列検査故障に関
する入口点にマイクロコードを押入れる。その後、マイ
クロコードは、戻シアドレスを記憶し且つユーザープロ
グラムに故障を報知するために必要であることの全ての
実行を引継ぐ。

以上、選択可能な整列検査を実行するマイクロプロセッ
サを開示した。

【図面の簡単な説明】

第１図は、本発明によるマイクロプロセッサによシ提供
される４つの特権レベルを、最も保護性の高いレベルを
レベルＯとして、また、最も保護性の低いレベルをレベ
ル３として示す図、第２図は、本発明によるマイクロプ
ロセッサの内部に配置され、特権レベル３における整列
していないデータへのアクセス時の故障を支援するため
の、上位１６ビツト中に規定された余分のビット（ＡＣ
ビット）を有するＥＦＬＡＧＳレジスタを示す図、第３
図は、ＥＦＬＡＧＳ中のＡＣ′とットが整列故障を許容
できるか否かを制御する整列マスキングピッ）（ＡＭ）
を蓄積する機械状態制御レジスタ（ＣＲＯ）を示す図、
第４図は、本発明のマイクロプロセッサの全体ブロック
線図、第５図は、本発明の現時点で好ましい実施例にお
いて整列検査がどメンテ−ジョン装置、１５・・・・命
令デコーダ装置、１７・・・・浮動小数点装置、１８・
・・・データ装置、１９・・・・制御装置、２０・・・
拳３２ビット線形アドレスバス、３０・・・・３２ビッ
ト外部データバス、３１・・・・アドレスバス。

Claims (3)

【特許請求の範囲】
1. （１）データを記憶するメモリと； プログラムを実行する制御装置と； 前記メモリの内部の任意のアドレスに記憶されているデ
   ータを参照する参照手段と； 整列していないデータの参照を検出し、イネーブルされ
   た時且つ前記参照手段が整列されていないデータを参照
   した時に、前記プログラムを中断する故障を発生するよ
   うに選択可能である検出手段を具備するマイクロプロセ
   ッサ。
2. （２）データを記憶するメモリと； プログラムを実行する制御装置と； 前記メモリの内部の任意のアドレスに記憶されているデ
   ータを参照する参照手段と； 前記プログラムの特権レベルに従つてデータオブジェク
   トに対して選択されたアクセスを許可する保護メカニズ
   ムと； 整列していないデータの参照を検出し、イネーブルされ
   た時且つ前記参照手段が整列されていないデータを参照
   した時に、前記プログラムを中断する故障を発生するよ
   うに、任意にイネーブルされる検出手段を含み、区分化
   アドレスを線形アドレスに変換するセグメンテーシヨン
   装置とを具備するマイクロプロセッサ。
3. （３）任意のアドレスでデータオブジェクトに対しアド
   レスを許可するマイクロプロセッサにおいて、ある特権
   レベルでデータオブジェクトに対するアドレスを許可す
   る保護メカニズムと、整列していないデータの参照を検
   出し、イネーブルされた時且つ整列されていないデータ
   オブジェクトに対して参照が実行された時に、故障を発
   生するように、選択可能である検出手段と、最下位特権
   レベルで前記故障をマスキングする第１のモードビット
   と、最上位特権レベルで前記故障をマスキングする第２
   のモードビットとを含み、前記検出手段をイネーブル／
   ディスエーブルする制御手段とを具備するマイクロプロ
   セッサ。