JPH05257807A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
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- JPH05257807A JPH05257807A JP4055417A JP5541792A JPH05257807A JP H05257807 A JPH05257807 A JP H05257807A JP 4055417 A JP4055417 A JP 4055417A JP 5541792 A JP5541792 A JP 5541792A JP H05257807 A JPH05257807 A JP H05257807A
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Abstract
(57)【要約】
【目的】 本発明は２段キャッシュ方式のキャッシュメ
モリを制御するキャッシュメモリ制御装置に関し、１次
キャッシュメモリに続いて２次キャッシュメモリにもミ
スヒットが発生した場合のアクセスタイムを短縮するこ
とができるキャッシュメモリ制御装置を提供することを
目的とする。 【構成】 メインメモリ１２からブロックＢを読み出し
て２次キャッシュメモリ１４に書き込む際、このブロッ
クＢを１次キャッシュメモリ１３にも同時に書き込むよ
うに構成する。
モリを制御するキャッシュメモリ制御装置に関し、１次
キャッシュメモリに続いて２次キャッシュメモリにもミ
スヒットが発生した場合のアクセスタイムを短縮するこ
とができるキャッシュメモリ制御装置を提供することを
目的とする。 【構成】 メインメモリ１２からブロックＢを読み出し
て２次キャッシュメモリ１４に書き込む際、このブロッ
クＢを１次キャッシュメモリ１３にも同時に書き込むよ
うに構成する。
Description
【０００１】
【産業上の利用分野】この発明は、１次キャッシュメモ
リと２次キャッシュメモリを有する２段キャッシュ方式
のキャッシュメモリを制御するキャッシュメモリ制御装
置に関する。
リと２次キャッシュメモリを有する２段キャッシュ方式
のキャッシュメモリを制御するキャッシュメモリ制御装
置に関する。
【０００２】
【従来の技術】一般に、コンピュータにおいては、主記
憶装置（以下、「メインメモリ」という）のアクセスタ
イムと中央処理装置（以下、「ＣＰＵ」という）のサイ
クルタイムの整合をとるキャッシュメモリが設けられ
る。このキャッシュメモリは、高速、小容量のメモリに
より構成され、ＣＰＵからみたメインメモリの見かけ上
のアクセスタイムを改善するようになっている。通常、
このキャッシュメモリは１段だけ設けられるが、メイン
メモリのサイクルタイムとＣＰＵのアクセスタイムとの
差がかなり大きいような場合には、２段設けられること
がある。
憶装置（以下、「メインメモリ」という）のアクセスタ
イムと中央処理装置（以下、「ＣＰＵ」という）のサイ
クルタイムの整合をとるキャッシュメモリが設けられ
る。このキャッシュメモリは、高速、小容量のメモリに
より構成され、ＣＰＵからみたメインメモリの見かけ上
のアクセスタイムを改善するようになっている。通常、
このキャッシュメモリは１段だけ設けられるが、メイン
メモリのサイクルタイムとＣＰＵのアクセスタイムとの
差がかなり大きいような場合には、２段設けられること
がある。
【０００３】図３は、このような２段キャッシュ方式の
キャッシュメモリを有するコンピュータの構成を示すブ
ロック図である。図において、ＣＰＵ１１とメインメモ
リ１２の他に、１次キャッシュメモリ１３と２次キャッ
シュメモリ１４が設けられている。
キャッシュメモリを有するコンピュータの構成を示すブ
ロック図である。図において、ＣＰＵ１１とメインメモ
リ１２の他に、１次キャッシュメモリ１３と２次キャッ
シュメモリ１４が設けられている。
【０００４】上記ＣＰＵ１１は、例えば、演算制御部と
メモリ管理部により構成されている。演算制御部では、
命令の取出しや解読が実行されるとともに、この解読結
果に基づいて、各種演算処理が実行される。メモリ管理
部では、ブロックＢの読出し処理や書込み処理等の制御
が実行される。
メモリ管理部により構成されている。演算制御部では、
命令の取出しや解読が実行されるとともに、この解読結
果に基づいて、各種演算処理が実行される。メモリ管理
部では、ブロックＢの読出し処理や書込み処理等の制御
が実行される。
【０００５】上記キャッシュメモリ１３，１４は、例え
ば、データアレー部と、アドレスアレー部と、判定部に
より構成されている。データアレー部には、ＣＰＵ１１
の演算制御部で要求されるデータ（命令、オペランド）
Ｄを含むブロックＢが格納されている。アドレスアレー
部には、データアレー部に格納されているブロックＢの
アドレスが格納されている。判定部では、上記演算制御
部の要求データＤがデータアレー部に格納されているか
否かが判定される。
ば、データアレー部と、アドレスアレー部と、判定部に
より構成されている。データアレー部には、ＣＰＵ１１
の演算制御部で要求されるデータ（命令、オペランド）
Ｄを含むブロックＢが格納されている。アドレスアレー
部には、データアレー部に格納されているブロックＢの
アドレスが格納されている。判定部では、上記演算制御
部の要求データＤがデータアレー部に格納されているか
否かが判定される。
【０００６】上記構成において、動作を説明する。
【０００７】ＣＰＵ１１のラン状態においては、演算制
御部から出力されるメインメモリアドレスＡが１次キャ
ッシュメモリ１３に供給される。ここで、ＣＰＵ１１の
ラン状態とは、演算制御部が動作し、メモリ管理部が停
止している状態をいう。また、メインメモリアドレスＡ
とは、メインメモリ１２における上記要求データＤの格
納位置を示すアドレスをいう。
御部から出力されるメインメモリアドレスＡが１次キャ
ッシュメモリ１３に供給される。ここで、ＣＰＵ１１の
ラン状態とは、演算制御部が動作し、メモリ管理部が停
止している状態をいう。また、メインメモリアドレスＡ
とは、メインメモリ１２における上記要求データＤの格
納位置を示すアドレスをいう。
【０００８】１次キャッシュメモリ１３に供給されたメ
インメモリアドレスＡは、その判定部において、アドレ
スアレー部の内容と比較される。これにより、データア
レー部に上記要求データＤがあるか否かが判定される。
データＤが格納されていると判定されると（ヒット）、
このデータＤがデータアレー部から読み出され、演算制
御部に取り込まれる。これに対し、データＤが格納され
ていないと判定されると（ミスヒット）、ＣＰＵ１１は
ラン停止状態となる。これにより、演算制御部が停止状
態となり、メモリ管理部が動作状態となる。
インメモリアドレスＡは、その判定部において、アドレ
スアレー部の内容と比較される。これにより、データア
レー部に上記要求データＤがあるか否かが判定される。
データＤが格納されていると判定されると（ヒット）、
このデータＤがデータアレー部から読み出され、演算制
御部に取り込まれる。これに対し、データＤが格納され
ていないと判定されると（ミスヒット）、ＣＰＵ１１は
ラン停止状態となる。これにより、演算制御部が停止状
態となり、メモリ管理部が動作状態となる。
【０００９】このラン停止状態においては、上記メイン
メモリアドレスＡが今度は２次キャッシュメモリ１４に
供給される。これにより、このメモリ１４の判定部にお
いて、そのデータアレー部に、上記データＤが格納され
ているか否かが判定される。データＤが格納されている
と判定されると（ヒット）、このデータＤを含むブロッ
クＢがデータアレー部から読み出され、１次キャッシュ
メモリ１３に書き込まれる。
メモリアドレスＡが今度は２次キャッシュメモリ１４に
供給される。これにより、このメモリ１４の判定部にお
いて、そのデータアレー部に、上記データＤが格納され
ているか否かが判定される。データＤが格納されている
と判定されると（ヒット）、このデータＤを含むブロッ
クＢがデータアレー部から読み出され、１次キャッシュ
メモリ１３に書き込まれる。
【００１０】この書込みが終了すると、ＣＰＵ１１はラ
ン状態に復帰する。これにより、１次キャッシュメモリ
１３が再びアクセスされる。その結果、１次キャッシュ
メモリ１３に書き込まれたデータＤが、このメモリ１３
から読み出され、演算制御部に取り込まれる。
ン状態に復帰する。これにより、１次キャッシュメモリ
１３が再びアクセスされる。その結果、１次キャッシュ
メモリ１３に書き込まれたデータＤが、このメモリ１３
から読み出され、演算制御部に取り込まれる。
【００１１】これに対し、データＤが格納されていない
と判定されると（ミスヒット）、上記メインメモリアド
レスＡが今度はメインメモリ１２に供給される。これに
より、このメインメモリ１２から上記データＤを含むブ
ロックＢが読み出され、２次キャッシュメモリ１４に書
き込まれる。この書込みが終了すると、ＣＰＵ１１はラ
ン状態に復帰する。これにより、再び１次キャッシュメ
モリ１３がアクセスされる。
と判定されると（ミスヒット）、上記メインメモリアド
レスＡが今度はメインメモリ１２に供給される。これに
より、このメインメモリ１２から上記データＤを含むブ
ロックＢが読み出され、２次キャッシュメモリ１４に書
き込まれる。この書込みが終了すると、ＣＰＵ１１はラ
ン状態に復帰する。これにより、再び１次キャッシュメ
モリ１３がアクセスされる。
【００１２】しかし、この１次キャッシュメモリ１３に
は、まだ、上記データＤが書き込まれていない。したが
って、この場合、ミスヒットが発生し、ＣＰＵ１１は再
びラン停止状態となる。その結果、２次キャッシュメモ
リ１４がアクセスされる。この２次キャッシュメモリ１
４には、上記データＤがすでに書き込まれている。した
がって、この場合は、このデータＤを含むブロックＢが
２次キャッシュメモリ１４から読み出され、１次キャッ
シュメモリ１３に書き込まれる。
は、まだ、上記データＤが書き込まれていない。したが
って、この場合、ミスヒットが発生し、ＣＰＵ１１は再
びラン停止状態となる。その結果、２次キャッシュメモ
リ１４がアクセスされる。この２次キャッシュメモリ１
４には、上記データＤがすでに書き込まれている。した
がって、この場合は、このデータＤを含むブロックＢが
２次キャッシュメモリ１４から読み出され、１次キャッ
シュメモリ１３に書き込まれる。
【００１３】この書込みが済むと、ＣＰＵ１１はラン状
態に復帰する。これにより、１次キャッシュメモリ１３
がアクセスされる。その結果、上記データＤが、この１
次キャッシュメモリ１３から読み出され、演算制御部に
取り込まれる。
態に復帰する。これにより、１次キャッシュメモリ１３
がアクセスされる。その結果、上記データＤが、この１
次キャッシュメモリ１３から読み出され、演算制御部に
取り込まれる。
【００１４】図４は、１次キャッシュメモリ１３でミス
ヒットが発生した後、２次キャッシュメモリ１４でもミ
スヒットが発生した場合の動作を示すタイミングチャー
トである。ここで、Ｐは１次キャッシュメモリ１３のア
クセスとヒットを示し、ＰＭは１次キャッシュメモリ１
３のヒットミスを示す。Ｓは２次キャッシュメモリ１４
のアクセスを示し、ＳＭは２次キャッシュメモリ１４の
ミスヒットを示す。Ｍはメインメモリ１２のアクセスを
示す。ＰＲ、ＳＲはそれぞれキャッシュメモリ１３，１
４へのブロックＢの書込みを示す。
ヒットが発生した後、２次キャッシュメモリ１４でもミ
スヒットが発生した場合の動作を示すタイミングチャー
トである。ここで、Ｐは１次キャッシュメモリ１３のア
クセスとヒットを示し、ＰＭは１次キャッシュメモリ１
３のヒットミスを示す。Ｓは２次キャッシュメモリ１４
のアクセスを示し、ＳＭは２次キャッシュメモリ１４の
ミスヒットを示す。Ｍはメインメモリ１２のアクセスを
示す。ＰＲ、ＳＲはそれぞれキャッシュメモリ１３，１
４へのブロックＢの書込みを示す。
【００１５】この図４からも明らかなように、従来は、
１次キャッシュメモリ１３に続いて２次キャッシュメモ
リ１４でもミスヒットが発生した場合、２次キャッシュ
メモリ１４にブロックＢを書き込んだ後、ＣＰＵ１１を
ラン状態に復帰させるようになっている。
１次キャッシュメモリ１３に続いて２次キャッシュメモ
リ１４でもミスヒットが発生した場合、２次キャッシュ
メモリ１４にブロックＢを書き込んだ後、ＣＰＵ１１を
ラン状態に復帰させるようになっている。
【００１６】このような構成によれば、２次キャッシュ
メモリ１４に書き込まれたブロックＢは、１次キャッシ
ュメモリ１３にだけミスヒットが生じた場合と同じ手順
で、１次キャッシュメモリ１３に書き込まれる。言い換
えれば、従来は、２次キャッシュメモリ１４にもミスヒ
ットが生じた場合、このメモリ１４にデータＤが格納さ
れている状態を作ることにより、１次キャッシュメモリ
１３にだけミスヒットが発生した場合と同じ手順で、こ
のメモリ１３にデータＤを準備するようになっている。
メモリ１４に書き込まれたブロックＢは、１次キャッシ
ュメモリ１３にだけミスヒットが生じた場合と同じ手順
で、１次キャッシュメモリ１３に書き込まれる。言い換
えれば、従来は、２次キャッシュメモリ１４にもミスヒ
ットが生じた場合、このメモリ１４にデータＤが格納さ
れている状態を作ることにより、１次キャッシュメモリ
１３にだけミスヒットが発生した場合と同じ手順で、こ
のメモリ１３にデータＤを準備するようになっている。
【００１７】しかし、このような構成では、２次キャッ
シュメモリ１４にミスヒットが生じてから１次キャッシ
ュメモリ１３にデータＤが準備されるまで、次のような
４つのステップＳ１〜Ｓ４を踏まなければならないた
め、アクセスタイムが長くなるという問題があった。 Ｓ１：２次キャッシュメモリ１４にブロックＢを書き込
む。 Ｓ２：１次キャッシュメモリ１３をアクセスする。 Ｓ３：２次キャッシュメモリ１４をアクセスする。 Ｓ４：１次キャッシュメモリ１３にブロックＢを書き込
む。
シュメモリ１４にミスヒットが生じてから１次キャッシ
ュメモリ１３にデータＤが準備されるまで、次のような
４つのステップＳ１〜Ｓ４を踏まなければならないた
め、アクセスタイムが長くなるという問題があった。 Ｓ１：２次キャッシュメモリ１４にブロックＢを書き込
む。 Ｓ２：１次キャッシュメモリ１３をアクセスする。 Ｓ３：２次キャッシュメモリ１４をアクセスする。 Ｓ４：１次キャッシュメモリ１３にブロックＢを書き込
む。
【００１８】
【発明が解決しようとする課題】以上述べたように、従
来のキャッシュメモリ制御装置においては、１次キャッ
シュメモリに続いて２次キャッシュメモリにもミスヒッ
トが発生した場合、アクセスタイムが長くなるという問
題があった。
来のキャッシュメモリ制御装置においては、１次キャッ
シュメモリに続いて２次キャッシュメモリにもミスヒッ
トが発生した場合、アクセスタイムが長くなるという問
題があった。
【００１９】そこで、この発明は、上述したような場合
のアクセスタイムを短縮することができるキャッシュメ
モリ制御装置を提供することを目的とする。
のアクセスタイムを短縮することができるキャッシュメ
モリ制御装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、例えば、メインメモリからブロックを読
み出して２次キャッシュメモリに書き込む際、このブロ
ックを１次キャッシュメモリにも同時に書き込むように
したものである。
にこの発明は、例えば、メインメモリからブロックを読
み出して２次キャッシュメモリに書き込む際、このブロ
ックを１次キャッシュメモリにも同時に書き込むように
したものである。
【００２１】
【作用】上記構成によれば、２次キャッシュメモリから
ブロックを読み出して１次キャッシュメモリに書き込む
処理を省略することができるので、２次キャッシュメモ
リにもミスヒットが生じた場合のアクセスタイムを短縮
することができる。
ブロックを読み出して１次キャッシュメモリに書き込む
処理を省略することができるので、２次キャッシュメモ
リにもミスヒットが生じた場合のアクセスタイムを短縮
することができる。
【００２２】
【実施例】以下、図面を参照しながらこの発明の実施例
を詳細に説明する。
を詳細に説明する。
【００２３】図１は、この発明の一実施例の構成を示す
ブロック図である。なお、図１において、先の図３と同
一部には、同一符号を付し、詳細な説明を省略する。
ブロック図である。なお、図１において、先の図３と同
一部には、同一符号を付し、詳細な説明を省略する。
【００２４】この図１において、先の図３と異なる点
は、ＣＰＵ２１のメモリ管理部の機能が図３のＣＰＵ１
１のメモリ管理部の機能と異なる点と、マルチプレクサ
２２が新たに付加されている点にある。すなわち、メイ
ンメモリ１２の読出し出力は、２次キャッシュメモリ１
４に供給されるとともに、マルチプレクサ２２に供給さ
れる。このマルチプレクサ２２には、さらに、２次キャ
ッシュメモリ１４の読出し出力が供給される。
は、ＣＰＵ２１のメモリ管理部の機能が図３のＣＰＵ１
１のメモリ管理部の機能と異なる点と、マルチプレクサ
２２が新たに付加されている点にある。すなわち、メイ
ンメモリ１２の読出し出力は、２次キャッシュメモリ１
４に供給されるとともに、マルチプレクサ２２に供給さ
れる。このマルチプレクサ２２には、さらに、２次キャ
ッシュメモリ１４の読出し出力が供給される。
【００２５】マルチプレクサ２２に供給された２つの読
出し出力は、このマルチプレクサ２２によりいずれか一
方を選択された後、１次キャッシュメモリ１３に供給さ
れる。すなわち、１次キャッシュメモリ１３にだけミス
ヒットが生じた場合は、２次キャッシュメモリ１４の読
出し出力が選択され、１次キャッシュメモリ１４に供給
される。
出し出力は、このマルチプレクサ２２によりいずれか一
方を選択された後、１次キャッシュメモリ１３に供給さ
れる。すなわち、１次キャッシュメモリ１３にだけミス
ヒットが生じた場合は、２次キャッシュメモリ１４の読
出し出力が選択され、１次キャッシュメモリ１４に供給
される。
【００２６】これに対し、１次キャッシュメモリ１３に
続いて２次キャッシュメモリ１４にもミスヒットが発生
した場合は、メインメモリ１２の読出し出力が選択さ
れ、１次キャッシュメモリ１３に供給される。
続いて２次キャッシュメモリ１４にもミスヒットが発生
した場合は、メインメモリ１２の読出し出力が選択さ
れ、１次キャッシュメモリ１３に供給される。
【００２７】マルチプレクサ２２の選択動作は、ＣＰＵ
２１メモリ管理部により制御される。また、マルチプレ
クサ２２の選択出力は、メモリ管理部により１次キャッ
シュメモリ１３に書き込まれる。
２１メモリ管理部により制御される。また、マルチプレ
クサ２２の選択出力は、メモリ管理部により１次キャッ
シュメモリ１３に書き込まれる。
【００２８】上記構成において、１次キャッシュメモリ
１３に続いて２次キャッシュメモリ１４にもミスヒット
が生じた場合の動作を説明する。
１３に続いて２次キャッシュメモリ１４にもミスヒット
が生じた場合の動作を説明する。
【００２９】この場合は、まず、従来と同様、メインメ
モリ１２がアクセスされる。このアクセスによりメイン
メモリ１２から読み出されたブロックＢは、２次キャッ
シュメモリ１４に供給されるとともに、マルチプレクサ
２２に供給される。
モリ１２がアクセスされる。このアクセスによりメイン
メモリ１２から読み出されたブロックＢは、２次キャッ
シュメモリ１４に供給されるとともに、マルチプレクサ
２２に供給される。
【００３０】２次キャッシュメモリ１４に供給されたブ
ロックＢは、メモリ管理部によりこのメモリ１４に書き
込まれる。マルチプレクサ２２に供給されたブロックＢ
は、このマルチプレクサ２２により選択され、１次キャ
ッシュメモリ１３に供給される。１次キャッシュメモリ
１３に供給されたブロックＢは、メモリ管理部によりこ
のメモリ１３に書き込まれる。
ロックＢは、メモリ管理部によりこのメモリ１４に書き
込まれる。マルチプレクサ２２に供給されたブロックＢ
は、このマルチプレクサ２２により選択され、１次キャ
ッシュメモリ１３に供給される。１次キャッシュメモリ
１３に供給されたブロックＢは、メモリ管理部によりこ
のメモリ１３に書き込まれる。
【００３１】この書込みが終了すると、ＣＰＵ２１はラ
ン状態に復帰する。これにより、１次キャッシュメモリ
１３がアクセスされる。その結果、この１次キャッシュ
メモリ１３に書き込まれたデータＤが、このメモリ１３
から読み出され、演算制御部に取り込まれる。
ン状態に復帰する。これにより、１次キャッシュメモリ
１３がアクセスされる。その結果、この１次キャッシュ
メモリ１３に書き込まれたデータＤが、このメモリ１３
から読み出され、演算制御部に取り込まれる。
【００３２】図２は、上述した動作内容を示すタイミン
グチャートである。
グチャートである。
【００３３】この図２からも明らかなように、この実施
例では、メインメモリ１２のアクセス（Ｍ）が終了する
と、このアクセスによりメインメモリ１３から読み出さ
れたブロックＢは、２つのキャッシュメモリ１３，１４
に同時に書き込まれる（ＳＲ，ＰＲ）。
例では、メインメモリ１２のアクセス（Ｍ）が終了する
と、このアクセスによりメインメモリ１３から読み出さ
れたブロックＢは、２つのキャッシュメモリ１３，１４
に同時に書き込まれる（ＳＲ，ＰＲ）。
【００３４】なお、キャッシュメモリ１３，１４のライ
ンサイズをそれぞれＬ１，Ｌ２とすると、これらは通常
Ｌ１≦Ｌ２の関係にある。また、キャッシュメモリ１
３，１４へのＮワード分のデータ書込みサイクル数をそ
れぞれＣ１，Ｃ２とすると、これらは通常Ｌ１≦Ｌ２の
関係にある。したがって、１次キャッシュメモリ１３に
対するデータ書込みは、図２に示すように、２次キャッ
シュメモリ１４に対するデータ書込み時間内に終了する
ことができる。
ンサイズをそれぞれＬ１，Ｌ２とすると、これらは通常
Ｌ１≦Ｌ２の関係にある。また、キャッシュメモリ１
３，１４へのＮワード分のデータ書込みサイクル数をそ
れぞれＣ１，Ｃ２とすると、これらは通常Ｌ１≦Ｌ２の
関係にある。したがって、１次キャッシュメモリ１３に
対するデータ書込みは、図２に示すように、２次キャッ
シュメモリ１４に対するデータ書込み時間内に終了する
ことができる。
【００３５】以上は、２次キャッシュメモリ１４にもミ
スヒットが生じた場合を説明したが、１次キャッシュメ
モリ１４だけにミスヒットが生じた場合は、マルチプレ
クサ２２により２次キャッシュメモリ１４の読出し出力
が選択される。これにより、２次キャッシュメモリ１４
から読み出されたブロックＢがマルチプレクサ２２を介
して１次キャッシュメモリ１３に供給され、このメモリ
１３に書き込まれる。
スヒットが生じた場合を説明したが、１次キャッシュメ
モリ１４だけにミスヒットが生じた場合は、マルチプレ
クサ２２により２次キャッシュメモリ１４の読出し出力
が選択される。これにより、２次キャッシュメモリ１４
から読み出されたブロックＢがマルチプレクサ２２を介
して１次キャッシュメモリ１３に供給され、このメモリ
１３に書き込まれる。
【００３６】以上詳述したこの実施例によれば、メイン
メモリ１２から読み出されたブロックＢを２次キャッシ
ュメモリ１４に書き込む際、これを１次キャッシュメモ
リ１３にも同時に書き込むようにしたので、上述したス
テップＳ３，Ｓ４を省略することができる。これによ
り、１次キャッシュメモリ１３に続いて２次キャッシュ
メモリ１４にミスヒットが生じた場合のアクセスタイム
を従来より短縮することができる。
メモリ１２から読み出されたブロックＢを２次キャッシ
ュメモリ１４に書き込む際、これを１次キャッシュメモ
リ１３にも同時に書き込むようにしたので、上述したス
テップＳ３，Ｓ４を省略することができる。これによ
り、１次キャッシュメモリ１３に続いて２次キャッシュ
メモリ１４にミスヒットが生じた場合のアクセスタイム
を従来より短縮することができる。
【００３７】なお、以上の説明では、この発明をＣＰＵ
とメインメモリの間に設けられるキャッシュメモリの制
御に適用する場合を説明した。しかし、この発明は、例
えば、入出力チャネルと磁気ディスクとの間に設けられ
るキャッシュメモリ、いわゆるディスクキャッシュの制
御にも適用することができる。このほかにも、この発明
は、その要旨を逸脱しない範囲で種々様々変形実施可能
なことは勿論である。
とメインメモリの間に設けられるキャッシュメモリの制
御に適用する場合を説明した。しかし、この発明は、例
えば、入出力チャネルと磁気ディスクとの間に設けられ
るキャッシュメモリ、いわゆるディスクキャッシュの制
御にも適用することができる。このほかにも、この発明
は、その要旨を逸脱しない範囲で種々様々変形実施可能
なことは勿論である。
【００３８】
【発明の効果】以上詳述したようにこの発明によれば、
１次キャッシュメモリに続いて２次キャッシュメモリに
もミスヒットが発生した場合のアクセスタイムを短縮す
ることが可能なキャッシュメモリ制御装置を提供するこ
とができる。
１次キャッシュメモリに続いて２次キャッシュメモリに
もミスヒットが発生した場合のアクセスタイムを短縮す
ることが可能なキャッシュメモリ制御装置を提供するこ
とができる。
【図１】この発明の一実施例の構成を説明するためのブ
ロック図である。
ロック図である。
【図２】一実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】従来のキャッシュメモリ制御装置の構成を説明
するためのブロック図である。
するためのブロック図である。
【図４】従来の動作を説明するためのタイミングチャー
トである。
トである。
１２…メインメモリ、１３…１次キャッシュメモリ、１
４…２次キャッシュメモリ、２１…ＣＰＵ、２２…マル
チプレクサ。
４…２次キャッシュメモリ、２１…ＣＰＵ、２２…マル
チプレクサ。
Claims (2)
- 【請求項１】 １次キャッシュメモリと２次キャッシュ
メモリを有する２段キャッシュ方式のキャッシュメモリ
を制御するキャッシュメモリ制御装置において、 メモリアクセス装置により要求されるデータが、前記１
次キャッシュメモリと前記２次キャッシュメモリに格納
されていない場合、前記データが格納されたメモリから
このデータを含むブロックを読み出すブロック読出し手
段と、 このブロック読出し手段により読み出されたブロックを
前記２次キャッシュメモリに書き込む第１のブロック書
込み手段と、 前記ブロック読出し手段により読み出されたブロックを
前記１次キャッシュメモリに書き込む第２のブロック書
込み手段とを具備したことを特徴とするキャッシュメモ
リ制御装置。 - 【請求項２】 １次キャッシュメモリと２次キャッシュ
メモリを有する２段キャッシュ方式のキャッシュメモリ
を制御するキャッシュメモリ制御装置において、 メモリアクセス装置により要求されるデータが、前記１
次キャッシュメモリに格納されているか否かを判定する
第１の判定手段と、 この第１の判定手段により前記データが格納されていな
いと判定されると、このデータが前記２次キャッシュメ
モリに格納されているか否かを判定する第２の判定手段
と、 この第２の判定手段により前記データが格納されている
と判定されると、このデータを含むブロックを前記２次
キャッシュメモリから読み出して前記１次キャッシュメ
モリに書き込む第１の読出し書込み手段と、 前記第２の判定手段により前記データが格納されていな
いと判定されると、このデータが格納されたメモリから
このデータを含むをブロックを読み出して前記２次キャ
ッシュメモリと前記１次元キャッシュメモリに書き込む
第２の読出し書込み手段とを具備したことを特徴とする
キャッシュメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055417A JPH05257807A (ja) | 1992-03-13 | 1992-03-13 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055417A JPH05257807A (ja) | 1992-03-13 | 1992-03-13 | キャッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257807A true JPH05257807A (ja) | 1993-10-08 |
Family
ID=12998004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4055417A Pending JPH05257807A (ja) | 1992-03-13 | 1992-03-13 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257807A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256708B1 (en) | 1996-08-28 | 2001-07-03 | Nec Corporation | Auxiliary buffer for direct map cache |
| US6473836B1 (en) | 1999-05-27 | 2002-10-29 | Fujitsu Limited | Computing system and cache memory control apparatus controlling prefetch in hierarchical cache memories |
| JPWO2008149453A1 (ja) * | 2007-06-08 | 2010-08-19 | 東芝ストレージデバイス株式会社 | 記憶装置、記憶制御装置及び制御方法 |
-
1992
- 1992-03-13 JP JP4055417A patent/JPH05257807A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256708B1 (en) | 1996-08-28 | 2001-07-03 | Nec Corporation | Auxiliary buffer for direct map cache |
| US6473836B1 (en) | 1999-05-27 | 2002-10-29 | Fujitsu Limited | Computing system and cache memory control apparatus controlling prefetch in hierarchical cache memories |
| JPWO2008149453A1 (ja) * | 2007-06-08 | 2010-08-19 | 東芝ストレージデバイス株式会社 | 記憶装置、記憶制御装置及び制御方法 |
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