JPH11353170A - フラッシュメモリ制御装置およびフラッシュメモリ制御装置のメモリアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】 受信するプログラムデータを含む種々のデー
タをフラッシュメモリに対して自在にプログラムした
り、該プログラムの更新や破壊されたデータの復元を自
在に行うことである。 【解決手段】 ＣＰＵ２０１を介在することなく、イン
タフェース２０４を介して受信するデータを直接フラッ
シュメモリに書き込むように受信したデータのＣＰＵ２
０１により読み出しと受信したデータのフラッシュメモ
リ２０３への書き込みをＡＳＩＣ２０２が切り替え制御
する構成を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
に対するアクセスを制御するフラッシュメモリ制御装置
およびフラッシュメモリ制御装置のメモリアクセス方法
に関するものである。

【０００２】

【従来の技術】従来、この種のメモリ制御装置におい
て、フラッシュメモリに対するメモリアクセス制御は、
主にソフトウエアで行っていた。

【０００３】特に、不揮発性のメモリが、フラッシュメ
モリ１個だけの場合、システムを動作させるためのプロ
グラムが必要なため、前以ってメモリ素子に該プログラ
ムを書き込んでおいて、それを基板上に実装させる方法
をとっていた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来例では、フラッシュメモリに前以ってプログラムを書
き込まねばならず、この追加手番に対して、コスト上昇
が発生していた。また、この書き込み手番を行った後
に、基板の実装がなされるため、新プログラムリリース
後、実際の製品が組み上がるのに、相当の時間を要して
しまう等の問題点があった。

【０００５】また、一度プログラムを書込んだフラッシ
ュメモリは、自らを書き換えるプログラムを有している
ので、プログラムを書き換えることが可能であるが、書
き換え途中に不意に電源オフが発生する等の不測の事態
に遭遇した場合には、フラッシュメモリの内容が破壊さ
れ、素子の付け替えを行わなければならない等の問題点
があった。

【０００６】本発明は、上記の問題点を解決するために
なされたもので、本発明の目的は、ＣＰＵを介在するこ
となく、インタフェースを介して受信するデータを直接
フラッシュメモリに書き込むように受信したデータのＣ
ＰＵにより読み出しと受信したデータのフラッシュメモ
リへの書き込みを切り替え制御することにより、フラッ
シュメモリの用途に備えて事前に所望のプログラムを書
き込むような出荷時の煩雑な処理負担を大幅に緩和し
て、受信するプログラムデータを含む種々のデータをフ
ラッシュメモリに対して自在にプログラムしたり、該プ
ログラムの更新や破壊されたデータの復元を自在に行え
るフラッシュメモリ制御装置およびフラッシュメモリ制
御装置のメモリアクセス方法を提供することである。

【０００７】

【課題を解決するための手段】本発明に係る第１の発明
は、フラッシュメモリに対するアクセスを制御するフラ
ッシュメモリ制御装置であって、外部からデータを受信
するインタフェース手段と、前記インタフェース手段に
より受信したデータを保持する保持手段と、入力される
動作モードに基づいて前記フラッシュメモリに対する通
常動作モードとプログラム動作モードのいずれかに切り
替えて、前記保持手段に保持されるデータに対するＣＰ
Ｕの読み出しまたは前記保持手段に保持されるデータの
前記フラッシュメモリへの書き込みを切り替え制御する
制御手段とを有するものである。

【０００８】本発明に係る第２の発明は、フラッシュメ
モリに対するアクセスを制御するフラッシュメモリ制御
装置であって、外部からデータを受信するインタフェー
ス手段と、前記インタフェース手段により受信したデー
タを保持する保持手段と、入力される動作モードに基づ
いて前記フラッシュメモリに対する通常動作モードとプ
ログラム動作モードとイレース動作モードとのいずれか
に切り替えて、前記保持手段に保持されるデータに対す
るＣＰＵの読み出しまたは前記保持手段に保持されるデ
ータの前記フラッシュメモリへの書き込みあるいは前記
フラッシュメモリのイレースとを切り替え制御する制御
手段とを有するものである。

【０００９】本発明に係る第３の発明は、前記制御手段
は、前記フラッシュメモリに対する所定のコマンドを自
動生成するものである。

【００１０】本発明に係る第４の発明は、前記制御手段
は、所定のアドレスとデータとを自動生成して前記フラ
ッシュメモリに対する所定のコマンドを自動生成するも
のである。

【００１１】本発明に係る第５の発明は、フラッシュメ
モリに対するアクセスを制御するフラッシュメモリ制御
装置のメモリアクセス方法であって、外部からデータを
受信するインタフェース手段により受信したデータを保
持し、入力される動作モードに基づいて前記フラッシュ
メモリに対する通常動作モードとプログラム動作モード
のいずれかに切り替え、前記保持されるデータに対する
ＣＰＵの読み出しまたは前記保持されるデータの前記フ
ラッシュメモリへの書き込みを切り替えるものである。

【００１２】本発明に係る第６の発明は、フラッシュメ
モリに対するアクセスを制御するフラッシュメモリ制御
装置のメモリアクセス方法であって、外部からデータを
受信するインタフェース手段により受信したデータを保
持し、入力される動作モードに基づいて前記フラッシュ
メモリに対する通常動作モードとプログラム動作モード
とイレース動作モードとのいずれかに切り替え、前記保
持されるデータに対するＣＰＵの読み出しまたは前記に
保持されるデータの前記フラッシュメモリへの書き込み
あるいは前記フラッシュメモリのイレースとを切り替え
るものである。

【００１３】

【発明の実施の形態】〔第１実施形態〕図１は、本発明
の第１実施形態を示すメモリ制御装置の構成を説明する
ブロック図である。

【００１４】図において、１０１はデータバス（ＣＰＵ
ｄａｔａ ｂｕｓ）で、マイクロプロセッサ（ＣＰ
Ｕ）と接続される。１０３，１０４，１０５はレジスタ
で、フラッシュメモリに対して書き込みコマンドを発行
する際に使用されるデータＤ１，データＤ２，データＤ
３をラッチする。

【００１５】１０７はデータセレクタで、データバス１
０１、レジスタ１０３〜１０５から１つのデータを選択
する。１０８はデータバス（ｆｌａｓｈ ｍｅｍｏｒｙ
ｄａｔａ ｂｕｓ）で、フラッシュメモリ（ｆｌａｓ
ｈ ｍｅｍｏｒｙ）と接続される。１１１はアドレスバ
スで、マイクロプロセッサと接続される。１１３、１１
４、１１５はレジスタで、フラッシュメモリに対して書
き込みコマンドを発行する際に使用されるアドレスＡＤ
１、アドレスＡＤ２、アドレスＡＤ３をラッチする。

【００１６】１１７はアドレスセレクタで、アドレスバ
ス１１１、レジスタ１１３〜１１５から１つのアドレス
を選択する。１１８はアドレスバス（ｆｌａｓｈ ｍｅ
ｍｏｒｙ ａｄｄｒｅｓｓ ｂｕｓ）で、フラッシュメ
モリと接続される。

【００１７】１３０はタイミングコントローラで、フラ
ッシュメモリコントローラのフラッシュメモリに対する
動作シーケンスを決定する。１３１はクロック（ＣＬ
Ｋ）で、タイミングコントローラ１３０に入力される。
１３２はＣＰＵからのリード（ＲＤ）信号で、タイミン
グコントローラ１３０に入力される。

【００１８】１３３はＣＰＵからのライト（ＷＲ）信号
で、タイミングコントローラ１３０に入力される。１３
４はフラッシュメモリに対するＣＰＵからのチップセレ
クト（ＣＳ）信号で、タイミングコントローラ１３０に
入力される。

【００１９】１３５はフラッシュメモリよリ出力される
ＲＤＹ／ＢＵＳＹ＊信号であり、この信号が「１」のと
き、フラッシュメモリが読み出し可能または新しいコマ
ンド受付可能状態を示す。逆に、ＲＤＹ／ＢＵＳＹ＊信
号１３５が「０」のときは、フラッシュメモリがプログ
ラム中またはイレース動作中であることを示す。

【００２０】１３６はセレクタコントロール（ｓｅｌｅ
ｃｔｏｒ ｃｏｎｔｒｏｌ）信号で、データセレクタ１
０７，アドレスセレクタ１１７をコントロールする。１
３７はインタフェースブロックからのライトリクエスト
（ｗｒｉｔｅ ｒｅｑｕｅｓｔ）信号である。１３８は
フラッシュメモリに書き込みが終了したことを知らせる
ライトエンド（ｗｒｉｔｅ ｅｎｄ）信号である。

【００２１】１４０はタイミング作成回路（タイミング
ジェネレータ）で、実際のフラッシュメモリに対しての
コントロール信号を作成する。１４１は複数の起動信号
で、タイミングコントローラ１３０よりタイミングジェ
ネレータ１４０に対して出力される。１４２はフラッシ
ュメモリに出力されるリード（ｆｌａｓｈ ｍｅｍｏｒ
ｙ ＲＤ）信号である。１４３はフラッシュメモリに出
力されるライト（ｆｌａｓｈ ｍｅｍｏｒｙ ＷＲ）信
号である。１４４はフラッシュメモリに出力されるチッ
プセレクト（ｆｌａｓｈ ｍｅｍｏｒｙ ＣＳ）信号で
ある。

【００２２】１５０はパラレルポートのインタフェース
（Ｉ／Ｆ）信号線である。１５１はインタフェース（Ｉ
／Ｆ）コントローラで、インタフェース信号線１５０か
らの信号を処理する。１５２は例えば８ビットのデータ
バス（ｄａｔａ ｂｕｓ）で、パラレルポートより受信
したデータを送り出す。

【００２３】１５３はリセット（ｒｅｓｅｔ）信号で、
パラレルポートのＩＮＩＴ信号より作られる。１５４は
バッファフル（ｂｕｆｆｅｒ ｆｕｌｌ）信号で、イン
タフェースコントローラ１５１がデータを受信した際に
出力する。１５５はビジー（ｂｕｓｙ）信号で、受信し
たデータを本フラッシュメモリコントローラが処理中の
場合に発行して、インタフェースの受信動作をウエイト
させる。

【００２４】１６０はタイミングコントローラで、イン
タフェースコントローラ１５１とフラッシュメモリコン
トローラとのシーケンスをコントロールするためのタイ
ミングコントローラである。１６１は割込み（ｉｎｔ）
信号で、通常動作時に、インタフェースよりＣＰＵにデ
ータを受信したことを伝えるための信号である。

【００２５】１６２はモード（ｍｏｄｅ）信号で、本フ
ラッシュメモリコントローラが、受け取ったインタフェ
ースからの受信データを通常のデータとしてＣＰＵに対
して渡す場合と、受け取ったインタフェースからの受信
データをフラッシュメモリのプログラム用のデータとし
てプログラム動作に入る場合とを切り替える。

【００２６】１６３はインタフェースコントローラ部分
のチップセレクト（ＣＳ）信号である。１６４はＣＰＵ
からのリード（ＣＰＵ ＲＤ）信号である。１６５は第
１のバッファライト（ｂｕｆｆｅｒ ｗｒｉｔｅ）信号
で、受信した８ビットのデータが１６ビットデータの上
位バイトであるときに出力される。１６６は第２のバッ
ファライト（ｂｕｆｆｅｒ ｗｒｉｔｅ）信号で、受信
した８ビットのデータが１６ビットデータの下位バイト
であるときに出力される。１６７は受信したデータをラ
ッチするためのレジスタである。

【００２７】１６８はイネーブル（ｅｎａｂｌｅ）信号
で、レジスタ１６７がラッチしたデータをＣＰＵが読み
出しを行う。１６９はＬＥＤで、本コントローラが自動
書き込み動作を行っている場合に点滅動作を行うことで
プログラム中であることを外部に知らせる。１７０はリ
セット（ｒｅｓｅｔ）信号で、アドレスカウンタ１１６
に対して出力される。１７１はクロック（ＣＬＫ）であ
る。以下、実際の動作について説明する。

【００２８】図２は、図１に示したタイミングコントロ
ーラ１６０の動作を説明する図である。なお、４０１〜
４０６は各ステートを示す。

【００２９】電源立ち上げ後またはインタフェース信号
でＩＮＩＴ信号がアクティブ状態のときステート４０１
のリセット（ｒｅｓｅｔ）状態から動作は開始する。

【００３０】この時、アドレスカウンタ１１６に対し
て、リセット信号１７０を出力する。リセット直後に、
ステート４０２のノーマル（ｎｏｒｍａｌ）状態へと動
作は移行する。これは、インタフェースよりのデータ待
ちの状態であり、インタフェースコントローラ１５１が
データを受け、バッファフル信号１５４を出力すると、
ステート４０３の第１の受信（ｒｅｃｅｉｖｅ１）動作
へと移行する。

【００３１】ここで、タイミングコントローラ１６０
は、第１のバッファライト信号１６５を出力し、レジス
タ１６７の上位バイトに書き込みを行う。次に、２バイ
ト目のデータが送られて、再び、バッファフル信号１５
４が出力されたとき、ステート４０４の第２の受信（ｒ
ｅｃｅｉｖｅ２）動作へと進む。

【００３２】ここで、タイミングコントローラ１６０
は、第２のバッファライト信号１６５を出力し、レジス
タ１６７の下位バイトに書き込みを行う。この時、モー
ド信号１６２が、「０」に設定されている場合、通常の
データ受信動作を行いステート４０５ヘ移行する。

【００３３】そして、ステート４０５、すなわちウエイ
ト（ｗａｉｔ）ステートでは、ＣＰＵに対して割込み信
号１６１を出力し、レジスタ１６７の受信データ読み込
み要求を出力する。ＣＰＵが、レジスタ１６７の受信デ
ータを読み込んだ状態で、タイミングコントローラ１６
０は、ステート４０２のノーマル状態へ戻ることとな
る。

【００３４】一方、ステート４０４の状態で、モード信
号１６２が、「１」に設定されている場合は、本フラッ
シュメモリコントローラによる自動書き込みモードに設
定されているということで、ステート４０６に示すプロ
グラム（ｐｒｏｇｒａｍ）ステートヘ移行する。

【００３５】このプログラムステートでは、まず最初
に、タイミングコントローラ１６０からタイミングコン
トローラ１３０ヘの起動信号であるライトリクエスト信
号１３７を出力する。この起動信号を受けて、タイミン
グコントローラ１３０は、図３に示すステートで書き込
み処理を行う。

【００３６】図３は、図１に示したタイミングコントロ
ーラ１３０の動作を説明する図である。なお、５１０〜
５１５は各ステートを示す。

【００３７】まず、ステート５１０は、リセット（ｒｅ
ｓｅｔ）時の最初の状態である。ライトリクエスト信号
１３７を受けてステート５１１の第１のライト（ｗｒｉ
ｔｅ１）ステートに移行する。ここでは、例えばＡＭＤ
社製のフラッシュメモリを使用するため、データセレク
タ１０７をデータレジスタ１０３に設定し、ここから
「ＡＡｈ」を出力する。同時に、アドレスセレクタ１１
７をアドレスレジスタ１１３に設定し、ここから「５５
５５ｈ」を出力する。この時、ライト起動信号１４１を
出力し、タイミングジェネレータ１４０は、ライト動作
に合わせた波形のメモリアクセス制御信号としての各信
号１４２〜１４４を出力する。

【００３８】そして、ステート５１１の動作終了後は、
ステート５１２の第２のライト（ｗｒｉｔｅ２）ステー
トに移行する。

【００３９】まず、データセレクタ１０７を第２のデー
タレジスタ１０４に設定し、ここから「５５ｈ」を出力
する。同時にアドレスセレクタ１１７を第２のアドレス
レジスタ１１４に設定し、ここから「２ＡＡＡｈ」を出
力する。この時、ライト起動信号１４１を出力し、タイ
ミングジェネレータ１４０は、ライト動作に合わせた波
形のメモリアクセス制御信号としての各信号１４２〜１
４４を出力する。

【００４０】ステート５１２の動作終了後は、ステート
５１３の第３のライト（ｗｒｉｔｅ３）ステートに移行
する。

【００４１】まず、データセレクタ１０７を第３のレジ
スタ１０５に設定し、ここから「Ａ０ｈ」を出力する。
同時にアドレスセレクタ１１７を第３のアドレスレジス
タ１１５に設定し、ここから「５５５５ｈ」を出力す
る。この時、ライト起動信号１４１を出力し、タイミン
グジェネレータ１４０は、ライト動作に合わせた波形の
メモリアクセス制御信号としての各信号１４２〜１４４
を出力する。

【００４２】ステート５１３の動作終了後は、ステート
５１４の第４のライト（ｗｒｉｔｅ４）ステートに移行
する。

【００４３】まず、データセレクタ１０７をレジスタ１
６７に設定し、ここから受信したデータを出力する。同
時にアドレスセレクタ１１７をアドレスカウンタ１１６
に設定し、ここからカウンタの値を出力する。この時、
ライト起動信号１４１を出力し、タイミングジェネレー
タ１４０は、ライト動作に合わせた波形のメモリアクセ
ス制御信号としての各信号１４２〜１４４を出力する。
この時点で、１ワードのプログラム動作は終了する。こ
の後、アドレスカウンタ１１５をカウントアップ、また
ライトリクエスト信号１３７を出力して、ステート５１
０のリセットステートヘ戻る。

【００４４】タイミングコントローラ１３０は、通常の
リード動作もサポートしており、フラッシュメモリのチ
ップセレクト信号１３４と、ＣＰＵリード信号１３２と
がきたとき、ステート５１５のリード（ｒｅａｄ）ステ
ートヘ移行する。

【００４５】ここでは、タイミングコントローラ１３０
からリード起動信号１４１を出力し、タイミングジェネ
レータ１４０は、リード動作に合わせた波形のメモリア
クセス制御信号としての各信号１４２〜１４４を出力す
る。そして、リード動作終了後は、ステート５１０のリ
セットステートヘ戻る。

【００４６】以上が、図１に示したフラッシュメモリコ
ントローラの動作説明である。

【００４７】図４は、図１に示したフラッシュメモリコ
ントローラが内蔵されたカスタムＩＣ（以下ＡＳＩＣと
称す）とその周辺回路との対応を説明するブロック図で
ある。

【００４８】図において、２０１はＣＰＵ、２０２はＡ
ＳＩＣで、フラッシュメモリコントローラが内蔵されて
いる。２０３はフラッシュメモリ（ｆｌａｓｈ ｍｅｍ
ｏｒｙ）、２０４はパラレルインタフェース（Ｉ／Ｆ）
である。なお、フラッシュメモリ２０３はアドレスバ
ス、データバス、コントロール信号をすべて、ＡＳＩＣ
２０２を介して接続されており、ＡＳＩＣ２０２は独自
のコントロールをフラッシュメモリ２０３に対して行え
るような構成となっている。

【００４９】また、インタフェースブロックは、直接Ａ
ＳＩＣ２０２に接続されており、ＣＰＵ２０１を介さず
にフラッシュメモリにデータを転送できる構造となって
いる。

【００５０】図５は、図４に示したＡＳＩＣ２０２の詳
細構成を説明するブロック図であり、図４と同一のもの
には同一の符号を付してある。

【００５１】図において、３００はデータ作成ブロック
（ｄａｔａ ｇｅｎｅｒａｔｏｒ）で、フラッシュメモ
リ２０３に対するデータを作成する。３１０はアドレス
作成ブロック（ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｏｒ）
で、フラッシュメモリ２０３に対してアドレスを作成す
る。３２０はＣＰＵのコントロール信号であり、バスコ
ントローラ（ｂｕｓ ｃｏｎｔｒｏｌｌｅｒ）３２１に
対して出力される。３２２はフラッシュメモリに対する
コントロール（ｃｏｎｔｒｏｌｌ）信号で、フラッシュ
メモリ２０３に対して出力される。３３０はインタフェ
ースコントローラ（Ｉ／Ｆ ｃｏｎｔｒｏｌｌｅｒ）で
ある。

【００５２】以下、本実施形態の特徴的構成について図
１等を参照して説明する。

【００５３】上記のように構成されたフラッシュメモリ
２０３に対するアクセスを制御するフラッシュメモリ制
御装置であって、外部からデータを受信するインタフェ
ース手段（インタフェース２０４）と、前記インタフェ
ース手段により受信したデータを保持する保持手段（図
１に示したレジスタ１６７）と、入力される動作モード
に基づいて前記フラッシュメモリに対する通常動作モー
ドとプログラム動作モードのいずれかに切り替えて、前
記保持手段に保持されるデータに対するＣＰＵの読み出
しまたは前記保持手段に保持されるデータの前記フラッ
シュメモリへに書き込みを切り替え制御する制御手段
（ＡＳＩＣ２０２）とを有するので、入力される動作モ
ード（モード信号１６２）の設定状態に応じてＣＰＵに
よる受信したデータの読み出しと該ＣＰＵ２０１を介在
することなく該受信したデータのフラッシュメモリ２０
３への直接書き込みとを自在に切り替えることができ、
フラッシュメモリに何ら書き込みあるいは書き換え用の
プログラムを占有させる必要もなく、外部入力されるデ
ータに従うプログラムの書き込みや更新をＣＰＵ２０１
を介在させることなく容易に行うことができる。

【００５４】また、フラッシュメモリ２０３に対するア
クセスを制御するフラッシュメモリ制御装置のメモリア
クセス方法であって、外部からデータを受信するインタ
フェース手段により受信したデータを保持し、入力され
る動作モードに基づいて前記フラッシュメモリ２０３に
対する通常動作モードとプログラム動作モードのいずれ
かに切り替え、前記保持されるデータに対するＣＰＵの
読み出しまたは前記保持されるデータの前記フラッシュ
メモリへの書き込みを切り替えるので、入力される動作
モードの設定状態に応じてＣＰＵ２０１による受信した
データの読み出しと該ＣＰＵ２０１を介在することなく
該受信したデータのフラッシュメモリへの直接書き込み
とを自在に切り替えることができ、フラッシュメモリに
何ら書き込みあるいは書き換え用のプログラムを占有さ
せる必要もなく、外部入力されるデータに従うプログラ
ムの書き込みや更新をＣＰＵ２０１を介在させることな
く容易に行うことができる。

【００５５】さらに、前記制御手段（ＡＳＩＣ２０２）
は、前記フラッシュメモリ２０３に対する所定のコマン
ドを自動生成するので、フラッシュメモリの特定アドレ
スに意図する命令を書き込んでデータ書込みコマンドを
自動生成することができる。

【００５６】なお、本実施形態におけるフラッシュメモ
リは、例えばＡＭＤ社製のＭＢＭ２９Ｆ４００系を例と
して説明しているので、コマンドシーケンスは、６回の
バス動作で実行される。ただし、書込みシーケンスは、
４回のバス動作で終了する。

【００５７】また、前記制御手段（ＡＳＩＣ２０２）
は、所定のアドレスとデータとをレジスタ１０３〜１０
５およびレジスタ１１３〜１１５により、例えばデータ
書込みシーケンス時に生成されるコマンド例：データ
「５５５Ｈ」／アドレス「ＡＡＨ」，データ「２ＡＡ
Ｈ」／アドレス「５５Ｈｈ」，データ「５５５Ｈ」／ア
ドレス「Ａ０Ｈ」）やチップイレーズコマンド（チップ
イレーズシーケンス時に生成されるコマンド例：データ
「５５５Ｈ」／アドレス「ＡＡＨ」，データ「２ＡＡ
Ｈ」／アドレス「５５Ｈｈ」，データ「５５５Ｈ」／ア
ドレス「８０Ｈ」，データ「５５５Ｈ」／アドレス「Ａ
ＡＨ」，データ「２ＡＡＨ」／アドレス「５５Ｈｈ」，
データ「５５５Ｈ」／アドレス「１０Ｈ」等を自動生成
して前記フラッシュメモリ２０３に対する所定のコマン
ドを自動生成するので、意図するアドレスに基づいて受
信したデータをプログラムとして書き込むことができ
る。

【００５８】〔第２実施形態〕上記第１実施形態では、
ＣＰＵを介することなく、インタフェースを介してフラ
ッシュメモリに対するプログラムの書き込みを行う場合
について説明したが、フラッシュメモリの内容をイレー
スするモードを設けて、フラッシュメモリの内容を消去
できるように構成してもよい。以下、その実施形態につ
いて説明する。

【００５９】図６は、本発明の第２実施形態を示すメモ
リ制御装置の構成を説明するブロック図であり、図１と
同一のものには同一の符号を付してある。

【００６０】図において、６０１はモード（ｍｏｄｅ
０）信号で、６０２はモード（ｍｏｄｅ１）信号であ
り、本実施形態では、動作モードが複数あるため２ビッ
トに拡張されている場合に対応する。

【００６１】６２０はデータセット（ｄａｔａ ｓｅｔ
１）で、図１に示したレジスタ１０３からレジスタ１０
５のライトコマンド発行用のデータがセットされる。６
２１はデータセット（ａｄｄｒｅｓｓ ｓｅｔ１）で、
追加されたイレースコマンド発行用のデータがセットさ
れる。６３０はアドレスセットで、図１に示したレジス
タ１１３からレジスタ１１５のライトコマンド発行用の
アドレスがセットされる。６３１はアドレスセット（ａ
ｄｄｒｅｓｓ ｓｅｔ２）で、追加されたイレースコマ
ンド発行用のアドレスがセットされる。

【００６２】なお、タイミングコントローラ１３０に
は、イレースリクエスト（ｅｒａｓｅｒｅｑｕｅｓｔ）
信号６１１とイレースエンド（ｅｒａｓｅ ｅｎｄ）信
号６１０がタイミングコントローラ１６０から入力され
ている。

【００６３】以下、図７，図８を参照して、本実施形態
におけるフラッシュメモリコントローラの動作シーケン
スについて説明する。

【００６４】図７は、図６に示したタイミングコントロ
ーラ１６０の動作を説明する図であり、４０１〜４０７
は各ステートを示す。また、ステート４０１〜４０４ま
での動作は第１実施形態と同様であるのでその説明は省
略する。

【００６５】ステート４０４の状態で、モード信号６０
１が「０」で、モード信号６０２が「０」に設定されて
いる場合は、通常のデータ受信動作を行いステート４０
５ヘ移行する。そして、ステート４０５のウエイトステ
ートでは、ＣＰＵに対して割込み信号１６１を出力し、
レジスタ１６７に対して受信データ読み込み要求を出
す。ＣＰＵが、レジスタ１６７の受信データを読み込ん
だ状態で、タイミングコントローラ１６０は、ステート
４０２のノーマル状態へ戻ることとなる。

【００６６】一方、ステート４０４の状態で、モード信
号６０１が「０」で、モード信号６０２が「１」に設定
されている場合は、本フラッシュメモリコントローラに
よる自動書き込みモードに設定されているということ
で、ステート４０６のプログラムステートヘ移行する。

【００６７】このプログラムステートでは、まず、最初
に、タイミングコントローラ１３０ヘの起動信号である
ライトリクエスト信号１３７を出力する。この起動信号
を受けて、タイミングコントローラ１３０は、図８に示
すステートで動作を行う。

【００６８】図８は、図６に示したタイミングコントロ
ーラ１３０の動作を説明する図であり、５１０〜５１
５，８０１〜８０６は各ステートを示す。

【００６９】ステート５１０は、リセット時の最初の状
態である。ライトリクエスト信号１３７を受けて、ステ
ート５１１の第１のライトステートに移行する。ここで
は、ＡＭＤ社製のフラッシュメモリを使用するため、デ
ータセレクタ１０７をデータセット６２０に設定し、こ
こから「ＡＡｈ」を出力する。同時に、アドレスセレク
タ１１７をアドレスセット６３０の一つに設定し、ここ
から「５５５５ｈ」を出力する。

【００７０】この時、ライト起動信号１４１を出力し、
タイミングジェネレータ１４０は、ライト動作に合わせ
た波形の制御信号１４２〜１４４を出力する。以降、ス
テート５１１〜５１４の動作は、第１実施形態と同様と
なる。そして、ステート５１４終了後は、ステート５１
０のリセットステートヘ戻る。

【００７１】この時、アドレスカウンタ１１６をカウン
トアップ、また、ライトエンド信号１３８を出力するの
は第１実施形態と同じである。

【００７２】図７に示したステート４０５の状態で、モ
ード信号６０１が「１」で、モード信号６０２が「０」
に設定されている場合は、本フラッシュメモリコントロ
ーラによる自動消去モードに設定されているということ
で、ステート４０７のイレース（ｅｒａｓｅ）ステート
ヘ移行する。

【００７３】このイレースステートでは、まず最初に、
タイミングコントローラ１６０よりタイミングコントロ
ーラ１３０ヘの起動信号であるイレースリクエスト信号
６１１を出力する。この起動信号を受けて、タイミング
コントローラ１３０は、図８に示したステートの動作を
行う。

【００７４】ステート５１０は、リセット時の最初の状
態である。イレースリクエスト信号６１１であるところ
の起動信号を受けて、ステート８０１の第１のイレース
（ｅｒａｓｅ１）ステートに移行する。ここでは、ＡＭ
Ｄ社製のフラッシュメモリを使用するため、データセレ
クタ１０７をデータセット６２１に設定し、ここから
「ＡＡｈ」を出力する。同時に、アドレスセレクタ１１
７をアドレスセット６３１に設定し、ここから「５５５
５ｈ」を出力する。この時、ライト起動信号１４１を出
力し、タイミングジェネレータ１４０は、ライト動作に
合わせた波形の各信号１４２〜１４４を出力する。

【００７５】ステート８０１の動作終了後は、ステート
８０２の第２のイレース（ｅｒａｓｅ２）ステートに移
行する。

【００７６】まず、データセレクタ１０７をデータセッ
ト６２１に設定し、ここから「５５ｈ」を出力する。同
時に、アドレスセレクタ１１７をアドレスセット６３１
に設定し、ここから「２ＡＡＡｈ」を出力する。この
時、ライト起動信号１４１を出力し、タイミングジェネ
レータ１４０は、ライト動作に合わせた波形の各信号１
４２〜１４４を出力する。

【００７７】ステート８０２の動作終了後は、ステート
８０３の第３のイレース（ｅｒａｓｅ３）ステートに移
行する。

【００７８】まず、データセレクタ１０７をデータセッ
ト６２１に設定し、ここから「８０ｈ」を出力する。同
時に、アドレスセレクタ１１７をアドレスセット６３１
に設定し、ここから「５５５５ｈ」を出力する。この
時、ライト起動信号１４１を出力する。

【００７９】ステート８０３の動作終了後は、ステート
８０４の第４のイレース（ｅｒａｓｅ４）ステートに移
行する。

【００８０】まず、データセレクタ１０７をデータセッ
ト６２１に設定し、ここから「ＡＡｈ」を出力する。同
時に、アドレスセレクタ１１７をアドレスセット６３１
に設定し、ここから「５５５５ｈ」を出力する。この
時、ライト起動信号１４１を出力し、タイミングジェネ
レータ１４０は、ライト動作に合わせた波形の各信号１
４２〜１４４を出力する。

【００８１】ステート８０４の動作終了後は、ステート
８０５の第５のイレース（ｅｒａｓｅ５）ステートに移
行する。

【００８２】まず、データセレクタ１０７をデータセッ
ト６２１に設定し、ここから「５５ｈ」を出力する。同
時に、アドレスセレクタ１１７をアドレスセット６３１
に設定し、ここから「２ＡＡＡｈ」を出力する。この
時、ライト起動信号１４１を出力し、タイミングジェネ
レータ１４０は、ライト動作に合わせた波形の各信号１
４２〜１４４を出力する。

【００８３】ステート８０５の動作終了後は、ステート
８０６の第６のイレース（ｅｒａｓｅ６）ステートに移
行する。

【００８４】まず、データセレクタ１０７をデータセッ
ト６２１に設定し、ここから「１０ｈ」を出力する。同
時に、アドレスセレクタ１１７をアドレスセット６３１
に設定し、ここから「５５５５ｈ」を出力する。この
時、ライト起動信号１４１を出力し、タイミングジェネ
レータ１４０は、ライト動作に合わせた波形の各信号１
４２〜１４４を出力する。この時点で、イレース動作は
終了する。

【００８５】この後、ＲＤＹ／ＢＳＹ＊信号１３５をモ
ニタして、レディ状態になった時、イレースエンド信号
６１０を出力して、ステート５１０のリセットステート
ヘ戻る。以上が、図６に示したフラッシュメモリコント
ローラの動作説明である。

【００８６】以下、本実施形態の特徴的構成について図
１等を参照して説明する。

【００８７】上記のように構成されたフラッシュメモリ
２０３に対するアクセスを制御するフラッシュメモリ制
御装置であって、外部からデータを受信するインタフェ
ース手段（インタフェース２０４）と、前記インタフェ
ース手段により受信したデータを保持する保持手段（レ
ジスタ１６７）と、入力される動作モード（本実施形態
では、モード信号６０１，６０２の設定状態による）に
基づいて前記フラッシュメモリに対する通常動作モード
とプログラム動作モードとイレース動作モードとのいず
れかに切り替えて、前記保持手段に保持されるデータに
対するＣＰＵの読み出しまたは前記保持手段に保持され
るデータの前記フラッシュメモリへの書き込みあるいは
前記フラッシュメモリのイレースとを切り替え制御する
制御手段（ＡＳＩＣ２０２）とを有するので、入力され
る動作モードの設定状態に応じてＣＰＵによる受信した
データの読み出しと該ＣＰＵを介在することなく該受信
したデータのフラッシュメモリ２０３への直接書き込み
とイレース動作とを自在に切り替えることができ、フラ
ッシュメモリ２０３に何ら書き込みあるいは書き換えあ
るいはデータ消去用のプログラムを占有させる必要もな
く、外部入力されるデータに従うプログラムの書き込み
や更新さらには書き込みデータのイレースをＣＰＵ２０
１を介在させることなく容易に行うことができる。

【００８８】また、データ書き込み中の不慮の電源オフ
によりフラッシュメモリ２０３の内容が破壊されても、
フラッシュメモリ２０３の内容を自在に復元できる。

【００８９】また、フラッシュメモリ２０３に対するア
クセスを制御するフラッシュメモリ制御装置のメモリア
クセス方法であって、外部からデータを受信するインタ
フェース手段（インタフェース２０４）により受信した
データを保持し、入力される動作モード（本実施形態で
は、モード信号６０１，６０２の設定状態による）に基
づいて前記フラッシュメモリに対する通常動作モードと
プログラム動作モードとイレース動作モードとのいずれ
かに切り替え、前記保持されるデータに対するＣＰＵ２
０１の読み出しまたは前記保持されるデータの前記フラ
ッシュメモリ２０３への書き込みあるいは前記フラッシ
ュメモリ２０３のイレースとを切り替えるので、入力さ
れる動作モードの設定状態に応じてＣＰＵによる受信し
たデータの読み出しと該ＣＰＵ２０１を介在することな
く該受信したデータのフラッシュメモリ２０３への直接
書き込みとイレース動作とを自在に切り替えることがで
き、フラッシュメモリ２０３に何ら書き込みあるいは書
き換えあるいはデータ消去用のプログラムを占有させる
必要もなく、外部入力されるデータに従うプログラムの
書き込みや更新さらには書き込みデータのイレースをＣ
ＰＵを介在させることなく容易に行うことができる。

【００９０】また、データ書き込み中の不慮の電源オフ
によりフラッシュメモリ２０３の内容が破壊されても、
フラッシュメモリ２０３の内容を自在に復元できる。

【００９１】上記各実施形態によれば、フラッシュメモ
リ２０３のプログラムをマイクロプロセッサを介さずに
製品の持つ外部インタフェースから直接フラッシュメモ
リをプログラムすることができる。

【００９２】すなわち、フラッシュメモリのプログラム
をマイクロプロセッサを介さずに製品の持つ外部インタ
フェースから直接フラッシュメモリをプログラムする特
殊モードに入る手段として、本コントローラは、フラッ
シュメモリのアドレス自動生成回路、プログラムコマン
ドを発生した後に、インタフェースより受け取った受信
データを書き込んで、フラッシュメモリが内部での書き
込みが終了した後、次のデータを書き込むというシーケ
ンスを制御するタイミングコントローラを内蔵して、通
常動作モードと、プログラム動作モードを切り替える手
段を持ち、プログラム動作モードに設定されていると
き、本フラッシュメモリコントローラは内蔵されたハー
ドウエアによるコマンド生成手段を用い、フラッシュメ
モリに対してプログラム動作を行う。このプログラム動
作は、フラッシュメモリの全領域に対して行われる。

【００９３】また、もう一つの特殊モードとして、イレ
ースモードもサポートする。これは、何らかの状態で、
フラッシュメモリのプログラムが破壊された場合などに
用い、実装済みのフラッシュメモリに対して全領域をイ
レースする手段を持つので、前記プログラムモードに再
度入ることを可能にするものである。

【００９４】これにより、フラッシュメモリのプログラ
ムをマイクロプロセッサを介さずに製品の持つ外部イン
タフェースから直接フラッシュメモリをプログラムする
ことが可能になる。本発明により、フラッシュメモリに
前もってプログラムを書き込む必要がなくなり、新プロ
グラムリリース後、実際の製品が組みあがるのに、時間
を短縮できるようになる。

【００９５】また、１度プログラムを行ったフラッシュ
メモリのブートブロック書き換え途中に不意の電源オフ
が発生した場合など、フラッシュメモリの内容が破壊さ
れても、本コントロ−ラを使用することで、モード信号
をイレースモードに合わせ、まずフラッシュメモリの自
動消去を行い、次にインタフェースより自動プログラム
をすることで、素子の付け替え無しで再動作させること
が可能になる。

【００９６】さらに、前もってフラッシュメモリをプロ
グラムする必要が無くなるため、工場での素子の判別の
必要が無く、マーキングなど必要が無くなり部品管理が
簡略化される。

【００９７】

【発明の効果】以上説明したように、本発明に係る第１
の発明によれば、フラッシュメモリに対するアクセスを
制御するフラッシュメモリ制御装置であって、外部から
データを受信するインタフェース手段と、前記インタフ
ェース手段により受信したデータを保持する保持手段
と、入力される動作モードに基づいて前記フラッシュメ
モリに対する通常動作モードとプログラム動作モードの
いずれかに切り替えて、前記保持手段に保持されるデー
タに対するＣＰＵの読み出しまたは前記保持手段に保持
されるデータの前記フラッシュメモリへの書き込みを切
り替え制御する制御手段とを有するので、入力される動
作モードの設定状態に応じてＣＰＵによる受信したデー
タの読み出しと該ＣＰＵを介在することなく該受信した
データのフラッシュメモリへの直接書き込みとを自在に
切り替えることができ、フラッシュメモリに何ら書き込
みあるいは書き換え用のプログラムを占有させる必要も
なく、外部入力されるデータに従うプログラムの書き込
みや更新をＣＰＵを介在させることなく容易に行うこと
ができる。

【００９８】第２の発明によれば、フラッシュメモリに
対するアクセスを制御するフラッシュメモリ制御装置で
あって、外部からデータを受信するインタフェース手段
と、前記インタフェース手段により受信したデータを保
持する保持手段と、入力される動作モードに基づいて前
記フラッシュメモリに対する通常動作モードとプログラ
ム動作モードとイレース動作モードとのいずれかに切り
替えて、前記保持手段に保持されるデータに対するＣＰ
Ｕの読み出しまたは前記保持手段に保持されるデータの
前記フラッシュメモリへの書き込みあるいは前記フラッ
シュメモリのイレースとを切り替え制御する制御手段と
を有するので、入力される動作モードの設定状態に応じ
てＣＰＵによる受信したデータの読み出しと該ＣＰＵを
介在することなく該受信したデータのフラッシュメモリ
への直接書き込みとイレース動作とを自在に切り替える
ことができ、フラッシュメモリに何ら書き込みあるいは
書き換えあるいはデータ消去用のプログラムを占有させ
る必要もなく、外部入力されるデータに従うプログラム
の書き込みや更新さらには書き込みデータのイレースを
ＣＰＵを介在させることなく容易に行うことができる。

【００９９】また、データ書き込み中の不慮の電源オフ
によりフラッシュメモリの内容が破壊されても、フラッ
シュメモリの内容を自在に復元できる。

【０１００】第３の発明によれば、前記制御手段は、前
記フラッシュメモリに対する所定のコマンドを自動生成
するので、所定のコマンドをハードウエアにより自動生
成して、フラッシュメモリの特定アドレスに意図する命
令を書き込むことができる。

【０１０１】第４の発明によれば、前記制御手段は、所
定のアドレスとデータとを自動生成して前記フラッシュ
メモリに対する所定のコマンドを自動生成するので、意
図するアドレスに基づいて受信したデータをプログラム
として書き込むことができる。

【０１０２】第５の発明によれば、フラッシュメモリに
対するアクセスを制御するフラッシュメモリ制御装置の
メモリアクセス方法であって、外部からデータを受信す
るインタフェース手段により受信したデータを保持し、
入力される動作モードに基づいて前記フラッシュメモリ
に対する通常動作モードとプログラム動作モードのいず
れかに切り替え、前記保持されるデータに対するＣＰＵ
の読み出しまたは前記保持されるデータの前記フラッシ
ュメモリへの書き込みを切り替えるので、入力される動
作モードの設定状態に応じてＣＰＵによる受信したデー
タの読み出しと該ＣＰＵを介在することなく該受信した
データのフラッシュメモリへの直接書き込みとを自在に
切り替えることができ、フラッシュメモリに何ら書き込
みあるいは書き換え用のプログラムを占有させる必要も
なく、外部入力されるデータに従うプログラムの書き込
みや更新をＣＰＵを介在させることなく容易に行うこと
ができる。

【０１０３】第６の発明によれば、フラッシュメモリに
対するアクセスを制御するフラッシュメモリ制御装置の
メモリアクセス方法であって、外部からデータを受信す
るインタフェース手段により受信したデータを保持し、
入力される動作モードに基づいて前記フラッシュメモリ
に対する通常動作モードとプログラム動作モードとイレ
ース動作モードとのいずれかに切り替え、前記保持され
るデータに対するＣＰＵの読み出しまたは前記保持され
るデータの前記フラッシュメモリへの書き込みあるいは
前記フラッシュメモリのイレースとを切り替えるので、
入力される動作モードの設定状態に応じてＣＰＵによる
受信したデータの読み出しと該ＣＰＵを介在することな
く該受信したデータのフラッシュメモリへの直接書き込
みとイレース動作とを自在に切り替えることができ、フ
ラッシュメモリに何ら書き込みあるいは書き換えあるい
はデータ消去用のプログラムを占有させる必要もなく、
外部入力されるデータに従うプログラムの書き込みや更
新さらには書き込みデータのイレースをＣＰＵを介在さ
せることなく容易に行うことができる。

【０１０４】また、データ書き込み中の不慮の電源オフ
によりフラッシュメモリの内容が破壊されても、フラッ
シュメモリの内容を自在に復元できる。

【０１０５】従って、フラッシュメモリの用途に備えて
事前に所望のプログラムを書き込むような出荷時の煩雑
な処理負担を大幅に緩和して、受信するプログラムデー
タを含む種々のデータをフラッシュメモリに対して自在
にプログラムしたり、該プログラムの更新や破壊された
データの復元を自在に行える等の効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示すメモリ制御装置の
構成を説明するブロック図である。

【図２】図１に示したタイミングコントローラの動作を
説明する図である。

【図３】図１に示したタイミングコントローラの動作を
説明する図である。

【図４】図１に示したフラッシュメモリコントローラが
内蔵されたカスタムＩＣとその周辺回路との対応を説明
するブロック図である。

【図５】図４に示したＡＳＩＣの詳細構成を説明するブ
ロック図である。

【図６】本発明の第２実施形態を示すメモリ制御装置の
構成を説明するブロック図である。

【図７】図６に示したタイミングコントローラの動作を
説明する図である。

【図８】図６に示したタイミングコントローラの動作を
説明する図である。

【符号の説明】

１０１ データバス １０７ データセレクタ １０８ データバス １１７ アドレスセレクタ １１８ アドレスバス １３０ タイミングコントローラ １３１ クロック １４０ タイミング作成回路 １５１ インタフェースコントローラ １５２ ８ビットデータバス １６０ タイミングコントローラ １６７ レジスタ １６９ ＬＥＤ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 フラッシュメモリに対するアクセスを制
   御するフラッシュメモリ制御装置であって、 外部からデータを受信するインタフェース手段と、 前記インタフェース手段により受信したデータを保持す
   る保持手段と、 入力される動作モードに基づいて前記フラッシュメモリ
   に対する通常動作モードとプログラム動作モードのいず
   れかに切り替えて、前記保持手段に保持されるデータに
   対するＣＰＵの読み出しまたは前記保持手段に保持され
   るデータの前記フラッシュメモリへの書き込みを切り替
   え制御する制御手段と、 を有することを特徴とするフラッシュメモリ制御装置。
2. 【請求項２】 フラッシュメモリに対するアクセスを制
   御するフラッシュメモリ制御装置であって、 外部からデータを受信するインタフェース手段と、 前記インタフェース手段により受信したデータを保持す
   る保持手段と、 入力される動作モードに基づいて前記フラッシュメモリ
   に対する通常動作モードとプログラム動作モードとイレ
   ース動作モードとのいずれかに切り替えて、前記保持手
   段に保持されるデータに対するＣＰＵの読み出しまたは
   前記保持手段に保持されるデータの前記フラッシュメモ
   リへの書き込みあるいは前記フラッシュメモリのイレー
   スとを切り替え制御する制御手段と、を有することを特
   徴とするフラッシュメモリ制御装置。
3. 【請求項３】 前記制御手段は、前記フラッシュメモリ
   に対する所定のコマンドを自動生成することを特徴とす
   る請求項１記載のフラッシュメモリ制御装置。
4. 【請求項４】 前記制御手段は、所定のアドレスとデー
   タとを自動生成して前記フラッシュメモリに対する所定
   のコマンドを自動生成することを特徴とする請求項１記
   載のフラッシュメモリ制御装置。
5. 【請求項５】 フラッシュメモリに対するアクセスを制
   御するフラッシュメモリ制御装置のメモリアクセス方法
   であって、 外部からデータを受信するインタフェース手段により受
   信したデータを保持し、 入力される動作モードに基づいて前記フラッシュメモリ
   に対する通常動作モードとプログラム動作モードのいず
   れかに切り替え、前記保持されるデータに対するＣＰＵ
   の読み出しまたは前記保持されるデータの前記フラッシ
   ュメモリへの書き込みを切り替えることを特徴とするフ
   ラッシュメモリ制御装置のメモリアクセス方法。
6. 【請求項６】 フラッシュメモリに対するアクセスを制
   御するフラッシュメモリ制御装置のメモリアクセス方法
   であって、 外部からデータを受信するインタフェース手段により受
   信したデータを保持し、 入力される動作モードに基づいて前記フラッシュメモリ
   に対する通常動作モードとプログラム動作モードとイレ
   ース動作モードとのいずれかに切り替え、 前記保持されるデータに対するＣＰＵの読み出しまたは
   前記に保持されるデータの前記フラッシュメモリへの書
   き込みあるいは前記フラッシュメモリのイレースとを切
   り替えることを特徴とするフラッシュメモリ制御装置の
   メモリアクセス方法。