JPH1063442A - 半導体ディスク装置 - Google Patents

Abstract

(57)【要約】 【課題】ポーリング結果待ちや動作指示待ちなどによる
フラッシュメモリに対するアクセスの遅れをなくし、半
導体ディスク装置の性能向上を図る。 【解決手段】ＮＡＮＤインターフェース１９にはフラッ
シュＥＥＰＲＯＭ１１−１〜１１−１６それぞれからの
レディー／ビジー信号が独立に入力され、個々のフラッ
シュＥＥＰＲＯＭのレディー状態の確認はＮＡＮＤイン
ターフェース１９自体によって行われる。ＮＡＮＤイン
ターフェース１９は、各々が一連の制御動作を含む複数
の動作パターンについてそれに対応する動作シーケンス
を実行できるように構成されており、ＭＰＵ１４などに
よってレジスタ群２０にセットされた動作指示情報に従
って、動作する。従って、ファームウェアからの動作指
示やレディ確認を待つことなく、フラッシュＥＥＰＲＯ
Ｍに対する一連の制御動作をハードウェア制御で実行す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体ディスク装
置に関し、特に複数のフラッシュＥＥＰＲＯＭを内蔵
し、ホストからのディスクアクセス要求に応じてそれら
フラッシュＥＥＰＲＯＭをアクセスする半導体ディスク
装置に関する。

【０００２】

【従来の技術】従来のワークステーションやパーソナル
コンピュータ等の情報処理装置の多くは、２次記憶装置
として磁気ディスク装置を用いていた。磁気ディスク装
置は、記録の信頼性が高い、ビット単価が安いなどの利
点がある反面、装置のサイズが大きい、物理的な衝撃に
弱いなどの欠点を持つ。

【０００３】そこで、近年、装置のサイズが小さく物理
的な衝撃にも強い半導体ディスク装置に注目が集まって
いる。半導体ディスク装置とは、電気的に一括消去が可
能な不揮発性の半導体メモリであるフラッシュＥＥＰＲ
ＯＭを、従来の磁気ディスク装置などと同様にパーソナ
ルコンピュータなどの２次記憶装置として用いるもので
ある。この半導体ディスク装置には、磁気ディスク装置
の磁気ヘッドや回転ディスクのような機械的な可動部分
を含まないため、物理的な衝撃による誤動作や故障が発
生しにくい。また、装置としてのサイズも小さくなる等
の利点がある。

【０００４】ところで、最近では、全ての動作モードが
外部からのコマンドによって指定可能ないわゆるコマン
ド制御タイプのフラッシュＥＥＰＲＯＭが種々開発され
ている。

【０００５】この種のフラッシュＥＥＰＲＯＭは、１ペ
ージ分のデータを保持するデータレジスタを備えてお
り、データレジスタからメモリセルアレイへのデータ書
込み動作や、メモリセルアレイからデータレジスタへの
データ読み出し動作を外部からの制御なしで自動実行す
る事ができる。外部システムは、フラッシュＥＥＰＲＯ
Ｍのデータ書き込み／読み出し動作が終了したかどうか
を、フラッシュＥＥＰＲＯＭからのレディー／ビジー信
号によって判断する事ができる。

【０００６】このようなコマンド制御タイプの複数のフ
ラッシュＥＥＰＲＯＭを半導体ディスク装置に内蔵して
使用した場合には、その半導体ディスク装置内のコント
ローラは、各種コマンド発行によってフラッシュＥＥＰ
ＲＯＭの動作モードを一旦指定しさえすればその後はそ
のフラッシュＥＥＰＲＯＭの制御から解放される。この
ため、例えば、あるフラッシュＥＥＰＲＯＭの書き込み
動作中に、待機中の別のフラッシュＥＥＰＲＯＭに対す
るライトアクセスを行う事が可能である。

【０００７】しかしながら、従来の半導体ディスク装置
では、複数のフラッシュＥＥＰＲＯＭそれぞれからのレ
ディー／ビジー信号のＡＮＤ出力を１本の信号線として
コントローラに入力する構成が採用されており、フラッ
シュＥＥＰＲＯＭ毎に独立してその動作状態（レディ−
／ビジ−）を検出する事ができなかった。

【０００８】このため、フラッシュＥＥＰＲＯＭのコマ
ンド制御機能を有効利用する事ができず、あるフラッシ
ュＥＥＰＲＯＭの書き込み動作中に、待機中の別のフラ
ッシュＥＥＰＲＯＭに対するライトアクセスを行うとい
った並列処理は行われていなかった。

【０００９】

【発明が解決しようとする課題】そこで、最近では、複
数のフラッシュＥＥＰＲＯＭそれぞれからのレディー／
ビジー信号を独立に半導体ディスク装置のコントローラ
に入力し、そのコントローラのＭＰＵによるファームウ
ェア制御の下でそれらレディー／ビジー信号の状態を個
別に管理する技術が提案されている。

【００１０】この場合、ファームウェアによるポーリン
グによって複数のレディー／ビジー信号の状態が順番に
調べられることにより、アクセス対象のフラッシュＥＥ
ＰＲＯＭがレディー状態であるか否かが判断される。レ
ディー状態であれば、その時点でそのフラッシュＥＥＰ
ＲＯＭに対するアクセスのための制御がファームウェア
によって開始される。この制御動作は、フラッシュＥＥ
ＰＲＯＭの信号線を駆動する制御回路に対して、例え
ば、リードコマンドの発行、アドレスの設定、レディー
確認、データ転送などといった一連の動作の実行をファ
ームウェアが逐次指示することによって行われる。

【００１１】しかし、この構成では、ファームウェアに
よってアクセス対象の１つのフラッシュＥＥＰＲＯＭが
選択される度に、その選択されたフラッシュＥＥＰＲＯ
Ｍのレディー状態がポーリングによって確認されるのを
待つ必要がある。このため、その分だけフラッシュＥＥ
ＰＲＯＭに対するアクセス開始が遅れ、また次の動作に
移行できるフラッシュＥＥＰＲＯＭがあってもファーム
ウェアによるレディー確認やコマンド発行指示などが制
御回路に送られるまではその動作に移ることはできない
という問題がある。

【００１２】また、選択されたフラッシュＥＥＰＲＯＭ
がレディー状態であることが確認された後も再びファー
ムウェアが制御回路に対して動作指示を逐次発行する必
要があるので、ファームウェアがフラッシュＥＥＰＲＯ
Ｍのアクセス制御から解放されるまでに時間がかかり、
コントローラのＭＰＵの負荷が増大するという問題もあ
る。さらに、個々のフラッシュＥＥＰＲＯＭのレディー
／ビジー状態をポーリングによって監視し続ける必要が
あるため、フラッシュＥＥＰＲＯＭのアクセス制御から
解放された後もコントローラのＭＰＵを動作停止するこ
とができず、これによって消費電力が増大するという問
題も起こる。

【００１３】この発明はこのような点に鑑みてなされた
もので、ポーリング結果待ちや動作指示待ちなどによる
アクセスの遅れを解消することにより、次の動作に移行
できるフラッシュＥＥＰＲＯＭがあれば直ちにそのため
の動作制御を開始できるようにし、個々のフラッシュＥ
ＥＰＲＯＭの性能を最大限発揮させることが可能な半導
体ディスク装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】この発明は、複数のフラ
ッシュＥＥＰＲＯＭを内蔵し、ホストからのディスクア
クセス要求に応じてそれら複数のフラッシュＥＥＰＲＯ
Ｍをアクセスする半導体ディスク装置において、前記各
フラッシュＥＥＰＲＯＭをアクセス制御するための一連
の制御動作をそれぞれ含む複数の動作パターンとそれら
動作パターンを実行させるべきフラッシュＥＥＰＲＯＭ
との対応関係を示す動作指示情報がセットされるレジス
タ群と、前記複数のフラッシュＥＥＰＲＯＭに接続さ
れ、前記動作指示情報に従って前記各フラッシュＥＥＰ
ＲＯＭを制御する制御回路であって、前記複数のフラッ
シュＥＥＰＲＯＭから出力される複数のレディー／ビジ
ー信号をそれぞれ受信する複数の入力ポートと、前記複
数の動作パターンそれぞれに対応する複数の動作シーケ
ンスを実行可能に構成され、前記複数の入力ポートで受
信した複数のレディー／ビジー信号をそれぞれ監視し、
前記動作指示情報で動作制御対象として指定されたフラ
ッシュＥＥＰＲＯＭの中でレディー状態が検出されたフ
ラッシュＥＥＰＲＯＭから順にそのフラッシュＥＥＰＲ
ＯＭに対して実行させるべき動作パターンに対応する動
作シーケンスの実行を開始する制御回路とを具備するこ
とを特徴とする。

【００１５】この半導体ディスク装置においては、フラ
ッシュＥＥＰＲＯＭを制御するハードウェアである制御
回路に複数のフラッシュＥＥＰＲＯＭそれぞれからのレ
ディー／ビジー信号が独立に入力され、個々のフラッシ
ュＥＥＰＲＯＭのレディー状態の確認は制御回路自体に
よって行われる。

【００１６】また、その制御回路は、例えば、リードコ
マンドの発行、アドレス転送、レディ確認、データ転送
といった一連の制御動作を含むページリードのための動
作パターンや、ページライトのための一連の制御動作と
ページステータスリードのための制御動作とを組み合わ
せた動作パターンなど、の複数の動作パターンについ
て、それに対応する動作シーケンスを実行できるように
構成されており、例えば半導体ディスク装置のＭＰＵや
ホスト装置などによってレジスタ群にセットされた動作
指示情報に従って、動作する。

【００１７】この場合、動作指示情報は、個々の制御動
作を指示するものではなく、前述した複数の動作パター
ンとそれらを実行させるべき複数のフラッシュＥＥＰＲ
ＯＭとの関係を示すものである。

【００１８】したがって、ファームウェアからの動作指
示やレディ確認を待つことなく、フラッシュＥＥＰＲＯ
Ｍに対する一連の制御動作を開始することができるよう
になり、次の動作に移行できるフラッシュＥＥＰＲＯＭ
があれば直ちにそのための動作制御を開始することが可
能となる。よって、個々のフラッシュＥＥＰＲＯＭの性
能を最大限発揮し得る高速半導体ディスク装置を実現で
きる。

【００１９】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施例に
係わる半導体ディスク装置の構成が示されている。この
半導体ディスク装置１０は、ハードディスク装置の代替
としてパーソナルコンピュータなどのホストシステムに
接続されて使用されるものであり、ホストシステム（フ
ァイルシステム、磁気ディスク装置用のドライバ）から
のディスクアクセス要求をフラッシュＥＥＰＲＯＭに対
するアクセス要求にエミュレートして、半導体ディスク
装置１０内蔵のフラッシュＥＥＰＲＯＭをアクセスす
る。この半導体ディスク装置１０には、１６個のＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭ１１−１〜１１−１６が搭
載されている。半導体ディスク装置１０には、さらに、
コントローラ１２、およびＲＡＭ１３が設けられてい
る。

【００２０】フラッシュＥＥＰＲＯＭ１１−１〜１１−
１６は、この半導体ディスク装置１０の記録媒体として
使用されるものであり、ハードディスク装置の磁気記録
媒体に相当する。これらフラッシュＥＥＰＲＯＭ１１−
１〜１１−１６はＮＡＮＤメモリバス１４を介してコン
トローラ１２に接続されている。ＮＡＮＤメモリバス１
４には、８ビット幅のデータバス、および各フラッシュ
ＥＥＰＲＯＭの制御信号端子に接続される各種制御信号
線が定義されている。Ｉ／Ｏデータバスおよび各種制御
信号線は、それぞれフラッシュＥＥＰＲＯＭ１１−１〜
１１−１６のデータ入出力端子Ｉ／Ｏ、および制御信号
入力端子ＣＯＮＴ（コマンドラッチイネーブル端子ＣＬ
Ｅ、アドレスラッチイネーブル端子ＡＬＥ、ライトイネ
ーブル端子ＷＥ、リードイネーブル端子ＲＥなどを含
む）に共通接続されている。

【００２１】さらに、フラッシュＥＥＰＲＯＭ１１−１
〜１１−６とコントローラ１２の間には、チップセレク
ト信号（ＣＳ１〜ＣＳ８）線、およびＲｅａｄｙ／Ｂｕ
ｓｙ信号線（Ｒ／Ｂ１〜Ｒ／Ｂ１６）がそれぞれチップ
毎に独立して配設されている。

【００２２】これらフラッシュＥＥＰＲＯＭ１１−１〜
１１−６はそれぞれ１６ＭビットのＮＡＮＤ型ＥＥＰＲ
ＯＭであり、図２に示されているように、メモリセルア
レイ１１１とデータレジスタ１１２を備えている。メモ
リセルアレイ１１１は、８Ｋ行×２６４列×８ビットの
ビット構成を有し、５１２個のブロックを有している。
データ消去はこのブロック単位で実行することができ
る。各ブロックは１６ページ（行）から構成されてお
り、各ページは、２５６バイトのデータ記憶領域と８バ
イトの冗長領域を備えている。データの書込みと読み出
しは、２５６＋８バイトのデータレジスタ１１２を介し
てページ単位で実行される。この半導体ディスク装置に
おいては、各ページの冗長領域はＥＣＣや書き換え回数
データの格納に利用されている。

【００２３】フラッシュＥＥＰＲＯＭ１１−１〜１１−
６はそれぞれライトモード、リードモード、消去モード
などの動作モードを有しており、これら動作モードはそ
れぞれコントローラ１２からのコマンド制御によって指
定される。

【００２４】リードモードにおいては、メモリセルアレ
イ１１１からデータレジスタ１１２へのページ単位のデ
ータ転送はフラッシュＥＥＰＲＯＭ内部で自動実行され
る。このデータ転送期間中はＲｅａｄｙ／Ｂｕｓｙ信号
線はＢｕｓｙ状態に設定され、これによってページリー
ド動作中であることがコントローラ１２に通知される。
データレジスタ１１２に転送された１ページ分のデータ
は、コントローラ１２の制御の下、入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７から８ビット単位でシリアルに読み出され
る。１ページ分のデータのシリアルリードが終了する
と、次のページのページリードが自動的に実行される。

【００２５】ライトモードにおいては、データレジスタ
１１２からメモリセルアレイ１１１へのページ単位のデ
ータ転送はフラッシュＥＥＰＲＯＭ内部で自動実行され
る。このデータ転送期間中はＲｅａｄｙ／Ｂｕｓｙ信号
線はＢｕｓｙ状態に設定され、これによってページライ
ト動作中であることがコントローラ１２に通知される。

【００２６】消去モードにおいては、コントローラから
のコマンドによって指定された任意のブロックの記憶内
容が一括消去される。次に、半導体ディスク装置１０の
ディスクコントローラ１２の構成を説明する。

【００２７】ディスクコントローラ１２は１個のＬＳＩ
によって実現されており、そのＬＳＩチップには、図１
に示されているように、マイクロプロセッサ（ＭＰＵ）
１４、プロセッサバスインタフェース１５、ＲＯＭ１
６、外部バスインタフェース１７、バッファメモリコン
トローラ１８、およびＮＡＮＤバスインタフェース１９
が集積形成されている。

【００２８】マイクロプロセッサ１４は、ＲＯＭ１６に
格納されたファームウェアを実行してこの半導体ディス
ク装置１０全体の動作を制御するものであり、パーソナ
ルコンピュ−タのＣＰＵ１から送られるディスクアクセ
スのためのホストアドレスを、フラッシュＥＥＰＲＯＭ
１１−１〜１１−１６をアクセスするためのメモリアド
レスに変換するアドレス変換処理、フラッシュＥＥＰＲ
ＯＭ１１−１〜１１−１６の中でアクセス対象のフラッ
シュＥＥＰＲＯＭとそれに対して実行すべきアクセス内
容を決定する処理、フラッシュＥＥＰＲＯＭ１１−１〜
１１−６それぞれのデータ書換回数の管理、およびデー
タ書換回数を平準化するためのスワッピング処理の制御
などを行う。

【００２９】ＲＯＭ１６には、マイクロプロセッサ１４
によって実行されるファームウェア、およびパーソナル
コンピュータのＣＰＵ１によって実行されるオペレーテ
ィングシステムやアプリケーションプログラムなどの各
種プログラムが格納されている。オペレーティングシス
テムやアプリケーションプログラムはＲＯＭ１６内でフ
ァイルとして管理されており、それらプログラムはＣＰ
Ｕ１から半導体ディスク装置１０に対して発行される読
み出し要求に応じてＲＯＭ１６から読み出され、そして
パーソナルコンピュータのメインメモリ３にロードされ
る。

【００３０】ＲＯＭ１６およびフラッシュＥＥＰＲＯＭ
１１−１〜１１−１６には、連続するディスクアドレス
がマッピングされており、ＲＯＭ１６もディスク装置１
０の記憶媒体の一部として利用される。このため、ＲＯ
Ｍ１６に格納されているオペレーティングシステムやア
プリケーションプログラムの読み出しは、ＣＰＵ１から
の読み出し要求が、ある特定の番地を指定している時に
のみ実行され、その他の番地を指定している時はフラッ
シュＥＥＰＲＯＭ１１−１〜１１−１６に対するリード
アクセスが行われる。

【００３１】ＲＡＭ１３はダイナミックＲＡＭから構成
されており、その記憶領域の一部はパーソナルコンピュ
ータのＣＰＵ１から転送されるライトデータ、およびフ
ラッシュＥＥＰＲＯＭ１１−１〜１１−１６から読み出
されるリードデータを保持するデータバッファ１３１と
して使用される。また、ＲＡＭ１３は、マイクロプロセ
ッサ１４の作業領域として使用され、ここには、ホスト
システムからのディスクアドレスをメモリアドレスに変
換するためのアドレス変換テーブル１３２、フラッシュ
ＥＥＰＲＯＭに書き込むべき１ブロック分のブロックデ
ータの格納位置を管理するヘッダテーブル１３３、フラ
ッシュＥＥＰＲＯＭ１１−１〜１１−１６の書換回数を
ブロック単位で管理するための書換回数管理テーブル１
３４などが格納される。

【００３２】外部バスインタフェース１７は、ＩＤＥや
ＰＣＭＣＩＡ仕様に準拠したインタフェースであり、パ
ーソナルコンピュータのシステムバス２に接続される。
外部バスインタフェース１７には、ＣＰＵ１との通信の
ためのＩ／Ｏレジスタ群が設けられている。レジスタ群
には、セクタナンバレジスタ１７１、セクタカウントレ
ジスタ１７２、データレジスタ１７３、シリンダレジス
タ１７４、ドライブ／ヘッドレジスタ１７５、コマンド
レジスタ１７６、ステータスレジスタ１７７などが含ま
れている。これらレジスタは、マイクロプロセッサ１４
およびパーソナルコンピュータのＣＰＵ１によってそれ
ぞれリード／ライト可能である。

【００３３】セクタナンバレジスタ１７１には、アクセ
ス先頭位置を指定するセクタ番号がＣＰＵ１によってラ
イトされる。セクタカウントレジスタ１７２には、リー
ド／ライト対象のセクタ数がＣＰＵ１によってライトさ
れる。データレジスタ１７３には、ＣＰＵ１から供給さ
れるライトデータまたは半導体ディスク装置１０から読
み出されるリードデータが設定される。シリンダレジス
タ１７４には、リード／ライト対象のシリンダ番号がＣ
ＰＵ１によってライトされる。ドライブ／ヘッドレジス
タ１７５には、リード／ライト対象のドライブ番号、お
よびヘッド番号がＣＰＵ１によってライトされる。コマ
ンドレジスタ１７６には、半導体ディスク装置１０の動
作を指定するリードコマンドやライトコマンド等がＣＰ
Ｕ１によってライトされる。ステータスレジスタ１７７
には、ＣＰＵ１に通知すべき半導体ディスク装置１０の
各種ステータスがセットされる。

【００３４】バッファメモリコントローラ１８は、ＲＡ
Ｍ１３をアクセス制御するためのものであり、システム
バス２とＲＡＭ１３間のデータ転送などを行う。データ
転送には、システムバス２とＲＡＭ１３間のデータ転送
の他、ＲＡＭ１３とフラッシュＥＥＰＲＯＭ１１−１〜
１１−１６間のデータ転送がある。後者のデータ転送
は、ＮＡＮＤバスインタフェース１９によって実行され
る。

【００３５】ＮＡＮＤバスインタフェース１９は、マイ
クロプロセッサ１４の制御の下にフラッシュＥＥＰＲＯ
Ｍ１１−１〜１１−１６をアクセス制御するハードウェ
アロジックであり、フラッシュＥＥＰＲＯＭとの間の各
種制御信号を駆動することによりフラッシュＥＥＰＲＯ
Ｍ１１−１〜１１−１６との間のデータ転送などを行
う。

【００３６】このＮＡＮＤバスインタフェース１９に
は、図示のように、ＮＡＮＤメモリバス１４に接続され
る入出力端子の他、１６個のフラッシュＥＥＰＲＯＭ１
１−１〜１１−１６それぞれからのＲｅａｄｙ／Ｂｕｓ
ｙ信号線（Ｒ／Ｂ１〜Ｒ／Ｂ１６）をそれぞれチップ毎
に独立して入力するための１６個の入力端子と、１６個
のフラッシュＥＥＰＲＯＭ１１−１〜１１−１６それぞ
れにチップセレクト信号（ＣＳ１〜ＣＳ８）を独立して
出力するための１６個の出力端子が設けられている。

【００３７】また、ＮＡＮＤバスインタフェース１９に
は、マイクロプロセッサ１４によってリード／ライト可
能なＩ／Ｏレジスタ群２０と、ＥＣＣ演算回路２１が設
けられている。ＥＣＣ演算回路２１は、ＥＣＣ生成のた
めの演算およびＥＣＣチェックのための演算を行う。

【００３８】Ｉ／Ｏレジスタ群２０には、ＭＰＵ１４に
よってＮＡＮＤバスインタフェース１９に対する動作指
示情報が格納される。この動作指示情報は、フラッシュ
ＥＥＰＲＯＭに対する各種制御動作の組み合わせからそ
れぞれ構成される複数の動作パターンとそれら動作パタ
ーンをそれぞれ実行されるべきフラッシュＥＥＰＲＯＭ
のチップ番号との対応関係を示すものであり、この動作
指示情報にしたがってはＮＡＮＤバスインタフェース１
９によるフラッシュＥＥＰＲＯＭの制御が行われる。Ｉ
／Ｏレジスタ群２０に設定される動作指示情報の構成例
を図３に示す。

【００３９】ここでは、動作パターン１から５までの５
つの動作パターンが用意されている。まず、これら各動
作パターンについて説明する。 （１）動作パターン１ （ページデータ読み出し）この動作パターン１は、ペー
ジデータ読み出しに関する一連の制御動作の組み合せを
示すものであり、［読み出しコマンドの発行］→［アド
レスの設定］→［該当チップのＢＵＳＹ状態終了の確
認］→［データ転送］という制御動作を含んでいる。

【００４０】この動作パターン１は、例えば、ホストシ
ステムからのリード要求に対する通常のページデータ読
み出しや、ホストシステムからのライト要求に対応した
ページデータ書き込みに先立って行われる巻き添え消去
データの読み出しのためなどに利用される。巻き添え消
去データとは、書き込み対象の消去ブロックに存在する
データの中でホストシステムによって書き換えが要求さ
れていないデータであり、この巻き添え消去データと書
き込みデータとによって１ブロック分の書き込みデータ
が作成され、ブロック消去後にその１ブロック分の書き
込みデータを書き込むためのページデータ書き込みが実
行される。 （２）動作パターン２ （ページデータ冗長部読み出し）この動作パターン２
は、ページデータ冗長部の読み出しに関する一連の制御
動作の組み合せを示すものであり、［冗長部読み出しコ
マンドの発行］→［アドレスの設定］→［該当チップの
ＢＵＳＹ状態終了の確認］→［データ転送］という制御
動作を含んでいる。

【００４１】この動作パターン２は、例えば、消去対象
となったブロックの書き換え回数を調べたる時などに行
われる。 （３）動作パターン３ （ブロック消去）この動作パターン３は、ブロック消去
に関する一連の制御動作の組み合せを示すものであり、
［ブロック消去コマンドの発行］→［アドレスの設定］
という制御動作を含んでいる。

【００４２】この動作パターン２は、ホストシステムか
らのライト要求に対応したページデータ書き込みに先立
って行われるブロック消去動作のために利用される。 （４）動作パターン４ （ページデータ書き込み）この動作パターン４は、フラ
ッシュＥＥＰＲＯＭからのステータス読み出しに関する
一連の制御動作とページデータ書き込みに関する一連の
制御動作との組み合せを示すものであり、［ステータス
読み出しコマンドの発行］→［それ以前の動作に対する
ステータス（エラーの有無）をＩ／Ｏレジスタにセッ
ト］→［ページデータ書き込みコマンドの発行］→［ア
ドレスの設定］→［データ転送］→［書き込み実行コマ
ンドの発行］という制御動作を含んでいる。

【００４３】この動作パターン４は、ホストシステムか
らのライト要求に対応したページデータ書き込みにのた
めに利用される。 （５）動作パターン５ （メモリチップステータス確認）この動作パターン５
は、フラッシュＥＥＰＲＯＭからのステータス読み出し
に関する一連の制御動作の組み合せを示すものであり、
［ステータス読み出しコマンドの発行］→［それ以前の
動作に対するステータス（エラーの有無）をＩ／Ｏレジ
スタにセット］という制御動作を含んでいる。

【００４４】この動作パターン５は、例えば、ホストシ
ステムからのライト要求に応じて実行したブロック内部
最終ページのデータ書き込み動作が完了した後のステー
タス（エラーの有無）の確認のために利用される。

【００４５】これら５つの動作パターン１〜５の中のど
の動作パターンをどのフラッシュＥＥＰＲＯＭに実行さ
せるかを指定するために、図３においては、５つの動作
パターン１〜５それぞれに対応するパラメタ設定用のＩ
／Ｏレジスタが規定されている。

【００４６】動作パターン１（ページデータ読み出し）
については、その動作パターン１を実行すべきフラッシ
ュＥＥＰＲＯＭのチップ番号が設定されるチップＮｏ．
レジスタ１、読み出し対象ページのページアドレスが設
定されるアドレスレジスタ１、読み出したページデータ
を転送すべきデータバッファ１３１上のアドレスが設定
されるバッファアドレスレジスタ１、およびこれらパラ
メタで指定された動作パターン１の実行を開始したか否
かを示す動作開始フラグが設定されるレジスタなどが利
用される。

【００４７】動作パターン２（ページデータ冗長部読み
出し）については、その動作パターン２を実行すべきフ
ラッシュＥＥＰＲＯＭのチップ番号が設定されるチップ
Ｎｏ．レジスタ２、読み出し対象ページ冗長部のページ
アドレスが設定されるアドレスレジスタ２、読み出した
冗長部の内容をセットするためのレジスタを指定する冗
長部データセットレジスタ２、およびこれらパラメタで
指定された動作パターン２の実行を開始したか否かを示
す動作開始フラグが設定されるレジスタなどが利用され
る。

【００４８】動作パターン３（ブロック消去）について
は、その動作パターン３を実行すべきフラッシュＥＥＰ
ＲＯＭのチップ番号が設定されるチップＮｏ．レジスタ
３、消去対象ブロックのブロックアドレスが設定される
アドレスレジスタ３、およびこれらパラメタで指定され
た動作パターン３の実行を開始したか否かを示す動作開
始フラグが設定されるレジスタなどが利用される。

【００４９】動作パターン４（ページデータ書き込み）
は、高優先順位、中優先順位、および低優先順位の３つ
のチップに対するページデータ書き込みを並行して実行
できるように、それら各優先順位について、その動作パ
ターン４を実行すべきフラッシュＥＥＰＲＯＭのチップ
番号が設定されるチップＮｏ．レジスタ４、ページデー
タ書き込み対象のページアドレスが設定されるアドレス
レジスタ４、ステータス読み出しで読み出したステータ
スを設定すべきレジスタを指定するステータスセットレ
ジスタ４、データバッファ１３１上の書き込みデータの
位置を示すバッファアドレスレジスタ４、およびこれら
パラメタで指定された動作パターン４の実行を開始した
か否かを示す動作開始フラグが設定されるレジスタなど
が利用される。

【００５０】動作パターン５（メモリチップステータス
確認）は、高優先順位、中優先順位、および低優先順位
の３つのチップに対するステータス確認を並行して実行
できるように、それら各優先順位について、動作パター
ン５を実行すべきフラッシュＥＥＰＲＯＭのチップ番号
が設定されるチップＮｏ．レジスタ５、ステータス読み
出しで読み出したステータスを設定すべきレジスタを指
定するステータスセットレジスタ５、およびこれらパラ
メタで指定された動作パターン５の実行を開始したか否
かを示す動作開始フラグが設定されるレジスタなどが利
用される。

【００５１】このようなレジスタの利用を行う動作指示
情報により、動作パターン１〜５毎にそれを実行させる
べきフラッシュＥＥＰＲＯＭのチップ番号などのパラメ
タが指定される。

【００５２】図４には、図３の動作指示情報に従ってフ
ラッシュＥＥＰＲＯＭのアクセス制御を行うＮＡＮＤバ
スインターフェース１９の具体的な構成の一例が示され
ている。

【００５３】ＮＡＮＤバスインターフェース１９には、
フラッシュＥＥＰＲＯＭのアクセス制御を行うための機
構として、シーケンサロジック１９１およびＯＲ回路１
９２が設けられている。

【００５４】シーケンサロジック１９１は、前述の５つ
の動作パターン１〜５それぞれに対応する５つの動作シ
ーケンスを実行可能に構成されている。このシーケンサ
ロジック１９１は、フラッシュＥＥＰＲＯＭ１１−１〜
１１−１６の中で動作パターン１〜５が登録されている
制御対象チップの何れかがレディー状態であることを条
件に動作を開始する。この条件成立の有無は、制御対象
チップ全てのレディー／ビジー信号を選択して、それら
の論理和を出力するセレクタ付きＯＲ回路１９２の出力
によって判定することができる。

【００５５】シーケンサロジック１９１は、フラッシュ
ＥＥＰＲＯＭ１１−１〜１１−１６それぞれからのレデ
ィー／ビジー信号を監視し、図３の動作指示情報で動作
制御対象として指定されたフラッシュＥＥＰＲＯＭの中
でレディー状態が検出されたフラッシュＥＥＰＲＯＭか
ら順にそのフラッシュＥＥＰＲＯＭに対して実行させる
べき動作パターンに対応する動作シーケンスの実行を開
始する。

【００５６】この場合、シーケンサロジック１９１は、
動作パターン１から動作パターン５の順番でＩ／Ｏレジ
スタ群２０のチップＮｏ．レジスタを選択し、その選択
したレジスタで指定されるチップ番号のフラッシュＥＥ
ＰＲＯＭがレディー状態か否かを検出する。レディー状
態であれば、そのフラッシュＥＥＰＲＯＭに対応する動
作パターンに対応する動作シーケンスの実行が開始さ
れ、またレディー状態でなかった場合には、次の動作パ
ターンに対応するチップＮｏ．レジスタが選択され、そ
の選択したレジスタで指定されるチップ番号のフラッシ
ュＥＥＰＲＯＭについてレディー状態か否かが検出され
る。

【００５７】次に、シーケンサロジック１９１によって
実行される個々の動作シーケンスについて説明する。図
５には、動作パターン１（ページデータ読み出し）に対
応するシーケンサロジック１９１の一連の動作が示され
ている。

【００５８】（１）チップＮｏ．レジスタで指定される
リード対象のフラッシュＥＥＰＲＯＭチップに対応する
チップセレクト信号ＣＳをアクティブにする。このチッ
プセレクト信号はリード対象チップのチップイネーブル
入力ＣＥに供給され、これによってリード対象チップが
イネーブル状態に設定される。

【００５９】（２）シーケンサロジック１９１は、コマ
ンドラッチイネーブル信号ＣＬＥをアクティブ状態、つ
まり“１”レベルに設定する。 （３）ライトイネーブル信号ＷＥをアクティブ状態、つ
まり“１”レベルに設定し、且つリードコマンド“００
ｈ”を入出力端子Ｉ／Ｏに転送する。これにより、リー
ド対象のフラッシュＥＥＰＲＯＭチップにリードコマン
ド“００ｈ”が受け付けられる。

【００６０】（４）コマンドラッチイネーブル信号ＣＬ
Ｅをインアクティブにする。 （５）アドレスラッチイネーブル信号ＡＬＥをアクティ
ブ状態、つまり“１”レベルに設定する。

【００６１】（６）〜（８）ライトイネーブル信号ＷＥ
をアクティブ状態、つまり“１”レベルに設定し、且つ
ページアドレスを入出力端子Ｉ／Ｏに８ビット単位で転
送する。このアドレス転送により、リード対象のフラッ
シュＥＥＰＲＯＭチップにページアドレスが設定され
る。

【００６２】（９）アドレスラッチイネーブル信号ＡＬ
Ｅをインアクティブにする。リード対象のフラッシュＥ
ＥＰＲＯＭチップは、レディー／ビジー信号をビジー状
態に設定し、メモリセルアレイからページレジスタへの
ページリードを開始し、終了したときにレディー／ビジ
ー信号をレディー状態に戻す。

【００６３】（１０）レディー／ビジー信号がビジー状
態からレディー状態に戻るのを確認する。 （１１）リードイネーブル信号ＲＥを繰り返し発生し、
バイト単位で２５６バイトのページデータをフラッシュ
ＥＥＰＲＯＭチップから読み出す。そして、そのデータ
をデータバッファに格納する。

【００６４】（１２）チップセレクト信号ＣＳをインア
クティブにする。図６には、動作パターン２（ページ冗
長部読み出し）に対応するシーケンサロジック１９１の
一連の動作が示されている。

【００６５】（１）チップＮｏ．レジスタで指定される
リード対象のフラッシュＥＥＰＲＯＭチップに対応する
チップセレクト信号ＣＳをアクティブにする。このチッ
プセレクト信号はリード対象チップのチップイネーブル
入力ＣＥに供給され、これによってリード対象チップが
イネーブル状態に設定される。

【００６６】（２）コマンドラッチイネーブル信号ＣＬ
Ｅをアクティブ状態、つまり“１”レベルに設定する。 （３）ライトイネーブル信号ＷＥをアクティブ状態、つ
まり“１”レベルに設定し、且つページデータ冗長部リ
ードコマンド“５０ｈ”を入出力端子Ｉ／Ｏに転送す
る。これにより、リード対象のフラッシュＥＥＰＲＯＭ
チップにページデータ冗長部リードコマンド“５０ｈ”
が受け付けられる。

【００６７】（４）コマンドラッチイネーブル信号ＣＬ
Ｅをインアクティブにする。 （５）アドレスラッチイネーブル信号ＡＬＥをアクティ
ブ状態、つまり“１”レベルに設定する。

【００６８】（６）〜（８）ライトイネーブル信号ＷＥ
をアクティブ状態、つまり“１”レベルに設定し、且つ
ページアドレスを入出力端子Ｉ／Ｏに８ビット単位で転
送する。このアドレス転送により、リード対象のフラッ
シュＥＥＰＲＯＭチップにページアドレスが設定され
る。

【００６９】（９）アドレスラッチイネーブル信号ＡＬ
Ｅをインアクティブにする。リード対象のフラッシュＥ
ＥＰＲＯＭチップは、レディー／ビジー信号をビジー状
態に設定し、メモリセルアレイからページレジスタへの
ページデータ冗長部のリードを開始し、終了したときに
レディー／ビジー信号をレディー状態に戻す。

【００７０】（１０）レディー／ビジー信号がビジー状
態からレディー状態に戻るのを確認する。 （１１）リードイネーブル信号ＲＥを繰り返し発生し、
バイト単位で８バイトのページデータをフラッシュＥＥ
ＰＲＯＭチップから読み出す。そして、そのデータを所
定のＩ／Ｏレジスタに設定する。

【００７１】（１２）チップセレクト信号ＣＳをインア
クティブにする。 図７には、動作パターン３（ブロック消去）に対応する
シーケンサロジック１９１の一連の動作が示されてい
る。

【００７２】（１）チップＮｏ．レジスタで指定される
消去対象のフラッシュＥＥＰＲＯＭチップに対応するチ
ップセレクト信号ＣＳをアクティブにする。このチップ
セレクト信号はリード対象チップのチップイネーブル入
力ＣＥに供給され、これによって消去対象チップがイネ
ーブル状態に設定される。

【００７３】（２）コマンドラッチイネーブル信号ＣＬ
Ｅをアクティブ状態、つまり“１”レベルに設定する。 （３）ライトイネーブル信号ＷＥをアクティブ状態、つ
まり“１”レベルに設定し、且つブロックイレーズコマ
ンド“６０ｈ”を入出力端子Ｉ／Ｏに転送する。これに
より、消去対象のフラッシュＥＥＰＲＯＭチップにブロ
ックイレーズコマンド“６０ｈ”が受け付けられる。

【００７４】（４）コマンドラッチイネーブル信号ＣＬ
Ｅをインアクティブにする。 （５）アドレスラッチイネーブル信号ＡＬＥをアクティ
ブ状態、つまり“１”レベルに設定する。

【００７５】（６）〜（７）ライトイネーブル信号ＷＥ
をアクティブ状態、つまり“１”レベルに設定し、且つ
ブロックアドレスを入出力端子Ｉ／Ｏに８ビット単位で
転送する。このアドレス転送により、消去対象のフラッ
シュＥＥＰＲＯＭチップにブロックアドレスが設定され
る。

【００７６】（８）アドレスラッチイネーブル信号ＡＬ
Ｅをインアクティブにする。 （９）コマンドラッチイネーブル信号ＣＬＥをアクティ
ブ状態、つまり“１”レベルに設定する。

【００７７】（１０）ライトイネーブル信号ＷＥをアク
ティブ状態、つまり“１”レベルに設定し、且つブロッ
クイレーズ開始コマンド“Ｄ０ｈ”を入出力端子Ｉ／Ｏ
に転送する。これにより、消去対象のフラッシュＥＥＰ
ＲＯＭチップにブロックイレーズ開始コマンド“Ｄ０
ｈ”が受け付けられる。

【００７８】（１１）コマンドラッチイネーブル信号Ｃ
ＬＥをインアクティブにする。 （１２）チップセレクト信号ＣＳをインアクティブにす
る。消去対象のフラッシュＥＥＰＲＯＭチップは、コマ
ンド“Ｄ０ｈ”を受け付けた段階で、レディー／ビジー
信号をビジー状態に設定し、ブロック消去を開始し、終
了したときにレディー／ビジー信号をレディー状態に戻
す。

【００７９】図８には、動作パターン４（ページデータ
書き込み）に対応するシーケンサロジック１９１の一連
の動作が示されている。 （１）チップＮｏ．レジスタで指定されるライト対象の
フラッシュＥＥＰＲＯＭチップに対応するチップセレク
ト信号ＣＳをアクティブにする。このチップセレクト信
号はライト対象チップのチップイネーブル入力ＣＥに供
給され、これによってライト対象チップがイネーブル状
態に設定される。

【００８０】（２）コマンドラッチイネーブル信号ＣＬ
Ｅをアクティブ状態、つまり“１”レベルに設定する。 （３）ライトイネーブル信号ＷＥをアクティブ状態、つ
まり“１”レベルに設定し、且つステータスリードコマ
ンド“７０ｈ”を入出力端子Ｉ／Ｏに転送する。これに
より、ライト対象のフラッシュＥＥＰＲＯＭチップにス
テータスリードコマンド“７０ｈ”が受け付けられる。

【００８１】（４）リードイネーブル信号ＲＥを発生
し、ステータスをライト対象のフラッシュＥＥＰＲＯＭ
チップからリードし、それを所定のＩ／Ｏレジスタに転
送する。

【００８２】（５）コマンドラッチイネーブル信号ＣＬ
Ｅをインアクティブにする。 （６）コマンドラッチイネーブル信号ＣＬＥをアクティ
ブ状態に設定する。 （７）ライトイネーブル信号ＷＥをアクティブ状態、つ
まり“１”レベルに設定し、且つデータ入力コマンド
“８０ｈ”を入出力端子Ｉ／Ｏに転送する。これによ
り、ライト対象のフラッシュＥＥＰＲＯＭチップにデー
タ入力コマンド“８０ｈ”が受け付けられる。

【００８３】（８）コマンドラッチイネーブル信号ＣＬ
Ｅをインアクティブにする。 （９）アドレスラッチイネーブル信号ＡＬＥをアクティ
ブ状態、つまり“１”レベルに設定する。

【００８４】（１０）〜（１２）ライトイネーブル信号
ＷＥをアクティブ状態、つまり“１”レベルに設定し、
且つページアドレスを入出力端子Ｉ／Ｏに８ビット単位
で転送する。このアドレス転送により、ライト対象のフ
ラッシュＥＥＰＲＯＭチップにページアドレスが設定さ
れる。

【００８５】（１３）アドレスラッチイネーブル信号Ａ
ＬＥをインアクティブにする。 （１４）ライトイネーブル信号ＷＥを繰り返しアクティ
ブにしながら、１ページ分のライトデータをバイト単位
でライト対象のフラッシュＥＥＰＲＯＭチップに転送す
る。

【００８６】（１５）コマンドラッチイネーブル信号Ｃ
ＬＥをアクティブ状態に設定する。 （１６）ライトイネーブル信号ＷＥをアクティブ状態、
つまり“１”レベルに設定し、且つページライトコマン
ド“１０ｈ”を入出力端子Ｉ／Ｏに転送する。これによ
り、ライト対象のフラッシュＥＥＰＲＯＭチップにペー
ジライトコマンド“１０ｈ”が受け付けられる。ライト
対象のフラッシュＥＥＰＲＯＭチップは、レディー／ビ
ジー信号をビジー状態に設定し、ページレジスタのペー
ジデータをメモリセルアレイに書き込むページライトを
開始し、終了したときにレディー／ビジー信号をレディ
ー状態に戻す。

【００８７】図９には、動作パターン５（ページステー
タス確認）に対応するシーケンサロジック１９１の一連
の動作が示されている。 （１）チップＮｏ．レジスタで指定されるフラッシュＥ
ＥＰＲＯＭチップに対応するチップセレクト信号ＣＳを
アクティブにする。このチップセレクト信号は該当する
チップのチップイネーブル入力ＣＥに供給され、これに
よって対象チップがイネーブル状態に設定される。

【００８８】（２）コマンドラッチイネーブル信号ＣＬ
Ｅをアクティブ状態、つまり“１”レベルに設定する。 （３）ライトイネーブル信号ＷＥをアクティブ状態、つ
まり“１”レベルに設定し、且つステータスリードコマ
ンド“７０ｈ”を入出力端子Ｉ／Ｏに転送する。これに
より、対象のフラッシュＥＥＰＲＯＭチップにステータ
スリードコマンド“７０ｈ”が受け付けられる。

【００８９】（４）リードイネーブル信号ＲＥを発生
し、ステータスをライト対象のフラッシュＥＥＰＲＯＭ
チップからリードし、それを所定のＩ／Ｏレジスタに転
送する。

【００９０】（５）コマンドラッチイネーブル信号ＣＬ
Ｅをインアクティブにする。 （６）チップセレクト信号ＣＳをインアクティブにす
る。次に、図１０のフローチャートを参照して、シーケ
ンサロジック１９１の制御動作全体の流れを説明する。

【００９１】シーケンサロジック１９１は、まず、セレ
クタ付きＯＲ回路１９２の出力によって制御対象チップ
の中でレディー状態のチップが存在するか否かを調べる
ことにより動作シーケンスの実行が可能か否かを調べる
（ステップＳ１１）。レディー状態のチップが出現した
時点で以下の処理が開始される。

【００９２】すなわち、シーケンサロジック１９１は、
まず、動作パターン１に対応するチップＮｏ．レジスタ
１を参照し、そのチップＮｏ．レジスタ１で指定される
チップ番号のフラッシュＥＥＰＲＯＭがレディー状態で
あるか否かを調べ、その結果により動作パターン１の実
行可能判定を行う（ステップＳ１２）。ビジー状態であ
ったならば、ステップＳ１５の動作パターン２について
実行可能判定に移行する。

【００９３】このようにして動作パターン１から５につ
いて順番に実行可能な動作パターンが調べられ（ステッ
プＳ１２，Ｓ１５，Ｓ１７，Ｓ１９，Ｓ２１，Ｓ２３，
Ｓ２５，Ｓ２７，またはＳ２９）、実行できるものがあ
ればその動作パターンが実行される（ステップＳ１３，
Ｓ１６，Ｓ１８，Ｓ２０，Ｓ２２，Ｓ２４，Ｓ２６，Ｓ
２８，またはＳ３０）。この後、ＭＰＵ１４に対して実
行した動作パターンについての実行終了を示すイベント
変化の通知が行われた後（ステップＳ１４）、再びステ
ップＳ１１から処理が再開される。イベント変化の通知
に応答して、ＭＰＵ１４は動作指示情報の更新処理など
を行う。また、このイベント変化の通知は、アイドル状
態のＭＰＵ１４を起動させるトリガとしても利用され
る。すなわち、ＭＰＵ１４は、動作パターンさえ指定す
れば、後はＮＡＮＤバスバスインターフェース１９の動
作制御には一切関与しないので、ＭＰＵ１４自身の処理
を終えた後は、その動作クロックなどを停止することが
できる。この状態で、イベント変化の通知が発生する
と、これがイベント発生として扱われ、ＭＰＵ１４に対
するクロック供給が再開される。したがって、ＮＡＮＤ
バスバスインターフェース１９などにＭＰＵ１４のクロ
ック制御回路を持たせることにより、低消費電力化を図
ることができる。また、通常のＭＰＵは、外部割り込み
信号の入力に応答して動作停止状態から抜けるという機
能を有しているので、アイドル時にはＭＰＵ１４自身が
停止命令ＨＡＬＴなどを実行して自身の動作を停止し、
ＮＡＮＤバスバスインターフェース１９によってイベン
トが通知された時にそれに対する処理を開始するように
しても良い。

【００９４】ステップＳ１１から処理が再開されると、
実行開始フラグによりその動作が実行されている動作パ
ターンについては実行可能判定が行われず、未実行のも
のについてのみ実行可能判定が行われる。

【００９５】例えば、最初のサイクルで、動作パターン
１の実行が可能であると判定され、その動作パターン１
に対応する動作シーケンスが実行され、且つ動作パター
ン１について新たなパラメタが設定されなかった場合に
は、次のサイクルでは、動作パターン１の実行可能判定
は行われず、ステップＳ１５の動作パターン２について
の実行可能判定から処理が開始される。

【００９６】図１１には、動作指示情報の第２の構成例
が示されている。前述した図３の動作指示情報は動作パ
ターンを基準としてそれを実行すべきチップ番号などの
パラメタを指定する構造であったが、ここでは、チップ
番号が基準として用いられ、チップ番号毎にそのチップ
に実行させるべき動作パターンやそれを実行するための
パラメタが指定される。この場合、チップ番号毎に指定
される動作パターンとパラメタは各チップについて複数
組登録することができる。

【００９７】次に、図１２のフローチャートを参照し
て、図１１の動作指示情報を利用した場合におけるシー
ケンサロジック１９１の制御動作全体の流れを説明す
る。シーケンサロジック１９１は、まず、セレクタ付き
ＯＲ回路１９２の出力によってレディー状態のチップが
存在するか否かを調べることにより動作シーケンスの実
行が可能か否かを調べる（ステップＳ４１）。レディー
状態のチップが出現した時点で以下の処理が開始され
る。

【００９８】すなわち、シーケンサロジック１９１は、
まず、チップ番号１に対応するレジスタ群を参照し、動
作パターンの実行が指定されていれば、そのチップ番号
１に対する動作パターンの実行可能判定を行う（ステッ
プＳ４２）。これはチップ番号１のフラッシュＥＥＰＲ
ＯＭがレディー状態であるか否かを調べることによって
行われる。ビジー状態であったならば、ステップＳ４５
のチップ番号２について実行可能判定に移行する。

【００９９】このようにしてチップ番号１から１６につ
いて順番に動作パターンの実行可能なチップが調べられ
（ステップＳ４２，Ｓ４５，Ｓ４７，Ｓ４９）、実行で
きるものがあればそのチップに対応する動作パターンが
実行される（ステップＳ４３，Ｓ４６，Ｓ４８，Ｓ５
０）。この後、ＭＰＵ１４に対して実行した動作パター
ンについての実行終了を示すイベント変化の通知が行わ
れた後（ステップＳ４４）、再びステップＳ４１から処
理が再開される。イベント変化の通知に応答して、ＭＰ
Ｕ１４は動作指示情報の更新処理などを行う。

【０１００】ステップＳ４１から処理が再開されると、
実行開始フラグによりその動作が実行されている動作パ
ターンについては実行可能判定が行われず、未実行のも
のについてのみ実行可能判定が行われる。

【０１０１】以上のように、この実施形態では、フラッ
シュＥＥＰＲＯＭを制御するハードウェアであるＮＡＮ
Ｄインターフェース１９にフラッシュＥＥＰＲＯＭ１１
−１〜１１−１６それぞれからのレディー／ビジー信号
が独立に入力され、個々のフラッシュＥＥＰＲＯＭのレ
ディー状態の確認はＮＡＮＤインターフェース１９自体
によって行われる。また、ＮＡＮＤインターフェース１
９は、リードコマンドの発行、アドレス転送、レディ確
認、データ転送といった一連の制御動作を含むページリ
ードのための動作パターン１や、ページライトのための
一連の制御動作とページステータスリードのための制御
動作とを組み合わせた動作パターン４など、の複数の動
作パターンについて、それに対応する動作シーケンスを
実行できるように構成されており、ＭＰＵ１４などによ
ってレジスタ群２０にセットされた動作指示情報に従っ
て、動作する。この場合、動作指示情報は、個々の制御
動作を指示するものではなく、前述した複数の動作パタ
ーンとそれらを実行させるべき複数のフラッシュＥＥＰ
ＲＯＭとの関係を示すものであるので、ファームウェア
からの動作指示やレディ確認を待つことなく、フラッシ
ュＥＥＰＲＯＭに対する一連の制御動作をハードウェア
制御で実行することができるようになり、次の動作に移
行できるフラッシュＥＥＰＲＯＭがあれば直ちにそのた
めの動作制御を開始することが可能となる。

【０１０２】

【発明の効果】以上説明したように、この発明によれ
ば、ポーリング結果待ちや動作指示待ちなどによるアク
セスの遅れを解消することにより、次の動作に移行でき
るフラッシュＥＥＰＲＯＭがあれば直ちにそのための動
作制御を開始できるようなり、個々のフラッシュＥＥＰ
ＲＯＭの性能を最大限発揮させることが可能な高速半導
体ディスク装置を実現できる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係る半導体ディスク装
置の構成を示すブロック図。

【図２】同実施形態の半導体ディスク装置で使用される
ＮＡＮＤ型フラッシュＥＥＰＲＯＭを説明するための
図。

【図３】同実施形態の半導体ディスク装置で使用される
動作指示情報の構成を示す図。

【図４】同実施形態の半導体ディスク装置に設けられて
いるＮＡＮＤバスインターフェースのハードウェア構成
を示すブロック図。

【図５】図４のＮＡＮＤバスインターフェースによって
実行されるページデータ読み出しのための一連の制御動
作を説明するための図。

【図６】図４のＮＡＮＤバスインターフェースによって
実行されるページデータ冗長部読み出しのための一連の
制御動作を説明するための図。

【図７】図４のＮＡＮＤバスインターフェースによって
実行されるブロック消去のための一連の制御動作を説明
するための図。

【図８】図４のＮＡＮＤバスインターフェースによって
実行されるページデータ書き込みのための一連の制御動
作を説明するための図。

【図９】図４のＮＡＮＤバスインターフェースによって
実行されるメモリチップステータス確認のための一連の
制御動作を説明するための図。

【図１０】図４のＮＡＮＤバスインターフェースの制御
動作全体の流れを示すフローチャート。

【図１１】同実施形態の半導体ディスク装置で使用され
る動作指示情報の第２の構成例を示す図。

【図１２】図１１の動作指示情報を利用した場合におけ
るＮＡＮＤバスインターフェースの制御動作全体の流れ
を示すフローチャート。

【符号の説明】

１０…半導体ディスク装置、１１−１〜１１−１６…Ｎ
ＡＮＤ型フラッシュＥＥＰＲＯＭ、１２…コントロー
ラ、１３…ＲＡＭ、１４…マイクロプロセッサ、１６…
ＲＯＭ、１７…外部バスインタフェース、１９…ＮＡＮ
Ｄバスインタフェ−ス、２０…Ｉ／Ｏレジスタ群、２１
…ＥＣＣ演算回路、１３１…データバッファ、１３２…
アドレス変換テーブル、１３３…ヘッダテーブル、１３
４…書換回数管理テーブル、１９１…シーケンスロジッ
ク。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のフラッシュＥＥＰＲＯＭを内蔵
   し、ホストからのディスクアクセス要求に応じてそれら
   複数のフラッシュＥＥＰＲＯＭをアクセスする半導体デ
   ィスク装置において、 前記各フラッシュＥＥＰＲＯＭをアクセス制御するため
   の一連の制御動作をそれぞれ含む複数の動作パターンと
   それら動作パターンを実行させるべきフラッシュＥＥＰ
   ＲＯＭとの対応関係を示す動作指示情報がセットされる
   レジスタ群と、 前記複数のフラッシュＥＥＰＲＯＭに接続され、前記動
   作指示情報に従って前記各フラッシュＥＥＰＲＯＭを制
   御する制御回路であって、 前記複数のフラッシュＥＥＰＲＯＭから出力される複数
   のレディー／ビジー信号をそれぞれ受信する複数の入力
   ポートと、 前記複数の動作パターンそれぞれに対応する複数の動作
   シーケンスを実行可能に構成され、前記複数の入力ポー
   トで受信した複数のレディー／ビジー信号をそれぞれ監
   視し、前記動作指示情報で動作制御対象として指定され
   たフラッシュＥＥＰＲＯＭの中でレディー状態が検出さ
   れたフラッシュＥＥＰＲＯＭから順にそのフラッシュＥ
   ＥＰＲＯＭに対して実行させるべき動作パターンに対応
   する動作シーケンスの実行を開始する制御回路とを具備
   することを特徴とする半導体ディスク装置。
2. 【請求項２】 前記動作指示情報は、前記複数の動作パ
   ターン毎にそれを実行させるべきフラッシュＥＥＰＲＯ
   Ｍのチップ番号を示しており、 前記制御回路は、 前記動作指示情報に含まれる複数の動作パターンに対応
   する複数のチップ番号を予め決められた動作パターンの
   順番で選択してその選択したチップ番号のフラッシュＥ
   ＥＰＲＯＭがレディー状態か否かを検出し、レディー状
   態のフラッシュＥＥＰＲＯＭに対応する動作パターンか
   ら順に、その動作パターンに対応する動作シーケンスの
   実行を開始するように構成されていることを特徴とする
   請求項１記載の半導体ディスク装置。
3. 【請求項３】 前記動作指示情報は、同一動作パターン
   に対してそれを実行させるべき複数のフラッシュＥＥＰ
   ＲＯＭのチップ番号を互いに異なる優先度を伴って示し
   ており、 前記制御回路は、 前記動作指示情報に含まれる同一動作パターンに対応す
   る複数のチップ番号を優先度順に選択し、同一動作パタ
   ーンを実行させるべき複数のフラッシュＥＥＰＲＯＭの
   中でレディー状態のフラッシュＥＥＰＲＯＭから順に、
   前記動作パターンに対応する動作シーケンスの実行を開
   始するように構成されていることを特徴とする請求項２
   記載の半導体ディスク装置。
4. 【請求項４】 前記動作指示情報は、前記複数のフラッ
   シュＥＥＰＲＯＭ毎にそれに実行させるべき動作パター
   ンを示しており、 前記制御回路は、 前記動作指示情報に含まれる複数の動作パターンを前記
   複数のフラッシュＥＥＰＲＯＭに予め割り当てられたチ
   ップ番号の順番で選択してその選択したチップ番号のフ
   ラッシュＥＥＰＲＯＭがレディー状態か否かを検出し、
   レディー状態のフラッシュＥＥＰＲＯＭに対応する動作
   パターンから順に、その動作パターンに対応する動作シ
   ーケンスの実行を開始するように構成されていることを
   特徴とする請求項１記載の半導体ディスク装置。
5. 【請求項５】 前記動作指示情報には、その動作指示情
   報で指定された動作パターンの実行の有無を示すフラグ
   情報が含まれており、 前記制御回路は、 前記動作指示情報に含まれる複数の動作パターンを動作
   パターン順またはチップ番号順に選択する動作を繰り返
   し実行するように構成され、動作シーケンスの実行を開
   始する度に該当するフラグ情報を書き換えることにより
   次回の選択動作からは実行済みの動作パターンを選択対
   象から除外するように構成されていることを特徴とする
   請求項２または４記載の半導体ディスク装置。
6. 【請求項６】 前記動作指示情報には、その動作指示情
   報で指定された動作パターンの実行の有無を示すフラグ
   情報が含まれており、 前記制御回路は、 前記半導体ディスク装置内のＭＰＵによって実行される
   ファームウェアによって前記動作指示情報が更新できる
   ように、動作シーケンスを実行する度に該当するフラグ
   情報の書き換えと前記半導体ディスク装置内のＭＰＵに
   対するイベント発生通知、もしくはＭＰＵへのクロック
   供給が停止していた場合のクロック供給再開を行うよう
   に構成されていることを特徴とする請求項１記載の半導
   体ディスク装置。
7. 【請求項７】 複数のフラッシュＥＥＰＲＯＭを内蔵
   し、ホストからのディスクアクセス要求に応じてそれら
   複数のフラッシュＥＥＰＲＯＭをアクセスする半導体デ
   ィスク装置において、 ＭＰＵと、 このＭＰＵによって、前記各フラッシュＥＥＰＲＯＭを
   アクセス制御するための一連の制御動作をそれぞれ含む
   複数の動作パターンとそれら動作パターンを実行させる
   べきフラッシュＥＥＰＲＯＭとの対応関係を示す動作指
   示情報がセットされるレジスタ群と、 前記複数のフラッシュＥＥＰＲＯＭに接続され、前記Ｍ
   ＰＵによって前記レジスタ群にセットされた動作指示情
   報に従って前記各フラッシュＥＥＰＲＯＭを動作制御す
   る制御回路であって、 前記複数のフラッシュＥＥＰＲＯＭから出力される複数
   のレディー／ビジー信号をそれぞれ受信する複数の入力
   ポートと、 前記複数の動作パターンそれぞれに対応する複数の動作
   シーケンスを実行可能に構成され、前記複数の入力ポー
   トで受信した複数のレディー／ビジー信号をそれぞれ監
   視し、前記動作指示情報で動作制御対象として指定され
   たフラッシュＥＥＰＲＯＭの中でレディー状態が検出さ
   れたフラッシュＥＥＰＲＯＭから順にそのフラッシュＥ
   ＥＰＲＯＭに対して実行させるべき動作パターンに対応
   する動作シーケンスの実行を開始する制御回路とを具備
   することを特徴とする半導体ディスク装置。