JPH08171622A - Ｐｃカード - Google Patents

Abstract

(57)【要約】 【目的】 書き込み時間の高速化を図るＰＣカードを得
る。 【構成】 ホストシステム７からそれがアクセス状態か
否かを示すカードイネーブル信号をインターフェースコ
ントロール部１にて受信し、ホストシステム７が非アク
セス状態のとき、フラッシュメモリ６内の不要データを
消去して、空きブロックを確保しておき、ホストシステ
ム７からの書き込み要求があった場合には、非アクセス
状態の間に確保しておいた空きブロックにデータを書き
込む。 【効果】 非アクセス状態の間にフラッシュメモリ６内
に空きブロックを確保するようにしたので、書き込み動
作の途中で空きブロック確保のための消去動作を行う必
要がなくなり、その分だけ書き込み時間を短縮すること
ができ、システムの高速化及び効率化を向上させること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＰＣカードに関し、
特に、フラッシュメモリを有して半導体外部記憶カード
として用いられるＰＣカードに関する。

【０００２】

【従来の技術】パソコンをはじめとする電子機器（以
下、ホストシステムとする。）のための外部記憶カード
及びＩ／Ｏ機能を実現するカード状のデバイスとして、
ＰＣカードの普及が近年進んでいる。ＰＣカードの仕様
は、日本ではＪＥＩＤＡ（日本電子工業振興協会）、米
国ではＰＣＭＣＩＡが中心となってその標準化が進めら
れている。本願においては、ＪＥＩＤＡにて規定されて
いるガイドラインＶｅｒ．４．２、ＰＣカードＡＴＡ仕
様Ｒｅｌｅａｓｅ１．０２に準拠したもの（以下、ＰＣ
−ＡＴＡカードとする。）を例に挙げて説明する。

【０００３】データ転送単位、すなわち、セクタ単位の
ブロック毎でしか消去が行えないブロック消去型フラッ
シュメモリ６（図１参照）を用いたＡＴＡ仕様の従来の
ＰＣカードにおいては、図１０に示すように、フラッシ
ュメモリ６内の各ブロック１４に、その中に格納されて
いるデータが無効か否かをオン（ＯＮ）またはオフ（Ｏ
ＦＦ）により知らせる１ビットのデータ無効ビット２０
が設けられている。このように構成されたフラッシュメ
モリ６を有する従来のＰＣカードにおける一般的な書き
込み動作について説明する。図１１にデータの書き込み
動作のフローを示すように、ホストシステムからのデー
タ書き換え要求が生じた場合には、ＰＣカードが、ま
ず、ホストシステムからの書き込み要求があったことを
確認したら（ステップＳ１）、書き換えられる無効にな
ったデータが格納されているブロック１４のデータ無効
ビット２０をオンにし（ステップＳ２）、新たな空きブ
ロックに更新データを書き込み（ステップＳ３）、その
ブロックのデータ無効ビット２０をオフにする（ステッ
プＳ４）というようにして、データの書き込みを行う手
法が一般的である。

【０００４】

【発明が解決しようとする課題】上述したような手法に
よりデータの書き換えを行う場合には、書き換え回数が
増えると、書き込み可能なすべてのブロックにデータが
格納され、空きブロックが無くなってしまうので、その
場合には（ステップＳ５）、書き込み動作の途中で一時
書き込み動作を中断して、データ無効ビットがオンにな
っている無効ブロックを検索し（ステップＳ６）、その
無効データを消去して（ステップＳ７）、新たな空きブ
ロックを確保する必要があるが、この新たな空きブロッ
ク確保のための消去動作（ステップＳ６及びＳ７）が生
じると、その間、ホストシステムはカードへの書き込み
動作が行えず、その消去動作が終わるまで書き込み動作
を待たされるので、それにより、カードへの書き込み時
間が長くなってしまうという問題があった。

【０００５】この発明は、かかる問題点を解決するため
になされたものであり、ホストシステムからのアクセス
要求が所定時間経っても無い“非アクセス状態”のとき
にＰＣカードが空きブロック確保のための消去動作（以
下、バックグランド消去動作とする。）を実施し、ホス
トシステムからのカードへの書き込み要求があった時に
は、すぐに、確保された空きブロックへデータを書き込
めるようにして、カードへの書き込み時間の高速化を図
るＰＣカードを得ることを目的としている。

【０００６】

【課題を解決するための手段】請求項１の発明は、デー
タを格納するための複数のブロックに区切られた不揮発
性半導体メモリと、ホストシステムからそれがアクセス
状態であるか否かを示すアクセス状態信号を受信するイ
ンターフェース手段と、アクセス状態信号が非アクセス
状態レベルのとき、不揮発性半導体メモリのブロック内
に格納されている不要データを消去するための消去動作
を開始する消去手段とを備えたＰＣカードである。

【０００７】請求項２の発明は、不揮発性半導体メモリ
内の各ブロック毎に、その状態を示すデータを格納して
いるブロック状態データ格納手段と、各ブロック毎に、
消去動作を行った回数を示すデータを格納している消去
回数データ格納手段と、ブロック状態データ格納手段と
消去回数データ格納手段とからデータを読み出して、消
去動作を行うべきブロックを検出する検出手段とを備え
たＰＣカードである。

【０００８】請求項３の発明は、ブロック状態データ格
納手段と消去回数データ格納手段とが不揮発性半導体メ
モリ内に設けられているＰＣカードである。

【０００９】請求項４の発明は、ＲＡＭを備え、ブロッ
ク状態データ格納手段と消去回数データ格納手段とがＲ
ＡＭに設けられているＰＣカードである。

【００１０】請求項５の発明は、消去動作実施中にイン
ターフェース手段がアクセス状態レベルのアクセス状態
信号を受信したとき、消去動作を中断させる中断手段を
備えたＰＣカードである。

【００１１】請求項６の発明は、中断手段により消去動
作を中断した後に、インターフェース手段が非アクセス
状態レベルのアクセス状態信号を受信したとき、中断し
た消去動作を再開させる再開手段を備えたＰＣカードで
ある。

【００１２】請求項７の発明は、消去手段の消去動作を
開始するためのコマンドをホストシステムが入力するた
めのコマンド入力部をインターフェース手段に設けたＰ
Ｃカードである。

【００１３】請求項８の発明は、インターフェース手段
に設けられ、消去手段による消去動作を行うか否かをコ
ンフィギュレーション時に選択可能にする選択部を備え
たＰＣカードである。

【００１４】

【作用】請求項１の発明においては、ホストシステムが
非アクセス状態の間に、不揮発性半導体メモリ内に空き
ブロックを確保するためのブロック内に格納されている
不要データを消去する消去動作を実施しておき、ホスト
システムからの書き込み要求があった場合には、確保し
ておいた空きブロックにデータを書き込む。

【００１５】請求項２の発明においては、不揮発性半導
体メモリの各ブロック毎に、それの状態（空き、有効、
無効、消去中）と、それに対して行った消去回数とを示
すデータをそれぞれ格納するためのブロック状態データ
格納手段と消去回数データ格納手段とを設けて、それら
のデータから、不要データを格納している無効ブロック
の内で最も消去回数の少ないブロックを検出して、消去
動作を行う。

【００１６】請求項３の発明においては、各ブロックの
状態と消去回数とを格納するための格納手段を各ブロッ
クと同一メモリ空間内に設けたので、その同一メモリの
それぞれのデータが格納しているアドレスを指定するこ
とにより、各ブロックの状態及び消去回数と、各ブロッ
ク内のデータとをそれぞれアクセスする。

【００１７】請求項４の発明においては、各ブロックの
状態と消去回数とを格納するための格納手段をＲＡＭ内
に設けたので、一度に各ブロックの状態と消去回数とを
まとめて検索し、消去を実施するブロックを複数個決定
し、決定した複数個のブロックに対して順々に消去動作
を実施する。

【００１８】請求項５の発明においては、消去動作実施
中に、受信手段がホストシステムからアクセス状態レベ
ルの信号を受信したときに、消去動作を中断する中断手
段を備えたので、消去動作を実施しているときにホスト
システムからアクセス要求があったときには消去動作を
中断してその処理を優先して行う。

【００１９】請求項６の発明においては、中断した消去
動作を再開させるための再開手段を備えるようにしたの
で、中断後に、再びホストシステムが非アクセス状態に
なった場合には、消去動作を再開させる。

【００２０】請求項７の発明においては、消去手段が消
去動作を開始するためのコマンドをホストシステムから
入力するためのコマンド入力手段を設けるようにしたの
で、インターフェース手段が非アクセス状態レベルの信
号を受信したときだけでなく、ホストシステムから該コ
マンドの入力があった場合にも、消去手段は消去動作を
開始する。

【００２１】請求項８の発明においては、消去手段によ
る消去動作を行うか否かをコンフィギュレーション時に
選択可能にする選択部を設けるようにしたので、ユーザ
ーのコンフィギュレーション時の選択により、消去動作
を行うか否かを設定する。

【００２２】

【実施例】

実施例１．本発明におけるＰＣカードの一実施例につい
て説明する。ＰＣカードとホストシステムとのインター
フェースは、上述したように、ＪＥＩＤＡのガイドライ
ンにより規定され、標準化されている。図１に、本発明
のＰＣカードの構成を示す。図１に示すように、ＰＣカ
ード３０には、ホストシステム７とのやりとりを制御す
るためのインターフェースコントロール部１と、ＰＣカ
ード３０のコンフィギュレーション（ＰＣカード３０に
設けられている種々の機能を実行するための初期設定動
作）を行うためのコンフィギュレーション部２と、レジ
スタ群３とが設けられており、それらは、ＪＥＩＤＡの
規定によるＰＣカード３０の標準化されたインターフェ
ースを行うとともに、ＰＣカード３０の内部に対して後
述のコンフィギュレーション動作を行うためのインター
フェース手段を構成している。

【００２３】コンフィギュレーション部２内には、ＰＣ
カードの種々の機能等の属性情報が書き込まれているア
トリビュートメモリ１５（図７参照）が設けられてい
る。また、レジスタ群３内には、コンフィギュレーショ
ンレジスタ８や、ＡＴＡレジスタ９等の種々のレジスタ
が設けられている。コンフィギュレーションレジスタ７
は、コンフィギュレーション時にホストシステム７によ
りアトリビュートメモリ１５内の種々の機能から選択さ
れたＰＣカード３０において実行したい機能が書き込ま
れるためのレジスタであり、また、ＡＴＡレジスタ９
は、ホストシステム７からの例えば書き込み要求等のコ
マンドや、データを書き込むフラッシュメモリ６内のア
ドレスを示すアドレスパラメータ等が書き込まれるため
のレジスタである。また、ＡＴＡレジスタ９の中には、
ステータスレジスタ（図示せず）が設けられており、そ
れのＤ７ビット（ＢＵＳＹビット）を“Ｈ”とすること
により、カード内部にて処理実行中であることをホスト
システム７に対して示すことができる。

【００２４】また、ＰＣカード３０には、ホストシステ
ム７からのコマンドの処理及びカ−ド内部で行う処理の
制御を行うマイクロプロセッサー４が設けられており、
内部バス１９により、上述のインターフェース手段と接
続されている。マイクロプロセッサー４には、図のよう
に、マイクロプロセッサー４の実行プログラムを格納し
ているＲＯＭ２２と、１セクタずつに区切られ、データ
を格納するための複数のブロック１４（図３参照）を有
する不揮発性半導体メモリであるフラッシュメモリ６
と、ＡＴＡレジスタ９に書き込まれたアドレスパラメー
タを００００Ｈ〜ＦＦＦＦＨといった実際のフラッシュ
メモリ６のアドレスに変換するアドレス変換部１７と
が、内部バス１９により接続されている。また、インタ
ーフェース手段とフラッシュメモリ６との間には、ホス
トシステム７から入力されるデータを一時的に保持する
ためのデータバッファ５が接続されている。

【００２５】動作について説明する。図１において、ま
ず、ホストシステム７は、コンフィギュレーション部２
内のアトリビュートメモリ１５の内容を読み出し、その
内容に基づいて、ＰＣカード３０において実行したい機
能を選択して、レジスタ群３内のコンフィギュレーショ
ンレジスタ８にそれを書き込み、その機能のみが実行可
能なようにＰＣカード３０内部の初期設定を行う。この
動作を一般にコンフィギュレーションという。コンフィ
ギュレーション後、ホストシステム７からの信号は、Ｐ
Ｃ−ＡＴＡ仕様インターフェース信号として、インター
フェースコントロール部１、コンフィギュレーション部
２、レジスタ群３、または、データバッファ５に入力さ
れ、その信号により、ＰＣカード３０はコンフィギュレ
ーション時に設定された機能を実行する。

【００２６】次に、この実施例のＰＣカード３０におけ
るデータを書き込むための空きブロックを確保するバッ
クグランド消去動作及び書き込み動作について説明す
る。図２にそのフローを示す。ＪＥＩＤＡの規定により
ＡＴＡ仕様のＰＣカードにおいては、ホストシステム７
は書き込み動作等のアクセス要求をする際には、“Ｈ”
レベルのカードイネーブル信号（−ＣＥ１，−ＣＥ２）
をＰＣカード３０のインターフェースコントロール部１
に入力する。尚、ホストシステム７がアクセス要求をし
ない間は、カードイネーブル信号（−ＣＥ１，−ＣＥ
２）は“Ｌ”レベル（非活性）に固定されており、ホス
トシステム７からの次のアクセス要求があるまでは、待
機状態にある。ここで、カードイネーブル信号（−ＣＥ
１，−ＣＥ２）がホストシステム７がアクセス状態であ
るか否かを示すアクセス状態信号を構成している。

【００２７】まずはじめに、バックグランド消去動作に
ついて説明する。図２のフローに示すように、ホストシ
ステム７が非アクセス状態（カ−ドイネーブル信号（−
ＣＥ１，−ＣＥ２）が“Ｌ”（非活性））であることを
インターフェースコントロール部１にて検知し、マイク
ロプロセッサー４に報告する（ステップＳ１００及びＳ
１０１）。マイクロプロセッサー４は、ＲＯＭ２２に格
納されている動作プログラムに基づいて、所定時間経過
後にＡＴＡレジスタ９のステータスレジスタを“Ｈ”に
し（ステップＳ１０２）、不要データである無効データ
を格納している無効ブロック１４（図１０参照）を検知
し（ステップＳ６）、消去動作を開始する（ステップＳ
７）。上述したように、この実施例においては、マイク
ロプロセッサー４が消去動作（ステップＳ６及びＳ７）
を開始する前に所定時間待つようにしたが、これは、ホ
ストシステム７が連続してコマンド処理を要求する途中
で、ホストシステム７での別処理のために一時的にカー
ドイネーブル信号（−ＣＥ１，−ＣＥ２）を“Ｌ”（非
活性）とする場合があるため、その時に誤ってバックグ
ランド消去動作を開始してしまうことを防止するためで
ある。ここで、マイクロプロセッサー４及びそれの動作
プログラムを格納しているＲＯＭ２２は、ホストシステ
ム７が非アクセス状態のときに消去動作を開始するため
の消去手段を構成している。

【００２８】次に書き込み動作について説明する。ホス
トシステム７が非アクセス状態のときに、フラッシュメ
モリ６内の無効ブロック１４のデータを消去して空きブ
ロックを確保しておくようにしたので、ホストシステム
７からの書き込み要求があった場合には、インターフェ
ースコントロール部１がそれを検知し、マイクロプロセ
ッサー４に報告し、マイクロプロセッサー４がそれを確
認すると（ステップＳ１）、無効データが格納されてい
る無効ブロック１４のデータ無効ビット２０（図１０参
照）をオンにし（ステップＳ２）、非アクセス状態の間
に確保しておいた空きブロック１４に更新データを直ち
に書き込み（ステップＳ３）、データを書き込んだブロ
ック１４のデータ無効ビット２０をオフにする（ステッ
プＳ４）。

【００２９】以上のように、この実施例においては、ホ
ストシステム７が非アクセス状態の間に、ＰＣカード３
０がフラッシュメモリ６内に空きブロック１４を確保し
ておくようにしたので、ホストシステム７からの書き込
み要求があった場合には、速やかに確保された空きブロ
ック１４にデータを書き込むことが出来るので、従来例
で述べたように書き込み動作の途中で空きブロック１４
を確保するための消去動作を行わずに済み、書き込み時
間を短縮し動作の高速化を図ることが出来る。

【００３０】実施例２．上述の実施例１においては、フ
ラッシュメモリ６のブロック１４の無効か否かの情報だ
けを示す１ビットのデータ無効ビット２０が各ブロック
１４に対して設けられている例を示したが、この実施例
においては、図３に示すように各フラッシュメモリ６内
の最初の数セクタにブロック状況確認領域１０を設け、
残りのメモリ空間にデータを格納するためのブロック１
４から構成されるブロック領域１１を設けるようにし
た。ブロック状況確認領域１０には、ブロック領域１１
内の各ブロック１４についてのブロック状態データ１２
と消去回数データ１３とが格納されている。ブロック状
態データ１２及び消去回数データ１３と消去可能ブロッ
ク１４とは、１対１対応になっている。ブロック状態デ
ータ１２及び消去回数データ１３は、図のように、交互
に配置され、配置された位置はマイクロプロセッサー４
が認識している。ブロック状態データ１２は、４つの状
態（空きブロックである、無効ブロックである、有効ブ
ロックである、消去中である）を示し、マイクロプロセ
ッサー４がその４つの状態をモニターしてブロック状態
データ１２に書き込む。消去回数データ１３は、マイク
ロプロセッサー４が消去動作を実施した後に、＋１加算
される。ここで、ブロック状況確認領域１０内のブロッ
ク状態データ１２を格納するための領域が、各ブロック
の状態を示すデータを格納しているブロック状態データ
格納手段を構成しており、ブロック状況確認領域１０内
の消去回数データ１３を格納するための領域が、各ブロ
ックの消去回数を示すデータを格納している消去回数デ
ータ格納手段を構成している。

【００３１】実施例２の動作を示すフローを図４に示
す。このフローにおいては、簡略化のために図２のステ
ップＳ１０２以降だけを記載したが、他の動作について
は図２と同様である。ホストシステム７が非アクセス状
態になったことを確認後、所定時間経過したら、マイク
ロプロセッサー４によりレジスタ群３のＡＴＡレジスタ
９の中のステータスレジスタのＤ７ビット（ＢＵＳＹビ
ット）を“Ｈ”にする（ステップＳ１０２）。次に、マ
イクロプロセッサー４は、フラッシュメモリ６内の各ブ
ロック１４毎に設けられたブロック状況確認領域１０の
ブロック状態データ１２の内容を読み出し、それにより
無効ブロック１４を検出し（ステップＳ２０１）、検出
した無効ブロック１４のうちから消去回数のもっとも少
ないブロックを消去回数データ１３の内容から検出し
（ステップＳ２０２）、そのブロックに対して消去動作
を開始する（ステップＳ２０３）。マイクロプロセッサ
ー４は消去動作終了確認後（ステップＳ２０４）、再び
ブロック状況確認領域１０のブロック状態データ１２の
内容を読み出し（ステップＳ２０１）、無効ブロック１
４が無くなるまで、上記と同様の消去動作を繰り返し行
う。ここで、マイクロプロセッサー４とその動作プログ
ラムを格納しているＲＯＭ２２とは、ブロック状態デー
タ格納手段と消去回数データ格納手段とからデータを読
み出して、消去動作を行うべきブロックを検出する検出
手段を構成している。

【００３２】フラッシュメモリ６は一般にデータの消去
回数に限度があるため、何度も同じブロック１４に対し
て消去動作を行っていると、そのブロック１４が消耗し
てしまい、他のブロック１４がたとえ消耗していなくて
も、フラッシュメモリ６全体が使用できなくなってしま
うことがある。この実施例においては、上述したよう
に、フラッシュメモリ６内にブロック状況確認領域１０
を設け、各ブロック１４の状態を示すブロック状態デー
タ１２とともに消去回数データ１３を格納するようにし
て、消去回数データ１３の最も小さいブロックのデータ
を消去するようにしたので、同じブロック１４に対して
何度も消去動作を行ってしまうことを防止することが出
来、フラッシュメモリ６の寿命を延ばすことが出来る。
また、それとともに、この実施例においても非アクセス
状態の間にバックグランド消去動作を行うようにしたの
で、上述の実施例１と同様の効果も得ることが出来る。

【００３３】実施例３．この実施例においては、上述の
実施例１または２で示したマイクロプロセッサー４によ
るバックグランド消去動作実行中にホストシステム７か
らのアクセス要求（カードイネーブル信号（−ＣＥ１，
−ＣＥ２）が“Ｈ”（活性））があった場合についての
動作について説明する。そのフローを図５に示す。ホス
トシステム７からアクセス要求があった場合（ステップ
Ｓ３０１）、インターフェースコントロール部１からの
報告を受けてマイクロプロセッサー４がそれを確認する
（ステップＳ３０２）。マイクロプロセッサー４は、そ
の時点で、バックグランド消去動作の中断を指示する
（ステップＳ３０３）。この指示により、現在バックグ
ランド消去動作実施中のブロック１４の消去動作の完了
を待って、次のブロック１４のバックグランド消去動作
へは移行せずに内部での処理をすべて中止して、マイク
ロプロセッサー４によりレジスタ群３のＡＴＡレジスタ
９の中のステータスレジスタのＤ７ビット（ＢＵＳＹビ
ット）を“Ｌ”にし（ステップＳ３０４）、ホストシス
テム７からのアクセス要求を待って、その処理を優先さ
せて行う（ステップＳ３０５）。ここで、マイクロプロ
セッサー４とそれの動作プログラムを格納しているＲＯ
Ｍ２２とは、消去動作実施中にホストシステム７からの
アクセス要求があったときに消去動作を中断させる中断
手段を構成している。

【００３４】尚、上述では、バックグランド消去動作の
中断の指示がなされたら（ステップＳ３０３）、その時
点で消去動作実施中のブロック１４のバックグランド消
去動作だけは途中で止めずに終了させるようにした例に
ついて述べたが、その場合に限らず、その時点で消去動
作実施中のブロック１４の消去動作も直ちに中断させ、
ホストシステム７からのアクセス要求の処理が終わって
消去動作を再開させるときに、その消去動作が中断され
たブロック１４の消去の続きを行うようにしてもよい。
尚、その場合には、消去動作実施中のブロック１４に対
するブロック状態データ１２は、消去動作を中断されて
も“消去中”のままとする。これは、マイクロプロセッ
サー４が消去動作を再開させる際に消去を中断したブロ
ック１４を検知できるようにするとともに、そのブロッ
ク１４に対するアクセスを禁止させるためでもある。消
去動作の再開方法については、後述の実施例４を参照さ
れたい。

【００３５】この実施例においては、上述のように、実
施例１または２で示したホストシステム７の非アクセス
状態に行うバックグランド消去動作の途中で、ホストシ
ステム７からのアクセス要求があった場合には、バック
グランド消去動作を中断させ、ホストシステム７からの
アクセス要求の処理を優先させて行うようにしたので、
実施例１または２と同様の効果が得られるとともに、バ
ックグランド消去動作中のホストシステム７からのアク
セス要求も速やかに行うことが出来るので、システムの
高速化を図ることが出来る。

【００３６】実施例４．この実施例においては、上記実
施例３でのホストシステム７からのアクセス要求にてマ
イクロプロセッサー４によるバックグランド消去動作中
断後、再びホストシステム７が非アクセス状態（−ＣＥ
１，−ＣＥ２が非活性）になる場合の動作について説明
する。そのフローを図６に示す。ホストシステム７が非
アクセス状態（−ＣＥ１，−ＣＥ２が非活性）になった
場合（ステップＳ４０１）、インターフェースコントロ
ール部１はマイクロプロセッサー４へそれを報告する
（ステップＳ４０２）。マイクロプロセッサー４は、実
施例１の時と同じように所定時間経過後、レジスタ群３
のＡＴＡレジスタ９の中のステータスレジスタのＤ７ビ
ット（ＢＵＳＹビット）を“Ｈ”にし（ステップＳ４０
３）、バックグランド消去動作を再開させる（ステップ
Ｓ４０４）。ここで、マイクロプロセッサー４とそれの
動作プログラムを格納しているＲＯＭ２２とは、中断手
段により消去動作を中断した後に、ホストシステム７が
再び非アクセス状態になったときに、中断した消去動作
を再開させる再開手段を構成している。

【００３７】尚、消去動作の再開方法としては、上記の
実施例３においてバックグランド消去動作を中断させる
（ステップＳ３０３）際に、その時点で消去動作実施中
のブロック１４に対しての消去動作だけは完了させるよ
うにしてあった場合には、次の消去を行うブロック１４
の検索（図２のステップＳ６または図４のステップＳ２
０１）から始めるようにし、また、上記の実施例３で、
中断した時点での消去動作実施中のブロック１４に対す
る消去動作さえも中断させるようにしていた場合には、
消去を中断したブロック１４、すなわち、ブロック状態
データ１２が“消去中”になっているブロック１４をマ
イクロプロセッサー４が検知し、そのブロック１４に対
し再び消去動作を行う（図２のステップＳ７または図４
のステップＳ２０３）ようにする。

【００３８】この実施例においては、上記の実施例３に
おいてホストシステム７からのアクセス要求により中断
させた消去動作を、再び、ホストシステム７が非アクセ
ス状態になった後に再開するようにしたので、ホストシ
ステム７からのアクセス要求があればその処理を速やか
に行えるともに、上記の実施例１〜３と同様に、書き込
み動作の途中での空きブロック確保のための消去動作が
不要となり、システムの高速化を図ることが出来る。

【００３９】実施例５．この実施例では、ホストシステ
ム７の非アクセス状態時に、ＰＣカード３０の内部にお
いて空きブロックの確保のためのバックグランド消去動
作を実施するか否かについて、ホストシステム７が、そ
の可否をコンフィギュレーション時に選択できるように
したものである。図７に示すように、この実施例におけ
るアトリビュートメモリ１５は、タプル１６という可変
長の連鎖構造のデータブロックから構成されている。各
タプル１６には、ＰＣカード３０の設定可能な種々の機
能がそれぞれ書き込まれており、ホストシステム７は、
コンフィギュレーション時に機能を設定したいタプル１
６を選び、コンフィギュレーションレジスタ８にそのタ
プル１６のコンフィギュレーションインデックス番号を
書き込む。ここで、タプル１６は、消去手段によるバッ
クグランド消去動作を行うか否かをコンフィギュレーシ
ョン時に選択可能にする選択部を構成している。

【００４０】この実施例の動作について説明する。ま
ず、ＰＣカード３０のアトリビュートメモリ１５内に、
ホストシステム７の非アクセス状態の間の空きブロック
確保のためのバックグランド消去動作の実施を可能とす
るタプル１６を用意しておく。ホストシステム７はＰＣ
カード３０のコンフィギュレーション時に、コンフィギ
ュレーションしたいタプル１６を１つ選択するので、こ
こで、ホストシステム７は、バックグランド消去動作を
実施可能とするかどうかを決定する。ホストシステム７
は選択したタプル１６のコンフィギュレーションインデ
ックス番号をレジスタ群３にあるカードコンフィギュレ
ーションレジスタ８に書き込む。ＰＣカード３０はホス
トシステム７が選択したコンフィギュレーションレジス
タ８の内容を確認し、カード内部に対してコンフィギュ
レーション動作を行う。

【００４１】この実施例においては、コンフィギューシ
ョン時に、実施例１等で述べたホストシステム７の非ア
クセス時に行う空きブロック確保のためのバックグラン
ド消去動作を行うか否かを選択出来るようにしたので、
ユーザーが使用状況によりバックグランド消去動作を行
うか否かを選択することが出来るので、システムの利便
性を向上させることが出来る。

【００４２】実施例６．この実施例においては、上記実
施例１等で示したホストシステム７の非アクセス状態の
間に行うバックグランド消去動作を、ホストシステム７
からのコマンド入力においても実行可能なようにした。
その動作を示したフローを図８に示す。ホストシステム
７からインターフェースコントロール部１にバックグラ
ンド消去動作開始のコマンドが入力されると（ステップ
Ｓ５０１）、インターフェースコントロール部１にてそ
れをデコードしマイクロプロセッサー４へ報告し（ステ
ップＳ５０２）、消去動作を開始する（ステップＳ５０
３）。消去動作については、上記の実施例１〜４で示し
たフローのいずれかに従う。ここで、インターフェース
コントロール部１は、消去手段が消去動作を開始するた
めのコマンドをホストシステム７から入力するためのコ
マンド入力部を構成している。

【００４３】この実施例においては、上記の実施例１等
で示したように、ホストシステム７が非アクセス状態に
なった場合は所定時間経過後にＰＣカード３０が自動的
に空きブロック確保のためのバックグランド消去動作を
行うとともに、ホストシステム７からのコマンド入力に
よっても該消去動作を行うことが出来るようにしたの
で、しばらくの間ホストシステム７からＰＣカード３０
にアクセス要求をする必要がない時には、ユーザーがコ
マンドを入力すれば、所定時間待たなくても、それによ
り空きブロック確保のための消去動作を開始することが
出来る。

【００４４】この実施例においては、ユーザーによるコ
マンドにおいてもバックグランド消去動作を開始するこ
とができるようにしたので、ユーザーは、ＰＣカード３
０にアクセス要求をする必要がしばらくの間ない場合に
は、コマンドによりバックグランド消去を実施させるよ
うにすれば、所定時間待たなくてもバックグランド消去
動作を開始することができ、システムの利便性及び効率
化をさらに高めることができる。

【００４５】実施例７．実施例２においては、フラッシ
ュメモリ６内に、各ブロック１４に対するブロック状態
データ１２及び消去回数データ１３を備えたブロック状
況確認領域１０を設け、ホストシステム７はフラッシュ
メモリ６内のブロック状況確認領域１０を読み出すこと
により、バックグランド消去を実施するブロック１４を
決定していたが、この実施例においては、図９に示すよ
うに、マイクロプロセッサー４に内部バス１９により接
続されているＲＡＭ１８のメモリ空間内に、ブロック管
理テーブル１８ａを設け、その中にブロック状況確認領
域１０内のデータと同一内容のデータを格納するように
して、マイクロプロセッサー４での処理速度の高速化を
図るようにした。

【００４６】実施例２においては、バックグランド消去
を実施するブロック１４を１つ決定したらそれに対して
消去動作を行い、消去動作が終わると、次のバックグラ
ンド消去を実施するブロック１４を探すというようにし
ていたが、この実施例においては、ＲＡＭ１８に設けた
ブロック管理テーブル１８ａのデータをまとめて検索
し、消去を実施するブロック１４を複数個決定し、決定
した複数個のブロック１４に対して順々に続けて消去動
作を行えるようにしたので、消去時間を高速化すること
が出来る。尚、マイクロプロセッサー４は、消去動作が
終了する毎に、ブロック状況確認領域１０の内容を書き
換えるとともに、同時に、ブロック管理テーブル１８ａ
の内容の書き換えを行う。

【００４７】また、上述の実施例５で示したように、ア
トリビュートメモリ１５内に、ブロック管理テーブル１
８ａの内容によるブロック１４の検索を実施可能とする
タプル１６を設けておき、ブロック状況確認領域１０の
内容を読み出してバックグランド消去動作を実施する
か、ブロック管理テーブル１８ａの内容を読み出してバ
ックグランド消去動作を実施するかをコンフィギュレー
ション時にユーザーが選択できるようにしておいてもよ
い。

【００４８】さらに、上述の実施例３及び４とこの実施
例とを組み合わせて、消去動作の途中でホストシステム
７からアクセス要求があった場合にその処理を優先させ
て行えるようにしてもよい。

【００４９】上記の実施例１〜７においては、ＪＥＩＤ
Ａにて規定されているガイドラインＶｅｒ．４．２、Ｐ
ＣカードＡＴＡ仕様Ｒｅｌｅａｓｅ１．０２に準拠した
もの（以下、ＰＣ−ＡＴＡカードとする。）を例に挙げ
て説明したが、その場合に限らず、本発明は他のＰＣカ
ードにも適用することができる。さらに、上記の実施例
１〜７においては、不揮発性半導体メモリの一例として
フラッシュメモリを挙げたが、その場合に限らず、本発
明はＥＥＰＲＯＭ等の他の不揮発性半導体メモリ、及
び、ＲＯＭ等の揮発性メモリにも適用することができ
る。

【００５０】

【発明の効果】請求項１の発明によれば、ホストシステ
ムが非アクセス状態の間に、不揮発性半導体メモリ内に
空きブロックを確保するためのブロック内に格納されて
いる不要データを消去する消去動作を実施しておき、ホ
ストシステムからの書き込み要求があった場合には、確
保しておいた空きブロックにデータを書き込むようにし
たので、書き込み動作の途中で空きブロックを確保する
ための消去動作を行う必要がなくなり、その分だけ書き
込み動作の時間を短縮し、高速化することができるとい
う効果を奏する。

【００５１】請求項２の発明によれば、不揮発性半導体
メモリの各ブロック毎に、それらの状態（空き、有効、
無効、消去中）とそれらに対して行った消去回数とを示
すデータをそれぞれ格納するためのブロック状態データ
格納手段と消去回数データ格納手段とを設けて、それら
のデータから、不要データを格納している無効ブロック
の内で最も消去回数の少ないブロックを検出して、消去
動作を行うようにしたので、同じブロックに対してだけ
何度も消去動作を行ってしまうことを防ぐことができ、
消去回数の限界がある半導体メモリにおいても、その寿
命を延ばすことができるという効果を奏する。

【００５２】請求項３の発明によれば、各ブロックの状
態と消去回数とを格納するための格納手段を各ブロック
と同一メモリ空間内に設けたので、その同一メモリのそ
れぞれのデータが格納しているアドレスを指定すること
により、各ブロックの状態及び消去回数と、各ブロック
内のデータとをそれぞれアクセスすることができるの
で、ＰＣカードの動作が容易になるとともに、構造を容
易にすることができるという効果を奏する。

【００５３】請求項４の発明によれば、各ブロックの状
態と消去回数とを格納するための格納手段をＲＡＭ内に
設けたので、一度に各ブロックの状態と消去回数とをま
とめて検索し、消去を実施するブロックを複数個決定
し、決定した複数個のブロックに対して順々に消去動作
を実施するようにしたので、消去時間を短縮化すること
ができるという効果を奏する。

【００５４】請求項５の発明によれば、消去動作実施中
に、インターフェース手段がホストシステムからアクセ
ス状態レベルの信号を受信したときに、消去動作を中断
する中断手段を備えたので、消去動作を実施していると
きにホストシステムからアクセス要求があったときには
消去動作を中断してその処理を優先して行うようにした
ので、システムの効率化を向上させることができるとい
う効果を奏する。

【００５５】請求項６の発明によれば、中断した消去動
作を再開させるための再開手段を備えるようにしたの
で、中断後に、再びホストシステムが非アクセス状態に
なった場合には、消去動作を再開させるようにしたの
で、ホストシステムからのアクセス要求があれば速やか
にそれを行い、またその後に、非アクセス状態となった
ときには空きブロックを確保するための消去動作を開始
するので、システムの高速化を図ることができるという
効果を奏する。

【００５６】請求項７の発明によれば、消去手段が消去
動作を開始するためのコマンドをホストシステムから入
力するためのコマンド入力部を設けるようにしたので、
受信手段が非アクセス状態レベルの信号を受信したとき
だけでなく、ホストシステムから該コマンドの入力があ
った場合にも、消去手段は消去動作を開始するようにし
たので、ユーザーがアクセス要求をする必要がしばらく
の間ないことが解っている場合には、コマンド入力によ
り消去動作を開始することができ、システムの利便性及
び効率化を向上させることができるという効果を奏す
る。

【００５７】請求項８の発明においては、消去手段によ
る消去動作を行うか否かをコンフィギュレーション時に
選択可能にする選択部を設けるようにしたので、ユーザ
ーのコンフィギュレーション時の選択により消去動作を
行うか否かを設定することが可能であるため、ユーザー
の使用用件に合わせて選択することができ、利便性を向
上させることができる。

【図面の簡単な説明】

【図１】 この発明の実施例１〜６におけるＰＣカード
の構造を示したブロック図である。

【図２】 この発明の実施例１におけるＰＣカードの動
作を示したフローチャートである。

【図３】 この発明の実施例２におけるフラッシュメモ
リの構造をしめした図である。

【図４】 実施例２におけるＰＣカードの動作を示した
フローチャートである。

【図５】 この発明の実施例３におけるＰＣカードの動
作を示したフローチャートである。

【図６】 この発明の実施例４におけるＰＣカードの動
作を示したフローチャートである。

【図７】 この発明の実施例５におけるＰＣカードのア
トリビュートメモリの構造を示した図である。

【図８】 この発明の実施例６におけるＰＣカードの動
作を示したフローチャートである。

【図９】 この発明の実施例７におけるＰＣカードの構
造を示したブロック図である。

【図１０】 従来のＰＣカードにおけるフラッシュメモ
リの構造を示した図である。

【図１１】 従来のＰＣカードの動作を示したフローチ
ャートである。

【符号の説明】

１ インターフェースコントロール部、２ コンフィギ
ュレーション部、３レジスタ群、４マイクロプロセッサ
ー、６ フラッシュメモリ、１０ ブロック状況確認領
域、１５ アトリビュートメモリ、１６ タプル、１８
ＲＡＭ、１８ａ ブロック管理テーブル、２２ ＲＯ
Ｍ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 データを格納するための複数のブロック
   に区切られた半導体メモリと、 ホストシステムからアクセス状態であるか否かを示すア
   クセス状態信号を受信するインターフェース手段と、 上記アクセス状態信号が非アクセス状態レベルのとき、
   上記半導体メモリのブロック内に格納されている不要デ
   ータを消去するための消去動作を開始する消去手段と、 を備えたことを特徴とするＰＣカード。
2. 【請求項２】 上記半導体メモリ内の各ブロック毎の状
   態を示すデータを格納しているブロック状態データ格納
   手段と、 上記各ブロック毎の消去動作を行った回数を示すデータ
   を格納している消去回数データ格納手段と、 上記ブロック状態データ格納手段と上記消去回数データ
   格納手段とからデータを読み出して、消去動作を行うべ
   きブロックを検出する検出手段と、 を備えたことを特徴とする請求項１記載のＰＣカード。
3. 【請求項３】 上記ブロック状態データ格納手段と上記
   消去回数データ格納手段とが上記半導体メモリ内に設け
   られていることを特徴とする請求項２記載のＰＣカー
   ド。
4. 【請求項４】 ＲＡＭを備え、上記ブロック状態データ
   格納手段と上記消去回数データ格納手段とが上記ＲＡＭ
   に設けられていることを特徴とする請求項２記載のＰＣ
   カード。
5. 【請求項５】 消去動作実施中に、上記インターフェー
   ス手段がアクセス状態レベルのアクセス状態信号を受信
   したとき、消去動作を中断させる中断手段を備えたこと
   を特徴とする請求項１ないし４のいずれかに記載のＰＣ
   カード。
6. 【請求項６】 上記中断手段により消去動作を中断した
   後に、上記インターフェース手段が非アクセス状態レベ
   ルのアクセス状態信号を受信したとき、中断した消去動
   作を再開させる再開手段を備えたことを特徴とする請求
   項５記載のＰＣカード。
7. 【請求項７】 上記インターフェース手段に設けられ、
   上記消去手段の消去動作を開始するためのコマンドをホ
   ストシステムから入力するためのコマンド入力部を備え
   たことを特徴とする請求項１ないし６のいずれかに記載
   のＰＣカード。
8. 【請求項８】 上記インターフェース手段に設けられ、
   上記消去手段による消去動作を行うか否かをコンフィギ
   ュレーション時に選択可能にする選択部を備えたことを
   特徴とする請求項１ないし７のいずれかに記載のＰＣカ
   ード。