JP2001175580A - インターフェース装置 - Google Patents

Abstract

(57)【要約】 【課題】 コストアップ及び消費電力の増大を伴うこと
なく、ＣＰＵを備えたシステムのレスポンスを向上させ
ることができるインターフェース装置を提供する。 【解決手段】 中央処理装置から与えられるアドレス、
データ、コマンドをそれぞれ保持するためのアドレスレ
ジスタ１、ライトデータレジスタ２、コマンドレジスタ
３と、外部の記憶装置で読み出されたデータを保持する
ためのリードデータレジスタ１１と、コマンド完了フラ
グを保持するステータスフラグレジスタ１２と、コマン
ドレジスタ３に保持されているコマンドを解釈し、該コ
マンドに対応する動作が、アドレスレジスタ１に保持さ
れているアドレス、及び、ライトデータレジスタ２に保
持されているデータを対象として、外部の記憶装置にて
行われるように制御するとともに、外部の記憶装置にて
該動作が完了したときには、ステータスフラグレジスタ
１２のコマンド完了フラグをセットするシーケンサ７
と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央処理装置と外
部の記憶装置とのインターフェース装置に関するもので
ある。

【０００２】

【従来の技術】中央処理装置（以下、「ＣＰＵ」と称す
る）と、例えばＥＥＰＲＯＭ等の外部の記憶装置との従
来のインターフェース装置の構成を図６に示す。同図に
おいて、１００は送信用バッファレジスタ、２００は受
信用バッファレジスタ、３００は送受信部、４００は同
期クロック発生器である。

【０００３】このインターフェース装置においては、送
信モードでは、ＣＰＵによって送信用レジスタ１００に
書き込まれたデータが送受信部３００により外部の記憶
装置に送信され、一方、受信モードでは、外部の記憶装
置から出力されるデータが送受信部３００により受信さ
れ、受信用バッファレジスタ２００に書き込まれる。
尚、同期用クロック発生器４００が発生するクロック信
号は外部の記憶装置に与えられており、外部の記憶装置
はクロック信号に同期して動作する。

【０００４】図６に示した従来のインターフェース装置
を用いてＣＰＵが外部の記憶装置にアクセスする際に行
う動作を、図７、図８、及び、図９に示すフローチャー
トを用いて説明する。まず、インターフェース装置の送
信用バッファレジスタ１００のビット長を、これから送
信するコマンド長にセットする（＃３０１）。

【０００５】次に、送受信部３００を制御して送信モー
ドにセットする（＃３０２）。次に、チップセレクト信
号をハイレベルにして、外部の記憶装置を動作可能な状
態にする（＃３０３）。尚、チップセレクト信号はＰＩ
Ｏ（Programmable I/O port）で制御する。

【０００６】次に、コマンドを送信用バッファレジスタ
１００に書き込む（＃３０４）。これにより、外部の記
憶装置へのコマンドの送信が開始される。次に、外部の
記憶装置へのコマンドの送信が終了すると（＃３０５の
Ｙ）、コマンドの内容が読み出しまたは書き込みであれ
ば（＃３０６のＹ）、＃３０７へ移行し、一方、コマン
ドの内容が読み出しまたは書き込みでなければ（＃３０
６のＮ）、＃３２７へ移行する。

【０００７】＃３０７では、送信用バッファレジスタ１
００のビット長をアドレス長にセットする。次に、コマ
ンドの実行対象となるアドレスを送信用バッファレジス
タ１００に書き込む（＃３０８）。これにより、外部の
記憶装置へのアドレスの送信が開始される。次に、外部
の記憶装置へのアドレスの送信が終了すると（＃３０９
のＹ）、コマンドの内容が書き込みであれば（＃３１０
のＹ）、＃３１１へ移行し、一方、コマンドの内容が書
き込みでなければ（＃３１０のＮ）、＃３２０へ移行す
る。

【０００８】＃３１１では、送信用バッファレジスタ１
００のビット長を外部の記憶装置に書き込むデータのデ
ータ長にセットする。次に、外部の記憶装置に書き込む
データを送信用バッファレジスタ１００に書き込む（＃
３１２）。これにより、外部の記憶装置に書き込むデー
タの外部の記憶装置への送信が開始される。

【０００９】次に、外部の記憶装置に書き込むデータの
外部の記憶装置への送信が終了すると（＃３１３の
Ｙ）、チップセレクト信号をローレベルにして（＃３１
４）、所定の時間待機した後（＃３１５）、チップセレ
クト信号をハイレベルする（＃３１６）。＃３１４、＃
３１５、及び、＃３１６により、外部の記憶装置は動作
状況を示すデータを出力するようになっている。具体的
には、書き込み実行中には０を出力し、書き込みが終了
すると１を出力するようになっている。

【００１０】次に、インターフェース装置を受信モード
にセットする（＃３１７）。次に、データラインを監視
して、データラインが外部の記憶装置が書き込みの実行
中であることを示す０となっているか否かを判定する
（＃３１８）。０となっていれば（＃３１８のＹ）、デ
ータラインが外部の記憶装置が書き込み終了したことを
示す１となっているか否かを判定する（＃３１９）。１
となっていれば（＃３１９のＹ）、＃３２７へ移行す
る。

【００１１】＃３２０では、インターフェース装置を受
信モードにセットする。これにより、外部の記憶装置で
読み出されたデータの受信が開始される。尚、受信され
たデータは受信用バッファレジスタ２００に書き込まれ
る。次に、１ワード分のデータの受信が終了すると（＃
３２１のＹ）、受信されたデータを読み出す（＃３２
２）。その後、コマンドが複数の連続したアドレスから
読み出しを行うという内容である場合には（＃３２３の
Ｙ）、＃３２４へ移行し、コマンドが上記内容でなけれ
ば（＃３２３のＮ）、＃３２７へ移行する。

【００１２】＃３２４では、１ワード分のデータの受信
が終了したか否かを判定する。１ワード分のデータの受
信が終了すると（＃３２４のＹ）、受信されたデータを
読み出す（＃３２５）。次に、読み出すべき全てのワー
ドを受信したか否かを判定する（＃３２６）。読み出す
べき全てのワードを受信した場合は（＃３２６のＹ）、
チップセレクト信号をローレベルにして（＃３２７）、
処理を終了する。一方、読み出すべき全てのワードを受
信していない場合は（＃３２６のＮ）、＃３２４へ移行
する。

【００１３】

【発明が解決しようとする課題】このように、従来のイ
ンターフェース装置では、外部の記憶装置にアクセスす
る場合に必要となる全ての処理をＣＰＵで行うことにな
るため、コマンドコードやシーケンスの異なる外部の記
憶装置に対しても、ファームウェアを書き換えることで
アクセスが可能であるというメリットはあるが、アクセ
スを開始してから終了するまでＣＰＵが占有されてしま
う。これは、マルチタスクシステムなどにおいて、ＣＰ
Ｕが他の作業に費やす時間が減少することになり、シス
テムのレスポンスの低下につながる。

【００１４】したがって、システムのレスポンスを向上
させるためには、ＣＰＵとしてより高速なクロックで動
作するものを搭載しなければならず、コストアップ及び
消費電力の増大を招いていた。

【００１５】尚、実際には、図７、図８、及び、図９に
示したフローチャートでのルーチンに加えて、コマンド
コードが誤っている場合や、外部の記憶装置が書き込み
禁止状態に設定されている際に書き込みのコマンドが発
生する場合に備えて、コマンドコードをチェックした
り、外部の記憶装置の状態（書き込みが許可されている
か、それとも、禁止されているか）をモニタするなどの
ルーチンが必要となる。

【００１６】外部の記憶装置の状態のモニタは、作業用
メモリ領域の一部を確保しておき、作業毎に状態を記憶
しておくことで実現可能であるが、組み込み型のシステ
ムの場合、作業用メモリは、大容量のデータの一時待避
などの用途で使用するため、主目的ではない、外部の記
憶装置の状態を記憶するために容量を割くことは好まし
くない。また、この確保した領域にはオーバーライトす
ることはできないため、プログラム上の配慮が必要とな
る。

【００１７】そこで、本発明は、コストアップ及び消費
電力の増大を伴うことなく、ＣＰＵを備えたシステムの
レスポンスを向上させることができるインターフェース
装置を提供することを目的とする。

【００１８】また、本発明は、レスポンスを維持したま
ま、ＣＰＵを備えたシステムのコストダウン及び消費電
力の低減を実現することができるインターフェース装置
を提供することを目的とする。

【００１９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明では、中央処理装置と外部の記憶装置とのイ
ンターフェース装置であって、中央処理装置から与えら
れるコマンドを保持するためのコマンドレジスタと、中
央処理装置から与えられるアドレスを保持するためのア
ドレスレジスタと、中央処理装置から与えられるデータ
を保持するためのライトデータレジスタと、外部の記憶
装置で読み出されたデータを保持するためのリードデー
タレジスタと、コマンド完了フラグを保持するステータ
スフラグレジスタと、前記コマンドレジスタに書き込ま
れたコマンドを解釈し、該コマンドに対応する動作が、
アドレスレジスタに書き込まれたアドレス、及び、ライ
トデータレジスタに書き込まれたデータを対象として、
外部の記憶装置にて行われるように制御するとともに、
外部の記憶装置にて該動作が完了したときには、前記ス
テータスフラグレジスタのコマンド完了フラグをセット
する制御部と、を備えている。

【００２０】この構成により、インターフェース装置自
身がコマンドを解釈し、コマンドに応じた動作が外部の
記憶装置にて行われるように制御するとともに、その動
作が完了すると、コマンド完了フラグをセットするの
で、ＣＰＵは、外部の記憶装置にアクセスする際には、
インターフェース装置に対してコマンド、アドレス、及
び、データを与えた後は、適切なインターバルをおいて
コマンド完了フラグを見ることによりコマンドの完了を
認識するだけでよくなる。

【００２１】尚、外部の記憶装置での動作が完了したと
きには、ＣＰＵに対して割り込み信号を発生するように
しておき、ＣＰＵが割り込み信号の発生によりコマンド
の完了を認識するようにしてもよい。

【００２２】

【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。本発明の一実施形態であるイ
ンターフェース装置のブロック図を図１に示す。同図に
おいて、１はアドレスレジスタ、２はライトデータレジ
スタ、３はコマンドレジスタ、４は制御レジスタ、５は
同期クロック発生器、６はコマンド解釈部、７はシーケ
ンサ、８は送信用シフトレジスタ、９は送受信部、１０
は受信用シフトレジスタ、１１はリードデータレジス
タ、１２はステータスフラグレジスタである。

【００２３】アドレスレジスタ１は、ＣＰＵが外部の記
憶装置に対してデータの読み出し、書き込み、または、
消去を行う際に、実行対象となるアドレスを書き込むた
めのレジスタである。ライトデータレジスタ２は、ＣＰ
Ｕが外部の記憶装置にデータの書き込みを行う際に、そ
の書き込む対象となるデータを書き込むためのレジスタ
である。

【００２４】コマンドレジスタ３は、ＣＰＵが外部の記
憶装置に対してアクセスする際に、データの読み出し、
書き込み、消去、書き込みの許可／禁止の設定等の動作
を定義するコマンドを書き込むためのレジスタである。
制御レジスタ４は、ＣＰＵがシーケンサ７の動作を制御
する情報を書き込むためのレジスタである。同期クロッ
ク発生器５はクロック信号ＳＫを発生する。外部の記憶
装置はクロック信号ＳＫに同期して動作する。

【００２５】コマンド解釈部６は、コマンドレジスタ３
に書き込まれたデータを解釈して、外部の記憶装置での
フォーマットに準拠した適切なコマンド（外部コマン
ド）を生成するとともに、シーケンサ７に適切な内部コ
マンドを与えて起動させる。シーケンサ７は、コマンド
解釈部６からの内部コマンドに従って、送信用シフトレ
ジスタ８及び受信用シフトレジスタ１０の動作の制御、
同期クロック発生器５から外部の記憶装置へのクロック
信号の供給の制御、送信モードと受信モードとの切り替
え（送受信部９の制御）、並びに、チップセレクト信号
ＣＳの制御を行う。

【００２６】送信用シフトレジスタ８は、コマンド解釈
部６で生成された外部コマンド、アドレスレジスタ１に
書き込まれたアドレス、及び、ライトデータレジスタ２
に書き込まれたデータを連結して一連のシリアルデータ
を生成し、シーケンサ７からの指示に従って出力を開始
する。

【００２７】送受信部９は、シーケンサ７からの指示に
従って、送信用シフトレジスタ８から出力されるデータ
を外部の記憶装置に送信する状態（送信モード）と、外
部の記憶装置から出力されるデータを受信する状態（受
信モード）とに切り替わる。受信用シフトレジスタ１０
は、シーケンサ７からの指示に従って、送受信部９が外
部の記憶装置から受信したシリアルデータをパラレルデ
ータに変換して出力する。リードデータレジスタ１１
は、受信用シフトレジスタ１０から出力されるデータを
保持するレジスタである。

【００２８】ステータスフラグレジスタ１２は、外部の
記憶装置が書き込み禁止の状態にあることを示す書き込
み禁止フラグと、コマンドレジスタ３に書き込まれたコ
マンドが未定義のものであることを示すコマンドエラー
フラグと、書き込み禁止フラグがセットされているとき
に書き込みコマンドがコマンドレジスタ３に書き込まれ
たことを示す書き込み不可フラグと、コマンドが完了し
たことを示すコマンド完了フラグと、連続読み出しのコ
マンドの実行中に外部の記憶装置から１ワード分のデー
タの受信を完了したことを示すデータレディフラグとを
保持するレジスタである。

【００２９】尚、コマンド解釈部６は、コマンドレジス
タ３に未定義のコマンドが書き込まれた場合には、ステ
ータスフラグレジスタ１２のコマンドエラーフラグをセ
ットするとともに、シーケンサ７を起動させないように
なっている。また、コマンド解釈部６は、ステータスフ
ラグレジスタ１２の書き込み禁止フラグがセットされて
いるときに、コマンドレジスタ３に書き込みのコマンド
がセットされた場合には、ステータスフラグレジスタ１
２の書き込み不可フラグをセットするようになってい
る。これにより、ＣＰＵはこれらのフラグを見ることに
よって、未定義のコマンドが書き込まれたこと、外部の
記憶装置が書き込みができない状態にあることを認識す
ることができる。

【００３０】また、ステータスフラグレジスタ１２の書
き込み禁止フラグを除く各種のフラグは、シーケンサ７
の起動時にリセットされるようになっている。また、電
源投入時には、外部の記憶装置が書き込み禁止の状態に
なることを受けて、ステータスフラグレジスタ１２の書
き込み禁止フラグがセットされるようになっている。

【００３１】シーケンサ７の動作を図２、図３、及び、
図４に示すフローチャートを用いて説明する。まず、送
受信部９を制御して送信モードにセットする（＃１０
１）。次に、同期クロック発生器５から発せられるクロ
ック信号ＳＫの外部の記憶装置への供給を開始する（＃
１０２）。次に、チップセレクト信号ＣＳをハイレベル
にして、外部の記憶装置を動作可能な状態にする（＃１
０３）。

【００３２】次に、送信用シフトレジスタ８に対して指
示を送り、外部コマンド、アドレス、及び、データから
成る一連のシリアルデータの外部の記憶装置への送信を
開始させる（＃１０４）。次に、＃１０４での送信が終
了すると（＃１０５のＹ）、コマンドが書き込みであれ
ば（＃１０６のＹ）、＃１０８へ移行し、コマンドが読
み出しであれば（＃１０７のＹ）、＃１１４へ移行し、
コマンドが書き込みでも読み出しでもなければ（＃１０
６のＮ、＃１０７のＮ）、＃１２４へ移行する。

【００３３】＃１０８では、チップセレクト信号をロー
レベルにし、その後、所定の時間待機する（＃１０
９）。次に、チップセレクト信号をハイレベルにする
（＃１１０）。＃１０８、＃１０９、及び、＃１１０の
一連の操作により、外部の記憶装置は動作状況を示すデ
ータを出力するようになっている。具体的には、書き込
み実行中には０を出力し、書き込みが終了すると１を出
力するようになっている。

【００３４】次に、送受信部９を制御して受信モードに
セットする（＃１１１）。次に、データラインを監視し
て、データラインが外部の記憶装置が書き込みの実行中
であることを示す０となっているか否かを判定する（＃
１１２）。０となっていれば（＃１１２のＹ）、データ
ラインが外部の記憶装置が書き込み終了したことを示す
１となっているか否かを判定する（＃１１３）。１とな
っていれば（＃１１３のＹ）、＃１２４へ移行する。

【００３５】＃１１４では、送受信部９を制御して受信
モードにセットする。次に、受信用シフトレジスタ１０
を起動させる（＃１１５）。＃１１４及び＃１１５によ
り、外部の記憶装置で読み出されたデータの受信が開始
され、受信されたデータは受信用シフトレジスタ１０を
介してリードデータレジスタ１１に保持される。

【００３６】１ワード分のデータの受信が終了すると
（＃１１６のＹ）、コマンドが複数の連続したアドレス
から読み出しを行うという内容である場合には（＃１１
７のＹ）、＃１１８へ移行し、コマンドが上記内容でな
ければ（＃１１７のＮ）、＃１２４へ移行する。

【００３７】＃１１８では、ステータスフラグレジスタ
１２のデータレディフラグをセットする。次に、コマン
ドで指示された個数だけワードを受信したか否かを判定
する（＃１１９）。全数を受信していれば（＃１１９の
Ｙ）、チップセレクト信号ＣＳをローレベルにし（＃１
２０）、その後、同期クロック発生器５から発せられる
クロック信号ＳＫの外部の記憶装置への供給を停止して
（＃１２１）、処理を終了する。

【００３８】一方、まだ全数を受信していなければ（＃
１１９のＮ）、データレディフラグをリセットし（＃１
２２）、その後、次の１ワード分のデータの受信が終了
したか否かを判定する（＃１２３）。次の１ワード分の
データの受信が終了すれば（＃１２３のＹ）、＃１１８
へ移行する。

【００３９】＃１２４では、チップセレクト信号ＣＳを
ローレベルにする。＃１２４の後は、同期クロック発生
器５から発せられるクロック信号ＳＫの外部の記憶装置
への供給を停止する（＃１２５）。そして、ステータス
フラグレジスタ１２のコマンド完了フラグをセットする
（＃１２６）。

【００４０】その後、外部の記憶装置への書き込みを可
能な状態に設定する、書き込み許可の設定のコマンドで
あった場合には（＃１２７のＹ）、ステータスフラグレ
ジスタ１２の書き込み禁止フラグをリセットして（＃１
２８）、処理は終了となる。また、外部の記憶装置への
書き込みを不可能な状態に設定する、書き込み禁止の設
定のコマンドであった場合には（＃１２９のＹ）、ステ
ータスフラグレジスタ１２の書き込み禁止フラグをセッ
トして（＃１３０）、処理は終了となる。尚、書き込み
許可の設定のコマンドと書き込み禁止の設定のコマンド
とのどちらでもなかった場合には（＃１２７のＮ、＃１
２９のＮ）、そのまま処理は終了となる。

【００４１】尚、制御レジスタ４には中止ビットがあ
り、このビットがＣＰＵによりセットされると、シーケ
ンサ７はコマンドの実行を中止できる状態にあるか否か
を判定して、中止できる場合には中止し、中止できない
場合には、コマンドを続行し、コマンドの実行が終了し
た以降にコマンドレジスタ３に書き込まれたコマンドに
ついては、中止ビットがリセットされない限り、実行し
ないようになっている。

【００４２】以上の構成により、インターフェース装置
自身がコマンドを解釈し、コマンドに応じた動作が外部
の記憶装置にて行われるように制御するとともに、その
動作が完了すると、コマンド完了フラグをセットする。
したがって、外部の記憶装置にアクセスする際には、Ｃ
ＰＵは図５のフローチャートに示すように動作すればよ
い。図５のフローチャートについて説明する。

【００４３】まず、アドレスレジスタ１へのアドレスの
書き込み（＃２０１）、ライトデータレジスタ２へのデ
ータの書き込み（＃２０２）、コマンドレジスタ３への
コマンドの書き込み（＃２０３）を行う。尚、＃２０１
は、書き込み許可／禁止の設定のコマンドであるときに
は行われない。また、＃２０２は、書き込みのコマンド
のときにのみ行われる。

【００４４】次に、コマンドが複数の連続したアドレス
からデータを読み出すという内容であれば（＃２０４の
Ｙ）、＃２０５へ移行し、一方、コマンドが上記内容で
なければ（＃２０４のＮ）、＃２０８へ移行する。＃２
０５では、ステータスフラグレジスタ１２のデータレデ
ィフラグがセットされたか否かを判定する。データレデ
ィフラグがセットされると（＃２０５のＹ）、リードデ
ータレジスタ１１に保持されているデータの読み出しを
行う（＃２０６）。

【００４５】その後、読み出すべきデータを全て読み出
したか否かを判定する（＃２０７）。＃２０７での判定
の結果、読み出すべき全てのデータの読み出しが終了し
ていれば（＃２０７のＹ）、そのまま処理を終了し、一
方、終了していなければ（＃２０７のＮ）、＃２０５へ
移行する。

【００４６】＃２０８では、ステータスフラグレジスタ
１２のコマンド完了フラグがセットされているか否かを
判定する。コマンド完了フラグがセットされていれば
（＃９のＹ）、コマンドが読み出しの場合には（＃２０
９のＹ）、リードデータレジスタ１１に保持されている
データの読み出しを行い（＃２１０）、処理は終了とな
り、一方、コマンドが読み出しでない場合には（＃２０
９のＮ）、そのまま処理は終了となる。

【００４７】このように、外部の記憶装置にアクセスす
る際には、ＣＰＵは、コマンド、アドレス、及び、デー
タをインターフェース装置に与えた後は、適切なインタ
ーバルをおいてインターフェース装置内のコマンド完了
フラグを見ることによりコマンドの完了を認識するだけ
でよくなり、ＣＰＵが他のより優先順位の高い処理に割
り当てることができる時間が増える。

【００４８】これにより、コストアップ及び消費電力の
増大を伴うことなく、ＣＰＵを備えたシステムのレスポ
ンスを向上させることができる。また、システムのレス
ポンスを向上させる必要がない場合には、ＣＰＵとして
従来よりも低速なクロックで動作するものを使用するこ
とができ、システムのコストダウン及び消費電力の低減
を実現することができる。

【００４９】尚、上記実施形態のインターフェース装置
では、コマンドが完了したことや、連続読み出しの際に
１ワード分のデータを外部の記憶装置から受信したこと
を、フラグをセットすることにより、ＣＰＵに通知する
ようになっているが、割り込み信号を用いて行うように
してもよい。

【００５０】

【発明の効果】以上説明したように、本発明によれば、
インターフェース装置自身がコマンドを解釈し、コマン
ドに応じた動作が外部の記憶装置にて行われるように制
御するとともに、その動作が完了すると、コマンド完了
フラグをセットするので、ＣＰＵは、外部の記憶装置に
アクセスする際には、コマンド、アドレス、及び、デー
タを与えた後は、適切なインターバルをおいてコマンド
完了フラグを見ることによりコマンドの完了を認識する
だけでよくなる。これにより、ＣＰＵが他のより優先順
位の高い処理に割り当てることができる時間が増えるの
で、コストアップ及び消費電力の増大を伴うことなく、
ＣＰＵを備えたシステムのレスポンスを向上させること
ができ、また、システムのレスポンスを向上させる必要
がない場合には、ＣＰＵとして従来よりも低速なクロッ
クで動作するものを使用することができ、システムのコ
ストダウン及び消費電力の低減を実現することができ
る。

【図面の簡単な説明】

【図１】 本発明の実施形態であるインターフェース装
置の構成を示すブロック図である。

【図２】 図１に示すシーケンサの動作の一部を示すフ
ローチャートである。

【図３】 図１に示すシーケンサの動作の一部を示すフ
ローチャートである。

【図４】 図１に示すシーケンサの動作の一部を示すフ
ローチャートである。

【図５】 図１に示すインターフェース装置を用いて、
外部の記憶装置にアクセスする際にＣＰＵに必要とされ
る動作を示すフローチャートである。

【図６】 従来のインターフェース装置の構成を示すブ
ロック図である。

【図７】 図４に示す従来のインターフェース装置を用
いて、外部の記憶装置にアクセスする際に、ＣＰＵに必
要とされていた動作の一部を示すフローチャートであ
る。

【図８】 図４に示す従来のインターフェース装置を用
いて、外部の記憶装置にアクセスする際に、ＣＰＵに必
要とされていた動作の一部を示すフローチャートであ
る。

【図９】 図４に示す従来のインターフェース装置を用
いて、外部の記憶装置にアクセスする際に、ＣＰＵに必
要とされていた動作の一部を示すフローチャートであ
る。

【符号の説明】

１ アドレスレジスタ ２ ライトデータレジスタ ３ コマンドレジスタ ４ 制御レジスタ ５ 同期クロック発生器 ６ コマンド解釈部 ７ シーケンサ ８ 送信用シフトレジスタ ９ 送受信部 １０ 受信用シフトレジスタ １１ リードデータレジスタ １２ ステータスフラグレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と外部の記憶装置とのイン
   ターフェース装置であって、 中央処理装置から与えられるコマンドを保持するための
   コマンドレジスタと、 中央処理装置から与えられるアドレスを保持するための
   アドレスレジスタと、 中央処理装置から与えられるデータを保持するためのラ
   イトデータレジスタと、 外部の記憶装置で読み出されたデータを保持するための
   リードデータレジスタと、 コマンド完了フラグを保持するステータスフラグレジス
   タと、 前記コマンドレジスタに書き込まれたコマンドを解釈
   し、該コマンドに対応する動作が、アドレスレジスタに
   書き込まれたアドレス、及び、ライトデータレジスタに
   書き込まれたデータを対象として、外部の記憶装置にて
   行われるように制御するとともに、外部の記憶装置にて
   該動作が完了したときには、前記ステータスフラグレジ
   スタのコマンド完了フラグをセットする制御部と、を備
   えたことを特徴とするインターフェース装置。