JP2011065694A - 不揮発性半導体記憶装置及びその試験方法 - Google Patents
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Abstract
【解決手段】 不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ/ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、レディ/ビジー制御回路がビジー信号を出力している場合は、ブロックを不良ブロックとして登録する制御部と、を具備する。
【選択図】図4
Description
NAND型フラッシュメモリの試験工程において、書き込み/読み出し/消去時間を効率的かつ正確にテストでき、同時に、スペックを満たさない選択ブロックを不良ブロックとして登録することができる。これにより、出荷されるNAND型フラッシュメモリのパフォーマンス(データ転送速度)をより正確にコントロールできる。
不良ブロック登録動作において、書き込みが遅いブロックやチップがあることを想定して、次のコマンドを入力するまでに余裕を持たせた待ち時間を設定していた。本実施例に係るNAND型フラッシュメモリによれば、試験時におけるビジー待ち時間をスペック通りに設定することができ、試験時間を大幅に短縮できる。
コマンド入力後にビジー状態に遷移したまま固定されるブロックがあった場合に、それ以降のブロックがコマンドを受け付けないため、そのチップが不良品となる可能性があった。本実施例に係るNAND型フラッシュメモリによれば、このような選択ブロックを不良ブロックとして登録した後、レディ/ビジー端子の信号レベルを強制的にレディに復帰させるため、残りのブロックも正しく試験可能となり、歩留まり向上が期待される。
200 フラッシュコントローラ
10 入出力制御回路
11 ロジック制御回路
12 レディ/ビジー制御回路
13 ステータスレジスタ
14 アドレスレジスタ
15 コマンドレジスタ
16 高電圧発生回路
17 ロウアドレスバッファ
18 ロウデコーダ
19 カラムアドレスバッファ
20 カラムデコーダ
21 データレジスタ
22 センスアンプ
23 メモリセルアレイ
24 主制御回路
25 ROMフューズ
Claims (7)
- 消去単位であるブロックを複数有するメモリセルアレイと、
前記ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ/ビジー制御回路と、
バッドブロックコマンドの入力を受けた時に、前記レディ/ビジー制御回路がビジー信号を出力している場合は、前記ブロックを不良ブロックとして登録する制御部と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記レディ/ビジー制御回路は、前記ブロックを不良ブロックとして登録した後に、レディー信号を出力することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記制御部は、前記バッドブロックコマンドの入力を受けた時に、前記レディ/ビジー制御回路がレディ信号を出力している場合は、更に、前記内部動作が正常に終了したか否かを判定し、正常に終了していないと判定した場合は、前記ブロックを不良ブロックとして登録することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記内部動作は、書き込み、読み出し、及び消去動作の少なくとも一つであることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記制御部は、前記レディ/ビジー制御回路がレディ信号、ビジー信号のどちらを出力している場合であっても、前記バッドブロックコマンドの入力を許可することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 消去単位であるブロックを複数有する不揮発性半導体記憶装置に、前記ブロックに対する内部動作を実行させるコマンドを入力し、
前記コマンドを入力した後、前記不揮発性半導体記憶装置にバッドブロックコマンドを入力し、
前記不揮発性半導体記憶装置が、レディ信号、ビジー信号のどちらを出力しているかを判定し、
前記ビジー信号を出力していると判定された場合に、前記ブロックを不良ブロックとして登録する、
ことを特徴とする不揮発性半導体記憶装置の試験方法。 - 前記レディ信号を出力していると判定された場合に、前記内部動作が正常に終了したか否かを判定し、
正常に終了していないと判定された場合に、前記ブロックを不良ブロックとして登録することを特徴とする請求項6に記載の不揮発性半導体記憶装置の試験方法。
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