JP2013229080A - 半導体記憶装置および半導体記憶装置のテスト方法 - Google Patents

Abstract

【課題】効率的なテストが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルと、複数のメモリセルを共通に接続するワード線とを有するメモリセルアレイ(1)を含む。判定回路(12)は、１つのワード線の第１の側の第１メモリセル群への書き込みが成功したかを判定し、１つのワード線の第１の側と反対の第２の側の第２メモリセル群への書き込みが成功したかを判定する。検査回路(14)は、１つのワード線への書き込みの間の書き込み電圧の印加回数を計数し、第１メモリセル群への書き込みおよび第２メモリセル群への書き込みの一方が成功した時点の書き込み電圧の印加回数と第１メモリセル群への書き込みおよび第２メモリセル群への書き込みの他方が成功した時点の書き込み電圧の印加回数との差を閾値と比較し、比較の結果を出力する。
【選択図】 図７

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置のテスト方法に関する。

ＮＡＮＤ型フラッシュメモリの微細化が進むにつれて、ワード線起因による不具合が増大している。具体的には、書込み特性がワード線ごとにばらつき、メモリの書込み性能が劣化する。ワード線起因の不良を検出するために、ダイソート段階において色々なスクリーニングテストが実行される。しかしながら、メモリの容量の増大に伴い、テスト時間が増大する。

特開２００７−２２６９３６号公報

効率的なテストが可能な半導体記憶装置および半導体記憶装置のテスト方法を提供しようとするものである。

一実施形態による半導体記憶装置は、半導体記憶装置は、複数のメモリセルと、複数のメモリセルを共通に接続するワード線とを有するメモリセルアレイを含む。判定回路は、１つのワード線の第１の側の第１メモリセル群への書き込みが成功したかを判定し、１つのワード線の第１の側と反対の第２の側の第２メモリセル群への書き込みが成功したかを判定する。検査回路は、１つのワード線への書き込みの間の書き込み電圧の印加回数を計数し、第１メモリセル群への書き込みおよび第２メモリセル群への書き込みの一方が成功した時点の書き込み電圧の印加回数と第１メモリセル群への書き込みおよび第２メモリセル群への書き込みの他方が成功した時点の書き込み電圧の印加回数との差を閾値と比較し、比較の結果を出力する。

スクリーニングテストでの一状態の例を示す図。 スクリーニングテストのフローの例を示す図。 スクリーニングテストでの一状態の例を示す図。 第１実施形態に係る半導体記憶装置を例示するブロック図。 ブロックの例の回路図。 ブロックの例の断面図。 第１実施形態に係る半導体記憶装置の一部を示すブロック図。 第１実施形態に係るスクリーニングテスト中の一状態を示す図。 第１実施形態のスクリーニングテストの一部のフローチャート。 第１実施形態に係るスクリーニングテスト中の一状態を示す図。 第１実施形態のスクリーニングテストの一部のフローチャート。 第１実施形態のスクリーニングテスト中のケースの例。 第１実施形態のスクリーニングテスト中のケースの例。 第１実施形態のスクリーニングテスト中のケースの例。 第２実施形態に係る半導体記憶装置の一部を示すブロック図。 第２実施形態のスクリーニングテストの一部のフローチャート。 第２実施形態のスクリーニングテストの一部のフローチャート。

メモリセルの微細化に伴い、ワード線の一部が意図せずに細くなること（ワード線細線効果）が問題となってきている。本発明者等は、実施形態の開発の過程において、以下に述べるような知見を得た。図１は、ワード線細線効果を奏するメモリを検出するためのスクリーニングテスト中の一状態の例を示している。図２は、スクリーニングテストのフローチャートである。ここで、メモリセルアレイ１０１中において、それぞれのワード線ＷＬはワード線方向に延び、ビット線方向に複数本配置されている。また、それぞれのワード線に電圧を与えるロウデコーダ（図示せず）はその一方の側（例えば左側）に配置されている。まず、検査対象のワード線ＷＬに、その一方の側（例えば左側）において接続される特定数のメモリセルへの書き込みが検査される。すなわち、検査対象ページの左側の特定数のビット（斜線により明示）への書き込みが検査される。まず、書き込みデータがテスタからＩ／Ｏを介してＮＡＮＤ型フラッシュメモリに供給される（ステップＳ１０１）。書き込みデータは次いでメモリセルアレイ１０１中の検査対象のページに書き込まれる（ステップＳ１０２）。検査対象以外のビットには、データは書き込まれない。次に、ベリファイが行われる（ステップＳ１０３）。ベリファイでは、あるビットへのデータ書き込みが成功すると、データレジスタ１０２中のこのビットに対応するラッチ回路に、書き込み完了の旨の値が第１データとして保持される。なお、データを書き込まないラッチ回路は、もともと書き込み完了の旨の値を第１データとして保持することができる。次いで、ディテクトスキャンが行われる（ステップＳ１０４）。ステップＳ１０４において、判定回路１０３は、データレジスタ１０２を検査して書き込み完了を示す第１データの個数が、閾値以上であるかを判定する（ステップＳ１０６）。この判定がＹｅｓであれば、判定回路１０３は、検査対象のページをパスと判定し、信号Ｄｅｔｅｃｔを出力する。書き込み、ベリファイ、ディテクトスキャンが繰り返され、このループの回数はカウンタ１０６によってカウントおよび保持されている。なお、２回目以降の書き込みを「追加書き込み」と称する場合があり、前回の書き込み電圧よりも電圧値をステップアップさせて書き込みを行うことができる（再書き込み電圧印加）。ステップＳ１０６での判定がＹｅｓであれば、カウンタ１０６に保持されている値が、Ｉ／Ｏを介してテスタに出力される。テスタは受け取った値を保持する。ステップＳ１０６での判定がＮｏであれば、ステップＳ１０１から新たなループ（追加書き込み）が繰り返される。

続いて、図３に示されるように、検査対象のページのもう一方の側（例えば右側）の特定数のビット（斜線により明示）への書き込みが検査される。詳細は、左側のビットに対する検査（図２）と同じである。検査対象のページがパス判定となるのに要したループ数は、ＯＰＣカウンタ１０６からテスタに出力される。テスタは受け取った値を保持する。テスタは、左側の第１データについてのループ数と、右側の第１データについてのループ数との差を算出する。テスタは、この差が閾値を超えている場合、検査対象のワード線がワード線細線効果による不良（段切れ不良）と判定する。段切れ不良と判定されたワード線を含んだブロックは、バッドブロックに分類される。バッドブロックとの分類は、テスタがバッドブロック制御回路１０８にアドレスを指定することを通じて行われる。以上の処理が、全ワード線ＷＬに対して行われる。

図１〜図３の例による手法によって段切れ不良を効果的に判定することは可能である。すなわち、ロウデコーダに近い側と遠い側のメモリセル群の書き込み状況の差分を取得することにより、検査対象のワード線がワード線細線効果により細くなっていることを簡易に判定することができる。

しかし、図１〜図３の例では、各ワード線ＷＬに対して２回の書き込みが必要である。また、ワード線ＷＬごとの２つのループ数の出力およびそれらの出力のテスタでの処理が必要である。上記のようにメモリの容量増加に伴い、ワード線ＷＬの本数は非常に多い。このため、テストに要する時間も非常に長い。

以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

また、機能ブロックが、図のように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。

（第１実施形態）
図４は、第１実施形態に係る半導体記憶装置のブロック図である。図４に示されるように、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１０は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、データ入出力端子５、ワード線制御回路６、制御回路７、制御信号入力端子８、電圧生成回路９を含んでいる。メモリセルアレイ１は、複数のブロックを含んでいる。各ブロックは、複数のメモリセル、ワード線、ビット線等を含んでいる。ブロックは、複数のメモリセルからなる複数のページを含んでおり、詳細については後に詳述する。メモリセルアレイ１は、ビット線制御回路２、ワード線制御回路６、制御回路７、電圧生成回路９と電気的に接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルのデータを読み出し、ビット線を介してメモリセルの状態を検出する。また、ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルに書き込み（プログラム）電圧を印加してメモリセルにデータを書き込む（プログラムする）。ビット線制御回路２には、カラムデコーダ３、データバッファ４、制御回路７が電気的に接続されている。

ビット線制御回路２はセンスアンプやデータ記憶回路等（図示せず）を含んでいる。特定のデータ記憶回路がカラムデコーダ３によって選択される。選択されたデータ記憶回路に読み出されたメモリセルのデータは、データバッファ４を介してデータ入出力端子５からメモリの外部へ出力される。データ入出力端子５は、メモリ外部の装置（例えば、ホスト、メモリコントローラなど）に接続される。データ入出力端子５は、半導体記憶装置１０の動作を制御する各種コマンドＣＯＭ、アドレスＡＤＤをホストまたはメモリコントローラＨＭなどから受け取り、またデータＤＴを受け取ったり、データＤＴをホストまたはメモリコントローラＨＭなどに出力したりする。データ入出力端子５に入力された書き込みデータＤＴは、データバッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給される。コマンドＣＯＭおよびアドレスＡＤＤは、制御回路７に供給される。センスアンプは、ビット線上の電位を増幅する。

ワード線制御回路６は、制御回路７の制御に従ってメモリセルアレイ１内の特定のワード線を選択する。また、ワード線制御回路６は、読み出し、書き込み、あるいは消去に必要な電圧を電圧生成回路９から受け取る。ワード線制御回路６は、これらの電圧を、選択されたワード線に印加する。

制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、ワード線制御回路６、電圧生成回路９に電気的に接続され、これらを制御する。制御回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力されるＡＬＥ（アドレスラッチイネーブル）信号等の制御信号によって制御される。また、制御回路７は、電圧生成回路９に制御信号を出力し、電圧生成回路９を制御する。

電圧生成回路９は、制御回路７の制御に従って、書き込み、読み出し、消去等の各動作において、メモリセルアレイ１、ワード線制御回路６等に必要な電圧を与える。電圧生成回路９は、そのような種々の電圧を生成できるように構成されている。具体的には、電圧生成回路９は、例えば、データ読み出し（リード）の際に電圧ＶＲＥＡＤ、データ書き込みの際に電圧ＶＰＧＭ、ＶＰＡＳＳ、ＶＩＳＯ、データ消去の際に電圧ＶＥＲＡ等を生成する。

図５および図６は、それぞれブロックＢｌｏｃｋの例を示す回路図および断面図である。図５には、１つのブロックＢｌｏｃｋのみが描かれている。図５および図６に示されるように、ブロックＢｌｏｃｋは、ワード線方向（ＷＬ＿ｄｉｒｅｃｔｉｏｎ）に沿って並ぶ複数のメモリセル列（メモリセルユニット）ＭＵを含んでいる。メモリセル列ＭＵは、ビット線方向（ＢＬ＿ｄｉｒｅｃｔｉｏｎ）に沿って延びる。メモリセル列ＭＵは、ＮＡＮＤストリングと、選択トランジスタＳ１、Ｓ２と、から構成される。ＮＡＮＤストリングは、電流経路（ソース／ドレインＳＤ）同士が相互に直列接続されている複数個（例えば３２個）のメモリセルトランジスタＭＴからなる。選択トランジスタＳ１、Ｓ２は、ＮＡＮＤストリングの両端にそれぞれ接続される。選択トランジスタＳ２の電流経路の他端はビット線ＢＬに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続されている。

ワード線ＷＬ０〜ＷＬ３１は、ＷＬ方向に延び、同じ行に属する複数のメモリセルトランジスタＭＴに接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に沿って延び、ブロック内の全選択トランジスタＳ２に接続されている。セレクトゲート線ＳＧＳは、ＷＬ方向に沿って延び、ブロック内の全選択トランジスタＳ１に接続されている。

同じワード線ＷＬと接続されている複数のメモリセルトランジスタＭＴの集まりはページを構成する。ページごとにデータが読み出しおよび書き込みされる。１つのメモリセルが複数ビットのデータを保持可能な多値メモリセルの場合、１つのワード線に複数ページが割り当てられる。なお、データの消去はブロック単位で行われる。

メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの各交点に設けられる。メモリセルＭＴは、半導体基板内に形成されたウェル上に設けられる。メモリセルＭＴは、ウェル上に積層されたトンネル絶縁膜（図示せず）、電荷蓄積層ＦＧ（例えば、フローティングゲート電極、トラップを有する絶縁膜、または、これらの積層膜）、中間絶縁膜（図示せず）、制御電極（コントロールゲート電極）ＣＧ（ワード線ＷＬ）、ソース／ドレイン領域ＳＤを有する。メモリセルＭＴの電流経路であるソース／ドレインは、隣接するメモリセルＭＴのソース／ドレインに直列接続されている。選択トランジスタＳ１、Ｓ２は、半導体基板上に積層されたゲート絶縁膜（図示せず）、ゲート電極ＳＧＳ、ＳＧＤ、ソース／ドレイン領域ＳＤを含んでいる。

図７は、第１実施形態に係る半導体記憶装置の一部を示すブロック図である。具体的には、図７は、半導体記憶装置のうちのワード線細線効果による不良（段切れ不良）を有するメモリを検出するためのスクリーニングテストに関する部分を示している。図７に示されるように、半導体記憶装置１０は、メモリセルアレイ１、データレジスタ１１、判定回路１２、検査回路１４、バッドブロック制御回路１５を含んでいる。データレジスタ１１は、図４の例えばビット線制御回路２の一部に相当する。判定回路１２、検査回路１４、バッドブロック制御回路１５は、図４の例えば制御回路７の機能の一部に相当する。検査回路１４は、さらに、カウンタ２１、スタックレジスタ２２、スタックフラグ保持部２４、コンパレータ２５、閾値レジスタ２７、検出回路制御部２９を含んでいる。カウンタ２１、スタックレジスタ２２、スタックフラグ保持部２４、コンパレータ２５、閾値レジスタ２７は、図４の例えば制御回路７に含まれている。なお、検査回路制御部２９は半導体記憶装置１０の外部、例えばメモリテスター内に配置されていても良い。スタックフラグ保持部２４は、例えばレジスタである。また、カウンタ２１は、通常の書き込みの際の書き込み電圧の印加回数（ループ回数）をカウントおよび保持するレジスタによる実現されることが可能である。図中のバスＩ／Ｏは、図４のデータ入出力端子５およびデータバッファ４に相当する。

データレジスタ１１は、１ページの大きさのデータを保持し、１ページを構成する複数メモリセルの各々のためのデータを対応するレジスタ回路において保持する。ここで、１ページとは１回の書き込み動作、または、読み出し動作で読み出せるメモリセルを意味する。例えば、１ページは１本のワード線に接続されたメモリセルで構成される。判定回路１２は、検査対象のワード線ＷＬと接続された複数メモリセル（すなわち１ページ分のデータ）のうちの全てまたは一部に書き込まれたデータに対して、パス／フェイルの判定を行う（ディテクトスキャンと称される）。すなわち、判定回路１２は、書き込み中のページへのデータ書き込みが成功したかを判定する。具体的には、判定回路１２は、１ページ分の全ビットのうちデータ書き込みが成功したビットの数が、閾値以上であるかを判定し、この判定がＹｅｓであれば信号Ｄｅｔｅｃｔ（例えば“１”の信号Ｄｅｔｅｃｔ）を出力する。閾値は、１ページのうちの判定される全てのメモリセルの数または一部のメモリセルの数と同じ値にすることができる。判定の詳細は、以下の通りである。データレジスタ１１の中のデータを書き込まれるビットに対応するラッチ回路は、例えば“０”を保持し、書き込まれないビットに対応するラッチ回路は例えば“１”を保持する。ページへの書き込みが行われ、次いでデータレジスタ１１中の書き込みが成功したビットに対応するラッチ回路には、“１”が上書きされる。判定回路１２は、データレジスタ１１中の“１”を保持するラッチ回路の個数が閾値以上であるかを判定する。

判定回路１２は、また、データレジスタ１１中のデータのうちで信号ＳｃａｎＥｎにより指定される範囲に対して判定を行う。信号ＳｃａｎＥｎは、１ページ分の全ビット（メモリセル）、最初の連続する複数ビット、最後の連続する複数ビットのいずれかを指定する。以下の記述では、各ページ中の最初の連続する複数メモリセルおよび最後の連続する複数メモリセルをそれぞれゾーンＡおよびゾーンＢと称する。ゾーンＡおよびゾーンＢは、例えば１ページ分の複数メモリセルのうちのそれぞれ約１０％である。しかしながら、１０％とは異なる割合であってもよいし、ゾーンＡとゾーンＢの大きさが異なっていてもよい。信号ＳｃａｎＥｎは、また、ディテクトスキャンの開始を判定回路１２に指示する機能も有する。ここで、ゾーンＡ、ゾーンＢに属するメモリセルの数が数個（例えばＥＣＣで救済可能なメモリセル数近辺の数以下）であると、段切れ不良かどうかの判別が難しくなる。ゾーンＡ、ゾーンＢに属するメモリセルが段切れ不良以外の起因でパスまたはフェイルしてしまうからである。一方、ゾーンＡ、ゾーンＢに属するメモリセルの数が１ページ分の複数メモリセルの大部分を占めても、段切れ不良を検知する部分の範囲（ゾーンＡとゾーンＢの間の領域）が狭くなってしまう。よって、ゾーンＡおよびゾーンＢは、例えば１ページ分の複数メモリセルのうちのそれぞれ約１０％程度にすることが好ましい。

半導体記憶装置１０では、１回の書き込み（特定の１ページへの書き込み）の実行のために、書き込み電圧の印加が複数回行われる。カウンタ２１は、書き込みの間に書き込み電圧が何回印加されたか（ループ回数）を計数し、保持する。スタックレジスタ２２は、検査中のページについてゾーンＡおよびゾーンＢのうち一方が先にパスすると、その時点でのループ回数をカウンタ２１からコピーして保持する。スタックフラグ保持部（フラグ）２４は、初期値は０であり、スタックレジスタ２２がカウンタ２１の値を保持すると“１”に設定される。カウンタ２１はまた、１回の書き込みにおけるループ回数が上限を超えると信号ＰＣＭＡＸを出力する。ＰＣＭＡＸが出力されると、書き込みシーケンスは終了する。

コンパレータ２５は、スタックレジスタ２２中の値と、カウンタ２１中の現在のループ回数の差を算出する。すなわち、コンパレータ２５は、ゾーンＡが先にパスした場合、スタックレジスタ２２中のゾーンＡについてのパス時のループ回数と、カウンタ２１中のゾーンＢについてのパス時のループ回数の差を算出する。コンパレータ２５はまた、ループ回数差を、閾値レジスタ２７中の閾値と比較する。コンパレータ２５は、差が閾値を超えていれば、フェイルの旨の値の信号ＷＬＰａｓｓ（例えば“０”）をバッドブロック制御回路１５に出力する。一方、ループ回数差が閾値以下であれば、パスの旨の値の信号ＷＬＰａｓｓ（例えば“１”）をバッドブロック制御回路１５に出力する。閾値レジスタ２７に保持される値は、半導体記憶装置１０の外部から任意の値に設定されることが可能になっている。検査回路制御部２９は、検査回路１２の全体の動作を制御する。

信号ＷＬＰａｓｓは、バッドブロック化制御回路１５に供給される。フェイルの旨の信号ＷＬＰａｓｓが出力される際、検査回路制御部２９から、検査中の、すなわちフェイル判定のページを特定するアドレス（ワード線ＷＬのアドレス）がバッドブロック制御回路１５に供給される。供給されるアドレスは、対象のワード線ＷＬを含んだブロックのアドレスであってもよい。バッドブロック制御回路１５は、フェイルの旨の信号ＷＬＰａｓｓを受け取ると、対応するワード線ＷＬを含んだブロックをバッドブロックとして登録する。バッドブロックと登録されたブロックは半導体記憶装置１０によって使用されない。バッドブロックとしての登録は、例えば未使用ブロックテーブルに、バッドブロックを含めないことによって実現される。

次に、図８〜図１０を参照して、第１実施形態の半導体記憶装置でのスクリーニングテストについて説明する。図８、図１０は、第１実施形態に係るスクリーニングテストの間の一状態を示している。図９は、第１実施形態の半導体記憶装置のスクリーニングテスト（書き込みシーケンス）のフローチャートである。図９は、１ページついてのフローを示している。

また、スクリーニングテストは色々なテストモードから構成されている。例えば、通常の書き込み不良のスクリーニングテストをテストモード０とする。また、段切れ不良のスクリーニングテストをテストモード１とする。

まず、検査対象のページ（ワード線ＷＬ）、すなわち書き込み対象のページが、例えば半導体記憶装置１０の外部（例えば、テスタ）から指定される。次に、図８および図９に示されるように、データレジスタ１１に書き込みデータが保持される（ステップＳ１）。テストモード０の場合、制御回路７はワード線制御回路６、ビット線制御回路２、電圧生成回路６を制御し、書き込みデータを全てのメモリセルに書き込む。テストモード１の場合、制御回路７はワード線制御回路６、ビット線制御回路２、電圧生成回路６を制御し、書き込みデータをゾーンＡおよびゾーンＢの両方に同時に書き込む。ここで、「同時」とは、１つのワード線に接続されたメモリセルにおいてゾーンＡおよびゾーンＢに同時に書き込まれるという意味である。したがって、書き込みデータは、ゾーンＡおよびゾーンＢの両方において、未書き込み状態とは異なるビット（例えば“０”）を有する。データレジスタ１１中のゾーンＡおよびゾーンＢ以外のラッチ回路は、未書き込み状態のビット（例えば“１”）を保持する。書き込みデータは、半導体記憶装置１０の外部から供給されてもよいし、検査回路１４（例えば検査回路制御部２９）によって生成されてもよい。データレジスタ１１中の書き込みデータは、次いで、検査対象のページに書き込まれる（ステップＳ２）。上記のように、ゾーンＡおよびゾーンＢのデータは、１回の書き込みで書き込まれる。これは、図１〜図３の例の２回とは対照的である。

ステップＳ４において、ベリファイが行われる。すなわち、制御回路７がワード線制御回路６、ビット線制御回路２、電圧生成回路６を制御し、前回書き込み動作を行ったページのデータが読み出される。ここで、データレジスタ１１中のデータ書き込みに成功したビットに対応するラッチ回路に書き込み完了の旨の値（例えば“１”）が上書きされる。すなわち、データレジスタ１１中のデータ書き込みに成功したビットに対応するラッチ回路には書き込み完了の旨の値（例えば“１”）が保持されることになる。

次に、信号ＳｃａｎＥｎが判定回路１２に供給され、ディテクトスキャンが開始する。信号ＳｃａｎＥｎが、テストモード０を指定している場合、処理はステップＳ６に移行する。ステップＳ６は、図２のステップＳ１０４と同じである。ステップＳ６では、判定回路１２は、データレジスタ１１の全体を対象として、ディテクトスキャンを行う。すなわち、判定回路１２は、データレジスタ１１中の全てのラッチ回路のうちの“１”データを保持するものの総数を計数する。次に、判定回路１２は、検査対象のページがパスであるかフェイルであるかを判定する（ステップＳ８）。

ステップＳ６からステップＳ８に移行した場合、判定回路１２は、ステップＳ６で計数された総数が閾値以上であるかを通じて判定を行う。閾値は、例えばデータレジスタ１１中の全ラッチ回路の数と同じ（すなわち全ラッチ回路が“１”データを保持）でもよいし、それ以下であってもよい。個数が閾値以上であれば判定はパスであり、書き込みシーケンスは終了する。一方、個数が閾値未満であれば、判定はフェイルであり、処理はステップＳ２に戻る。

信号ＳｃａｎＥｎが、テストモード１を指定している場合、シーケンスはステップＳ１１に移行する。さらに、信号ＳｃａｎＥｎは、テストモード１を指定している場合、ゾーンＡまたはゾーンＢを指定することができる。図９は、まずゾーンＡが指定される例を示している。ステップＳ１１において、図８に示されるように、判定回路１２はゾーンＡについてディテクトスキャンを行う。すなわち、データレジスタ１１のゾーンＡ中の“１”データのメモリセルの個数を閾値と比較する。この閾値は、ゾーンＡに含まれる全てのメモリセルの数と同じでもよいし、それ以下であってもよい。判定がパスであれば、判定回路１２は信号Ｄｅｔｅｃｔを検査回路１４に供給する。

次いで、シーケンスはステップＳ１２に移行する。ステップＳ１２において、図１０に示されるように、判定回路１２はゾーンＢについてディテクトスキャンを行う。詳細は、ステップＳ１１と、判定対象が異なるのみで同じである。判定がパスであれば、判定回路１２は信号Ｄｅｔｅｃｔを検査回路１４に供給する。図９と異なり、ゾーンＢの判定が先に行われてもよい。

次いで、処理はステップＳ１４に移行する。ステップＳ１４において、検査回路１４（例えば検査回路制御部２９）は、ゾーンＡおよびゾーンＢの一方がパスでかつスタックフラグ２４が無効（例えば“０”）であるかを判定する。判定がＮｏであれば、これは、ゾーンＡおよびゾーンＢの一方が、以前のループでパスしていることを示す。または、判定がＮｏであることは、ゾーンＡおよびゾーンＢのいずれもがパスしていないことを示す。判定がＮｏであれば、シーケンスはステップＳ１７に移行する。ステップＳ１７において、検査回路制御部２９はゾーンＡおよびゾーンＢの両方がパスしたかを判定する。判定は、例えば検査回路制御部２９が、ゾーンＡおよびゾーンＢの各々についてのＤｅｔｅｃｔ信号の受信をラッチ回路などに保持しておくことにより行われる。判定がＹｅｓであれば、プログラムシーケンスは終了する。判定がＮｏであれば処理はステップＳ２に戻る。ステップＳ１７を経てからのステップＳ２（すなわち再書き込み電圧印加）では、ゾーンＡおよびゾーンＢのパスした方に対して追加書き込みは行われない。また、ステップＳ１７を経てからのステップＳ１１、Ｓ１２では、判定回路１２はディテクトスキャンを行わず、以前の結果を利用して単に信号Ｄｅｔｅｃｔを出力する。

一方、ステップＳ１４の判定がＹｅｓであることは、現在のループでゾーンＡおよびゾーンＢの両方が同時にパスしたか、現在のループでゾーンＡおよびゾーンＢの一方がパスし、もう一方は未だパスしていないことを示す。判定がＹｅｓであればシーケンスはステップＳ１５に移行する。ステップＳ１５において、検査回路１４は、例えば検査回路制御部２９の制御を通じて、現在のループ回数の値をカウンタ２１からスタックレジスタ２２にコピーし、スタックフラグ２４をセットする（有効にする）。次いで、シーケンスはステップＳ１７に移行する。

テストモード１では、図９の書き込みシーケンスは、図１１のフローに継続する。図１１は、第１実施形態の半導体記憶装置のスクリーニングテストの一部のフローチャートである。図１１に示されるように、ステップＳ２１において、検査回路制御部２９の制御を通じて、スタックレジスタ２２中の値と、カウンタ２１中の現在のループ回数の差を算出する。次いで、コンパレータ２５は、ループ回数差が閾値レジスタ２７に保持されている閾値以下であれば、パスの旨の値の信号ＷＬＰａｓｓ（例えば“１”）を出力する（ステップＳ２２）。一方、コンパレータ２５は、ループ回数差が閾値を超えていれば、フェイルの旨の値の信号ＷＬＰａｓｓ（例えば“０”）を出力する（ステップＳ２３）。ステップＳ２１の判定がＹｅｓであっても、信号ＰＣＭＡＸが１、すなわち書き込みがフェイルで終了してステップＳ２１に移行した場合も、フローはステップＳ２３に移行する。ここで、上記のように段切れ不良のためのスクリーニングテスト（テストモード１）を、書き込み不良のためのテスト（テストモード０）に後続させることができる。その結果、段切れ不良のスクリーニングテストの段階ではＰＣＭＡＸが“１”にならない。故に、段切れ不良のスクリーニングテストを簡略化することができる。

ステップＳ２３で出力されたフェイルの旨の値の信号ＷＬＰａｓｓは、バッドブロック制御回路１５により受け取られる。バッドブロック制御回路１５は、検査中のページを含んだブロックをバッドブロックとして登録する（バッドブロック化する）。検査中のページのアドレスは、検査回路１４が認識しており、例えば検査回路制御部２９からバッドブロック制御回路１５に供給される。バッドブロックとしての登録は、例えば、図９および図１１のフローの一環として行われてもよいし、図１１のフロー後に例えばテスタからのコマンドによって行われてもよい。

図１２〜図１４は、第１実施形態に係るスクリーニングテスト中の種々のケースを例示している。「カウンタ」の行は、ループ回数を示す。ただし、“０”が１回目のループに相当する。また、図１２〜図１４は、閾値レジスタ２７中の値は２の例に関する。

図１２は、ゾーンＡおよびゾーンＢの両方がパスし、ゾーンＡおよびゾーンＢの各々についてのパスに要したループ回数の差が閾値以下のケースである。図１２に示されるように、１回目のループでは、ゾーンＡおよびゾーンＢのいずれもパスしない。２回目のループで、ゾーンＡがパスする。結果、カウンタ２１の値（＝１）がスタックレジスタ２２に保持されるとともに、スタックフラグ２４がセットされる（“１“にされる）。続く３回目のループでゾーンＢもパスする。ゾーンＢがパスした際のカウンタ２１中の値（＝２）とゾーンＡがパスした際のカウンタ２１の値すなわちスタックレジスタ２２中の値（＝１）の差が閾値（＝２）以下である。このため、検査対象のページはパスと判定され、パスの旨の信号ＷＬＰａｓｓが出力される。

図１３は、ゾーンＡおよびゾーンＢの両方が同じループ回数でパスしたケースである。図１３に示されるように、５回目のループでゾーンＡおよびゾーンＢがパスする。ゾーンＡおよびゾーンＢがパスした際のカウンタ２１中の値（＝４）がスタックレジスタ２２に保持され、スタックフラグ２４がセットされる。また、ゾーンＡがパスした際のループ回数とゾーンＢがパスした際のループ回数との差は閾値以下である。このため、検査対象のページはパスと判定され、パスの旨の信号ＷＬＰａｓｓが出力される。

図１４は、ゾーンＡおよびゾーンＢの両方がパスしたが、ゾーンＡおよびゾーンＢの各々がパスするのに要したループ回数の差が閾値を超えるケースである。図１４に示されるように、３回目のループでゾーンＡがパスし、６回目のループでゾーンＢがパスする。このため、スタックレジスタ２２に保持されているゾーンＡがパスした際のループ回数（＝２）とゾーンＢがパスした際のループ回数（＝５）との差は、閾値を超えている。このため、検査対象のページはフェイルと判定され、フェイルの旨の信号ＷＬＰａｓｓが出力される。

なお、ゾーンＡおよびゾーンＢの一方のみがパスした場合、またはいずれもパスしない場合でも条件によっては、ステップＳ２１の条件が満たされる場合がある。例えば、最大ループ回数が４で、ゾーンＡが３回目のループでパスし、ゾーンＢがループ回数上限に達した場合が該当する。そのような場合は、ステップＳ２１の条件が満たされていても信号ＰＣＭＡＸが“１”であることを以て検査対象のページはフェイルと判定される。また、ゾーンＡおよびゾーンＢのいずれもがパスせずに最大ループ回数に達した場合も、ステップＳ２１の条件が満たされる。この場合も、信号ＰＣＭＡＸが“１”であることを以て、検査対象のページはフェイルと判定される。ここで、上記のように段切れ不良のためのスクリーニングテスト（テストモード１）を、書き込み不良のためのテスト（テストモード０）に後続させることができる。その結果、段切れ不良のスクリーニングテストの段階ではＰＣＭＡＸが“１”にならない。故に、段切れ不良のスクリーニングテストを簡略化することができる。

以上説明したように、第１実施形態に係る半導体記憶装置では、ページのゾーンＡおよびゾーンＢに同時にデータが書き込まれ、検査回路１４が、ゾーンＡがパスした際のループ回数とゾーンＢがパスした際のループ回数との差を閾値と比較する。このため、まず、ゾーンＡおよびゾーンＢごとに書き込みおよびパス／フェイル判定を行う例に比べ、テストに要する時間を大幅に短縮できる。さらに、ループ回数の差と閾値との比較は半導体記憶装置１０により行われ、装置外部に信号が出力される必要はない。このため、この点からもテストに要する時間を短縮できる。

（第２実施形態）
第２実施形態では、ロウデコーダがメモリセルアレイ１の２つの側の内のいずれにあるかが判定に考慮される。

図１５は、第２実施形態に係る半導体記憶装置の一部を示すブロック図である。具体的には、図１５は、半導体記憶装置のうちの段切れ不良を有するメモリを検出するためのスクリーニングテストに関する部分を示している。全体の構成は、第１実施形態（図４）と同じである。ワード線制御回路６の一部であるロウデコーダ(ドライバ）、または少なくともその出力部は、メモリセルアレイ１の対向する２つの側に分散される場合がある。例えばブロックごとに対応するロウデコーダが設けられ、奇数番目のブロックのためのロウデコーダはメモリセルアレイ１の一方の側に、偶数番目のブロックのためのロウデコーダはメモリセルアレイ１のもう一方の側に設けられる。図１５は、そのような例を示している。すなわち、半導体記憶装置１０は、ロウデコーダ３１Ａ、３１Ｂを含んでいる。ロウデコーダ３１Ａは、メモリセルアレイ１の対抗する２つの側の一方（図では左側）に位置し、ロウデコーダ３１Ｂは、もう一方の側（図では右側）に位置する。ロウデコーダ３１Ａ、３１Ｂは、それぞれブロック１、ブロック２中のワード線ＷＬと接続されている。図１５は、簡略化のために２つのブロックおよび２つのロウデコーダのみを示している。

段切れ不良を有するワード線ＷＬは、そのどこか途中において不良を有している。このため、典型的には、ロウデコーダから見て不良位置を超えた位置、すなわち１ページを構成する全メモリセルのうちのロウデコーダと反対側のメモリセルへの書き込み性能が悪くなっている。そこで、第２実施形態では、ゾーンＡおよびゾーンＢのうちのロウデコーダから遠い側のものについてのパス時のループ回数から近い側のものについてのパス時のループ回数を減じた差が閾値と比較される。

図１５に示されるように、検査回路１４は、位置判定フラグ保持部(位置判定フラグ）３４をさらに具備する。位置判定フラグ３４は、検査中のページがゾーンＡ側のロウデコーダ３１Ａにより駆動されていて且つディテクトスキャンＡがパスした際にスタックフラグ２４が無効である場合にセットされる。また、位置判定フラグ３４は、検査中のページがゾーンＢ側のロウデコーダ３１Ｂにより駆動されていて且つディテクトスキャンＢがパスした際にスタックフラグ２４が無効である場合にセットされる。検査中のページがロウデコーダ３１Ａ、３１Ｂのいずれによって駆動されているかは、検査中のページのアドレスから特定できる。検査中のページのアドレスは、検査回路１４（例えば検査回路制御部２９）が認識している。

図１６は、第２実施形態の半導体記憶装置のスクリーニングテストの一部のフローチャートである。図１６に示されるように、ステップＳ１１は、ステップＳ３１に継続する。ステップＳ３１において、検査回路制御部２９は、検査中のページがゾーンＡ側のロウデコーダ３１Ａにより駆動されていて、且つディテクトスキャンＡがパスしており、且つスタックフラグ２４が無効であるかを判定する。ステップＳ３１の判定がＹｅｓの場合、これはゾーンＡ（ロウデコーダ３１Ａに近い方）がゾーンＢより先にパスしたことを示し得る。そこで、検査回路制御部２９は位置判定フラグ３４をセットする（ステップＳ３２）。ステップＳ３１の判定がＮｏの場合、処理はステップＳ１２に移行する。ステップＳ１２は、ステップＳ３４に継続する。ステップＳ３４において、検査回路制御部２９は、検査中のページがゾーンＢ側のロウデコーダ３１Ｂにより駆動されていて、且つディテクトスキャンＢがパスしており、且つスタックフラグ２４が無効であるかを判定する。ステップＳ３４の判定がＹｅｓの場合、これはゾーンＢ（ロウデコーダ３１Ｂに近い方）がゾーンＡより先にパスしたことを示し得る。そこで、検査回路制御部２９は位置判定フラグ３４をセットする（ステップＳ３５）。ステップＳ３４の判定がＮｏの場合、処理はステップＳ１４に移行する。

テストモード１では、図１６のフロー（書き込みシーケンス）は、図１７フローに継続する。図１７は、第２実施形態の半導体記憶装置のスクリーニングテストの一部のフローチャートである。図１７に示されるように、ステップＳ４１においてステップＳ２１と同様に、ゾーンＡおよびゾーンＢの各々がパスした時点でのループ回数の差が閾値と比較される。また、ステップＳ４１において、検査回路制御部２９は、位置判定フラグ３４がセットされているかも判定する。位置判定フラグ３４がセットされているということは、ゾーンＡおよびゾーンＢのうちロウデコーダ３１Ａ（または３１Ｂ）に近い方が先にパスしたことを示す。そこで、ステップＳ４１において、ループ回数差が閾値を超えていて位置判定フラグ３４がセットされている場合に、検査中のページが段切れ不良を有すると正しく判定される。このような判定は、ゾーンＡおよびゾーンＢのうちのロウデコーダ３１Ａ（または３１Ｂ）に遠い方がパスした時点のループ回数から、近い方がパスした時点のループ回数の差が閾値と比較されることに相当する。そこで、ステップＳ４１において、ループ回数差が閾値を超えていて位置判定フラグ３４がセットされている場合に、検査中のページが段切れ不良を有すると正しく判定される。この結果、シーケンスはステップＳ２３に移行する。ループ回数差が閾値を超えていても位置判定フラグ３４がセットされていない場合、少なくとも段切れ不良を奏するページが検出されたとは判定されない。この場合、処理はステップＳ２２に移行する。ただし、ステップＳ２２でのパスとの判定は、少なくとも段切れ不良を有するページが特定されていないという意味でのパス判定である。

以上説明したように、第２実施形態に係る半導体記憶装置では、第１実施形態と同じく、ページのゾーンＡおよびゾーンＢに同時にデータが書き込まれ、検査回路１４がパス時のループ回数差を閾値と比較する。このため、第１実施形態と同じ利点を得られる。また、第２実施形態では、ゾーンＡおよびゾーンＢのうちのロウデコーダ３１Ａ（または３１Ｂ）に近い側が遠い側より先にパスしたことが、検査中のページが段切れ不良と判定される条件に用いられる。このため、段切れ不良を有するページをさらに正確に検出できる。

その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。

１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データバッファ、５…データ入出力端子、６…ワード線制御回路、７…制御回路、８…制御信号入力端子、９…電圧生成回路、１０…半導体記憶装置、１１…データレジスタ、１２…判定回路、１４…検査回路、１５…バッドブロック制御回路、２１…カウンタ、２２…スタックレジスタ、２４…スタックフラグ保持部、２５…コンパレータ、２７…閾値レジスタ、２９…検出回路制御部、３１Ａ、３１Ｂ…ロウデコーダ、３４…位置判定フラグ保持部。

Claims (5)

1. 複数のメモリセルと、前記複数のメモリセルを共通に接続するワード線とを有するメモリセルアレイと、
   １つの前記ワード線の第１の側の第１メモリセル群への書き込みが成功したかを判定し、１つの前記ワード線の前記第１の側と反対の第２の側の第２メモリセル群への書き込みが成功したかを判定する判定回路と、
   １つの前記ワード線への書き込みの間の書き込み電圧の印加回数を計数し、前記第１メモリセル群への書き込みおよび前記第２メモリセル群への書き込みの一方が成功した時点の前記書き込み電圧の印加回数と前記第１メモリセル群への書き込みおよび前記第２メモリセル群への書き込みの他方が成功した時点の前記書き込み電圧の印加回数との差を閾値と比較し、比較の結果を出力する、検査回路と、
   を具備することを特徴とする半導体記憶装置。
2. 前記検査回路は、
   １つの前記ワード線への書き込み電圧の印加回数を計数し、保持するカウンタと、
   前記第１メモリセル群への書き込みおよび前記第２メモリセル群への書き込みの一方が先に成功した時点の前記書き込み電圧の印加回数を保持するレジスタと、
   前記第１メモリセル群への書き込みおよび前記第２メモリセル群への書き込みの他方が成功した時点の前記書き込み電圧の印加回数と、前記レジスタ中の値との差を前記閾値と比較し、前記結果を出力するコンパレータと、
   を具備し、
   前記結果が前記差が前記閾値を超えていることを示す場合、前記閾値を超えていると判定されたワード線を含むブロックを不良ブロックとして登録する制御回路をさらに具備する、
   ことを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記ワード線は、前記第１の側または前記第２の側で、前記ワード線を駆動するためのデコーダと接続され、
   前記検査回路は、前記第１メモリセル群および前記第２メモリセル群のうちの前記デコーダから遠い方への書き込みが成功した時点での前記書き込み電圧の印加回数から前記第１メモリセル群および前記第２メモリセル群のうちの前記デコーダに近い方への書き込みが成功した時点での前記書き込み電圧の印加回数を減じた差を前記閾値と比較する、
   ことを特徴とする請求項２に記載の半導体記憶装置。
4. 制御回路をさらに具備し、
   前記制御回路は、
   前記第１メモリセル群と前記第２メモリセル群にデータを同時に書き込み、
   前記第１メモリセル群と前記第２メモリセル群のデータを同時に読み出し、
   前記判定回路は、前記読み出した結果に基づいて判定する、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. 複数のメモリセルを有し且つデータを保持するページに、１回以上の書き込み電圧の印加を繰り返してデータを、前記書き込み電圧の印加回数を計数しながら書き込むことと、
   前記ページの第１の側の第１メモリセル群への書き込みが成功したかを判定することと、
   前記ページの前記第１の側と反対の第２の側の第２メモリセル群への書き込みが成功したかを判定することと、
   前記第１メモリセル群への書き込みおよび前記第２メモリセル群への書き込みの一方が成功した時点の前記書き込み電圧の印加回数と前記第１メモリセル群への書き込みおよび前記第２メモリセル群への書き込みの他方が成功した時点の前記書き込み電圧の印加回数との差を閾値と比較し、比較の結果を出力することと、
   を具備する半導体記憶装置のテスト方法。

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