JP5196965B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に係わり、例えば、ＮＡＮＤ型フラッシュメモリに関する。

近年、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリの微細化がますます要求されている。加工の微細化に伴い、隣接するメモリセル間の間隔が狭くなると、メモリセル間の近接効果が顕著となる。近接効果は、隣接する複数のメモリセル間の容量結合等によって、メモリセルが隣接するメモリセルから受ける干渉である。例えば、メモリセルに格納されたデータがそのメモリセルに隣接するメモリセルに蓄積された電荷によって影響を受ける。隣接するメモリセル間の間隔が狭くなるほど、隣接メモリセルの電荷による影響は大きくなる。

メモリセルに格納されたデータを正しく読み出すためには、メモリセルの閾値電圧が所定の範囲内にある必要がある。通常、データ書込み直後には或るメモリセルの閾値電圧は所定の範囲内に収まっている。しかし、その後に隣接メモリセルにデータが書き込まれると、近接効果によって当該メモリセルの閾値電圧が変動する。これは、データの誤読出しの原因となる。

例えば、２ビット以上のデータを記憶することができる多値メモリセルでは、メモリセルの閾値電圧の許容範囲は非常に狭い。近接効果による隣接セル間の容量カップリングは、閾値分布を拡げてしまうので、メモリセルの閾値分布を２値メモリのそれよりもかなり狭くする必要がある。よって、従来のプログラム動作（書込み動作）では、ステップアップ電圧を小さくしなければならず、所望書き込み閾値に到達するためにステップ数が増加するため、結果、プログラム時間が長くなる（書込み速度が遅くなる）という問題が生じていた。
特開２００６−２２８３９４号公報

データ書込み時のワード線のステップアップ電圧を大きくし、プログラム時間を短縮することができる不揮発性半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、第１の方向に延伸する複数のワード線と、前記第１の方向と交差する第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線とによって構成される格子形状の交点に対応して設けられた複数のメモリセルからなる複数のセルブロックと、前記ビット線の各々に対応して設けられ、前記メモリセルに格納されたデータを検出するセンスアンプと、前記複数のビット線に接続されたビット線駆動回路と、前記複数のワード線に接続されたワード線駆動回路とを備え、
外部から受け取ったデータを前記複数のセルブロックのうち第１のセルブロックに書き込む第１の書込みシーケンスにおいて、前記ワード線駆動回路および前記ビット線駆動回路は、前記第１のセルブロックに含まれるメモリセルのうちチェッカーフラグ状に配置されたメモリセルにデータを書き込み、
前記第１のセルブロックに書き込まれたデータを前記複数のセルブロックのうち第２のセルブロックに書き込む第２の書込みシーケンスにおいて、前記ワード線駆動回路および前記ビット線駆動回路は、前記第２のセルブロックにおいて選択されたワード線に接続された全メモリセルにデータを書き込み、
前記第１のセルブロックへのデータ書き込み時のデータ検証時、または、前記第１のセルブロックからデータを読み出すとき、前記ワード線駆動回路は隣接する２本の前記ワード線に読出し電圧を同時に印加し、前記センスアンプの各々は前記２本のワード線に接続された前記メモリセルのデータを検出することを特徴とする。

本発明による不揮発性半導体記憶装置は、データ書込み時のワード線のステップアップ電圧を大きくし、プログラム時間を短縮することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリ１０（以下、単にメモリ１０という）の構成の一例を示すブロック図である。メモリ１０は、メモリセルアレイ１００、ロウデコーダ２０、ワード線駆動回路２５、カラムデコーダ３０、センスアンプ群・ビット線駆動回路４０（以下、単に、センスアンプまたはビット線駆動回路ともいう）、入出力バッファ５０、アドレスバッファ６０、電圧生成回路７０、パワーオンリセット回路８０、制御回路９０、ラッチ回路２００、外部Ｉ／Ｏパッド２１０、ＮＡＮＤコントローラ２２０を備えている。さらに、ステートマシン、コマンドインタフェース等を備えているが、図１では省略されている。

ＮＡＮＤコントローラ２２０がデータおよび制御信号（コマンド）を出力する。データおよび制御信号は、外部Ｉ／Ｏパッドを介して入出力バッファ５０に入力される。入出力バッファ５０は、データおよび制御信号をコマンドインタフェースおよびカラムデコーダ３０へ送る。ステートマシンは、データおよび制御信号に基づいて、カラムデコーダ３０およびロウデコーダ２０を制御する。ロウデコーダ２０は、制御信号をデコードし、アドレス信号に基づいて或るワード線を選択する。ワード線駆動回路２５は、選択されたワード線に電圧を与えて該ワード線を駆動する。カラムデコーダ３０は、センスアンプ群・ビット線駆動回路４０とデータバスとの間に設けられている。カラムデコーダ３０は、センスアンプまたはビット線駆動回路を選択する。カラムデコーダ３０は、選択されたセンスアンプにラッチされた読出しデータをデータバスへ転送し、あるいは、外部から受け取ったデータを選択されたビット線駆動回路へ転送する。

データ書込み時には、センスアンプ・ビット線駆動回路４０は、データを一旦ラッチし、このデータを対応するカラムのビット線を介して選択ワード線に接続されたメモリセルへ書き込む。データ読出し時には、センスアンプ・ビット線駆動回路４０は、選択ワード線に接続されたメモリセル内のデータを検出する。センスアンプ・ビット線駆動回路４０は、読み出されたデータを入出力バッファ５０、外部Ｉ／Ｏパッド２１０を介してメモリ１０の外部へ出力する。センスアンプ・ビット線駆動回路４０は、例えば、８ビットデータまたは１６ビットデータからなるページ単位でデータを書き込み、あるいは、読み出す。

アドレスバッファ６０は、外部から受け取ったアドレス情報をエンコードしてロウデコーダ２０およびカラムデコーダ３０へ送る。

電圧生成回路７０は、制御回路９０からのモード信号、電圧生成タイミング制御信号および電圧レベル設定信号を受けて、外部から供給された電源電圧ＶＣＣを用いて参照用の基準電圧Ｖｒｅｆ、あるいは、プログラム電圧Ｖｐｇｍ等の内部電圧を生成する。電圧生成回路７０は、内部電圧をロウデコーダ２０、カラムデコーダ３０、センスアンプ４０、ワード線駆動回路２５等へ供給する。

パワーオンリセット回路８０は、電源が投入されたことを検知して、制御回路９０のレジスタをリセットして初期化動作を行うための信号を出力する。パワーオンリセット回路８０は、電源投入後、電源電圧が所定の電圧レベルに達するまでの間ロウ（low）レベルであり、電源電圧が所定の電圧レベルに達するとハイレベルとなるパワーオンリセット信号を出力する。

制御回路９０は、外部から受け取ったコマンドに従って、データ読出し動作、データ書込み動作、データ消去動作等を示すモード信号を生成する。制御回路９０は、また、各モードで必要な電圧を生成するタイミングを示すタイミング制御信号、レジスタに格納されている設定電圧を示す電圧設定信号、アドレス制御信号、メモリセルへのアクセス制御信号を出力する。初期化制御回路９１は、パワーオンリセット信号を受けて、アドレスバッファ６０、ロウデコーダ２０、カラムデコーダ３０、センスアンプ・ビット線駆動回路４０、ラッチ回路２００および電圧生成回路７０を初期化する制御信号を出力する。また、ＲＯＭリード制御回路９２は、パワーオンリセット信号を受けて、ＲＯＭリード動作を開始するための制御信号を出力する。

ＲＯＭ１２０は、タイマ調整、各種電圧調整のためのトリミングデータ、電源投入後に読み出す必要のある各種データ（ヒューズデータ）、メモリセルアレイ１００に存在する不良セルを他の冗長セルに置換するための置換アドレスデータ（リダンダンシデータ）などを格納する。ＲＯＭ１２０に格納されているヒューズデータおよびリダンダンシデータは、センスアンプ群４０およびカラムデコーダ３０を介してラッチ回路２００に送られ、保持される。これは、ＲＯＭリード動作と呼ばれている。

センスアンプ・ビット線駆動回路４０は、各ビット線ＢＬに対応して設けられた複数のセンスアンプと各ビット線ＢＬに対応して設けられた複数のビット線駆動回路とを含む。各センスアンプはビット線ＢＬを介してメモリセルＭＣに格納されたデータを読み出し、ビット線駆動回路はメモリセルＭＣへデータを書き込む。各センスアンプ・ビット線駆動回路４０は、ラッチ機能を有し、読み出したデータまたは書き込むべきデータを一時的に保持することができるように構成されている。

図２は、メモリセルアレイ１００の構成の一例を示す図である。メモリセルアレイ１００は、メモリセルブロック（以下、ブロックともいう）ＢＬＯＣＫ０〜ＢＬＯＣＫｍに分割されている。この例では、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれデータ消去の最小単位である。その他、任意のメモリセル数でブロックを構成する事ができる。各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、複数のページで構成される。ページは、データ読出し／データ書込みの単位である。各ページは、ワード線に対応しており、或るロウアドレスで特定される複数のメモリセルのデータによって構成される。

図３は、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのそれぞれの構成の一例を示す図である。或るブロックＢＬＯＣＫｉ（ｉ＝０〜ｍ）は、各カラムのビット線ＢＬに対応して設けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭＣと、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳＴとで形成されている。ＮＡＮＤストリングＮＳの一端は、対応するビット線ＢＬに接続され、その他端は共通ソース線ＳＬに接続されている。例えば、ＮＡＮＤストリングＳＮｉ（ｉ＝０〜５）は、それぞれビット線ＢＬｉ（ｉ＝０〜５）に接続されている。

メモリセルＭＣのコントロールゲートは、そのメモリセルＭＣが属するページのワード線ＷＬに接続されている。例えば、ページｉ（ｉ＝０〜５）に属するメモリセルＭＣのコントロールゲートは、ワード線ＷＬｉ（ｉ＝０〜５）に接続されている。選択トランジスタＳＴのゲートは、選択ゲート線ＳＧＬ１またはＳＧＬ２に接続されている。

複数のワード線ＷＬは、第１の方向としてのロウ方向に延伸しており、複数のビット線ＢＬは、ロウ方向にほぼ直交する第２の方向としてのカラム方向に延伸している。ロウ方向およびカラム方向は便宜的に呼称されるものであるので、第１の方向をカラム方向としかつ第２の方向をロウ方向としても差し支えない。

図３に示すように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって構成される格子形状の交点に対応して設けられている。例えば、ワード線ＷＬ０〜ＷＬ５とビット線ＢＬ０〜ＢＬ５とによって構成される格子形状の交点は、６×６のマトリクス状に位置する。メモリセルＭＣは、これらの交点に対応するように６×６のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、６×６（３６個）のメモリセルＭＣから成るが、１ブロック内のメモリセルＭＣの個数は、これに限定されない。即ち、ワード線の本数およびビット線の本数は、それぞれ６および６に限定されない。

メモリセルＭＣは、フローティングゲートおよびコントロールゲートを有するｎ型ＦＥＦ（Field-Effect Transistor）で構成されている。ワード線によってコントロールゲートに電位を与え、フローティングゲートに電荷（例えば、電子）を蓄積し、あるいは、フローティングゲートから電荷を放出する。これにより、メモリセルＭＣにデータを書き込み、あるいは、メモリセルＭＣのデータを消去する。フローティングゲートに蓄積された電荷の数により、メモリセルＭＣは、バイナリデータまたは多値データを電気的に記憶することができる。

上述のように従来のＮＡＮＤ型フラッシュメモリでは、微細化に伴い近接効果の影響が顕著になってきている。このため、データ書込み時に選択ワード線に印加されるプログラム電圧Ｖｐｇｍのステップアップ電圧ΔＶｐｇｍを小さく刻む必要がある。ステップアップ電圧ΔＶｐｇｍを小さくすると、プログラム時間（書込み時間）Ｔｐｇｍが長くなる。

本実施形態によるＮＡＮＤ型フラッシュメモリは、チップの外部から書込みコマンドを受けて、第１のセルブロックに含まれるメモリセルＭＣのうちチェッカーフラグ状に配置されたメモリセルＭＣにデータを書き込む（第１の書込みシーケンス）。例えば、図３の破線円で示すメモリセルＭＣにデータが書き込まれ、それ以外のメモリセルＭＣにはデータが書き込まれない。データが書き込まれていないメモリセルＭＣは、消去状態となっている。チェッカーフラグ状に配置されたメモリセルＭＣにデータを書き込むことによって、書込み対象のメモリセルのカラム方向またはロウ方向に隣接するメモリセルにはデータが書き込まれない。これにより、隣接メモリセルによる近接効果の影響を低減させることができる。近接効果の影響を低減させることができるので、ステップアップ電圧ΔＶｐｇｍ１を従来よりも大きくすることができ、プログラム時間（書込み時間）が速くなる。

次に、第１のセルブロックに書き込まれたデータを、第１のセルブロックとは異なる第２のセルブロックにブロックコピーする(第２の書込みシーケンス)。このとき、センスアンプは、第１のセルブロックにおいてチェッカーフラグ状に配置されたメモリセルに書き込まれたデータを読み出す。ワード線駆動回路およびビット線駆動回路は、この読み出されたデータを、第２のセルブロックにおいて選択ワード線に接続された全メモリセルに書き込む。

ここで、第１のセルブロックからデータを読み出すときに、ワード線駆動回路２５は、隣接する２本のワード線ＷＬに同時に読出し電圧を印加する。センスアンプの各々は、選択された２本のワード線ＷＬに接続されたメモリセルＭＣのデータを検出する。第１のセルブロックでは、データは、チェッカーフラグ状に配置されたメモリセルにのみ格納されている。即ち、図３に示すように、１本のワード線ＷＬに着目すれば、データは、１つ置きのメモリセルに間欠的に格納されている。また、隣接する２本のワード線ＷＬに着目すれば、データは、ビット線ＢＬおよびワード線ＷＬによって構成される格子形状の対角方向に隣接するメモリセルに格納されている。従って、隣接する２本のワード線ＷＬを同時に選択することによって、データは各カラムのビット線ＢＬに読み出される。センスアンプは、各カラムのビット線ＢＬに対応して設けられているので、２本のワード線ＷＬを同時に駆動させることによって各ビット線に伝播するデータを検出することができる。

例えば、ワード線ＷＬ０、ＷＬ１を同時に選択した場合、ビット線ＢＬ１、ＢＬ３、ＢＬ５には、ワード線ＷＬ０に接続されたメモリセルのデータが伝播する。ビット線ＢＬ０、ＢＬ２、ＢＬ４には、ワード線ＷＬ１に接続されたメモリセルのデータが伝播する。従って、各センスアンプは、隣接する２本のワード線ＷＬ０およびＷＬ１に接続されたメモリセルのデータを同時に検出することができる。このように、２本のワード線ＷＬを同時に駆動することによって、読出し動作が速くなる。

この読出し動作は、第１のセルブロックから第２のセルブロックへデータをブロックコピーするときに用いられるだけでなく、書込み動作において、後述のように第１のセルブロックにデータが書き込まれた後の検証動作にも用いることができる。これにより、検証動作も速くなる。さらに、検証動作での読出し方式を通常動作での読出し方式と同じにすることによって、データ検証を正確に実行することができる。

第２のセルブロックでは、全メモリセルを対象にデータを書き込むことができる。第１のセルブロックにおいて隣接する２本のワード線ＷＬに接続されたメモリセルから読み出されたデータは、第２のセルブロックの１本のワード線ＷＬに接続された全メモリセルに書き込むことができる。即ち、第２のセルブロック内の全データ容量は、第１のセルブロックのそれの２倍に相当する。従って、２つの第１のセルブロックのデータを１つの第２のセルブロックへコピーすることによって、データを２分の１に圧縮コピーすることができる。

第２のセルブロックへの書込みは、全メモリセルを対象としているため、近接効果の影響を考慮する必要がある。従って、第２の書込みシーケンスにおけるステップアップ電圧ΔＶｐｇｍ２は、従来と同程度の大きさにする。この場合、プログラム時間（書込み時間）は従来の方式と比べて速くならない。しかし、第１のセルブロックから第２のセルブロックへのブロックコピーは、例えば、或る書込み動作と次の書込み動作との間の待機時間（空き時間またはバックグラウンド）で実行することができる。このブロックコピーの命令は、図１に示すＮＡＮＤコントローラ２２０によって所望のタイミング（例えば、待機開始時）にメモリ１０へ発せられる。従って、本実施形態によるメモリ１０は、第２の書込みシーケンスをユーザに意識させること無く実行することができる。即ち、高速書込み可能な第１の書込みシーケンスのみがユーザに認識されるので、ユーザには全体として書込み速度は従来よりも速くなったものと感じられる。また、ブロックコピー先の第２のセルブロックは、全メモリセルが書込み許可されているので、本実施形態によるメモリ１０の記憶容量は、従来のメモリの記憶容量からほとんど低下しない。ブロックコピーの実行後、開放された第１のセルブロックは、高速書込み可能なセルブロックとして再度利用することができる。

図４は、第１のセルブロックへのデータ書込み動作および書き込まれたデータの検証動作を示すフロー図である（第１の書込みシーケンス）。第１のセルブロックの検証動作は、ビット線駆動回路がチェッカーフラグ状に配置されたメモリセルＭＣにデータ“１”を書き込み、センスアンプがこのデータ“１”を読み出すことによって実行される。まず、或るアドレスのワード線ＷＬｎを選択する（Ｓ５）。選択ワード線ＷＬｎに接続されたメモリセルＭＣに書き込むためのデータをメモリ１０の外部からロードする（Ｓ１０）。このとき、検証用データは全て論理値“１”である。

次に、第１のセルブロックへデータ“１”を書き込む（Ｓ２０）。このとき、ワード線駆動回路およびビット線駆動回路は、隣接する２本のワード線ＷＬｎ、ＷＬｎ＋１の一方を選択する。ビット線駆動回路は、１本の選択ワード線ＷＬｎに接続された複数のメモリセルへ１つ置きにデータを書き込む。ワード線ＷＬｎに接続された複数のメモリセルのうち、書込み可能なメモリセル以外のメモリセルは、アクセス禁止状態となっている。書込み動作は、例えば、ＱＰＷ（Quick Pass Write）を用いて実行される。

続いて、第１のセルブロック内のデータを検証するために、センスアンプがデータを読み出す（Ｓ３０）。このとき、上述の通り、ワード線駆動回路２５は隣接する２本のワード線ＷＬｎ、ＷＬｎ＋１の両方を同時に選択する。ワード線ＷＬｎに接続されたメモリセルにはデータが格納されているが、ワード線ＷＬｎ＋１に接続されたメモリセルにはデータが格納されていない。従って、ワード線ＷＬｎのみに接続されたメモリセルのデータが検証される。

尚、データの書込みが実行されていないワード線ＷＬｎ＋１については、検証のための読出し動作は本来不要である。しかし、通常動作において読出し動作は、２本のワード線ＷＬｎ、ＷＬｎ＋１が同時に駆動される。検証の正確さを確保するために、検証動作の環境を通常動作の環境と同じにすることが好ましい。

検証すべきデータが全て“１”でない場合、プログラム電圧ＶｐｇｍをΔＶｐｇｍ１だけステップアップさせる（Ｓ５０）。その後、ステップＳ２０〜Ｓ５０を繰り返す。つまり、選択ワード線ＷＬｎに印加されるプログラム電圧ＶｐｇｍをΔＶｐｇｍ１ずつステップアップさせながら、データ“１”の書込みおよび検証のための読出しを繰り返し実行する。

読み出されたデータが全て“１”になった場合、次のアドレスに対応するワード線ＷＬｎ＋１を選択する（Ｓ６０）。即ち、ワード線駆動回路およびビット線駆動回路は、隣接する２本のワード線ＷＬｎ、ＷＬｎ＋１の他方を選択する。さらに、ステップＳ１０〜Ｓ６０を繰り返す。ステップＳ３０において、隣接する２本のワード線ＷＬｎおよびＷＬｎ＋１が選択されるので、センスアンプは、隣接する２本のワード線ＷＬｎ、ＷＬｎ＋１の両方に接続されたメモリセルからデータを読出す。これにより、ワード線ＷＬｎおよびＷＬｎ＋１の両方に書き込まれたデータを検証することができる。

その後、ワード線ＷＬｎ＋２に接続されたメモリセルにデータを書き込み、ワード線ＷＬｎ＋２、ＷＬｎ＋３を選択してデータを検証する。さらに、ワード線ＷＬｎ＋３に接続されたメモリセルにデータを書き込み、ワード線ＷＬｎ＋２、ＷＬｎ＋３を選択してデータを検証する。このような動作を繰り返し、書込み対象の全ワード線ＷＬを選択し終えた場合、第１のセルブロックのチェッカーフラグ状に配置されたメモリセルＭＣの検証が完了する。

図５は、第２のセルブロックへのデータ書込み動作および書き込まれたデータの検証動作を示すフロー図である（第２の書込みシーケンス）。第２のセルブロックの検証動作は、ビット線駆動回路が全メモリセルＭＣにデータ“１”を書き込み、センスアンプがこのデータ“１”を読み出すことによって実行される。まず、或るアドレスのワード線ＷＬｎを選択する（Ｓ６）。選択ワード線ＷＬｎに接続されたメモリセルＭＣに書き込むためのデータをロードする（Ｓ１１）。このとき、ロードされるデータは、第１のセルブロックで読み出されたデータである。第１のセルブロックでは、データ読出し時に、隣接する２本のワード線が同時に選択される。第１のセルブロックの２本のワード線を選択することによって読み出されたデータは、第２のセルブロックにおける１本のワード線に接続されたメモリセルに格納することができる。従って、以下のように第２のセルブロックでは、従来のように、ワード線ごとに書込み動作および検証動作が実行される。

第２のセルブロックへデータ“１”を書き込む（Ｓ２１）。このとき、ワード線駆動回路およびビット線駆動回路は、ワード線ＷＬｎを選択する。ビット線駆動回路は、１本の選択ワード線ＷＬｎに接続された全メモリセルへデータを書き込む。書込み動作は、例えば、ＱＰＷを用いて実行される。

続いて、第２のセルブロック内のデータを検証するために、センスアンプがデータを読み出す（Ｓ３１）。このとき、ワード線駆動回路２５はワード線ＷＬｎのみを選択する。これにより、ワード線ＷＬｎに接続された全メモリセルのデータが検証される。

検証すべきデータが全て“１”でない場合、プログラム電圧ＶｐｇｍをΔＶｐｇｍ２だけステップアップさせる（Ｓ５１）。その後、ステップＳ２１〜Ｓ５１を繰り返す。つまり、選択ワード線ＷＬｎに印加されるプログラム電圧ＶｐｇｍをΔＶｐｇｍ２ずつステップアップさせながら、データ“１”の書込みおよび検証のための読出しを繰り返し実行する。

読み出されたデータが全て“１”になった場合、次のアドレスに対応するワード線ＷＬｎ＋１を選択する（Ｓ６１）。さらに、ステップＳ１１〜Ｓ６１を繰り返す。

その後、ワード線ＷＬｎ＋２に接続されたメモリセルにデータを書き込み、ワード線ＷＬｎ＋２を選択してデータを検証する。さらに、ワード線ＷＬｎ＋３に接続されたメモリセルにデータを書き込み、ワード線ＷＬｎ＋３を選択してデータを検証する。このような動作を繰り返し、書込み対象の全ワード線ＷＬを選択し終えた場合、第２のセルブロックに含まれるメモリセルＭＣの検証が完了する。

本実施形態によれば、第２のセルブロックに書き込まれるデータが第１のセルブロックから読み出されるとき、第１のセルブロックにおいて隣接する２本のワード線が同時に選択される。よって、第１のセルブロックから第２のセルブロックへのブロックコピーが速く実行され得る。

本実施形態によれば、第１の書込みシーケンスの検証動作において、通常の読出し動作と同様に、ワード線駆動回路は、隣接する２本のワード線を同時に選択する。即ち、第１の書込みシーケンスの検証動作の環境と通常の読出し動作の環境とが等しいため、検証の正確性が保たれる。

本実施形態において、第１の書込みシーケンスにおける第１のステップアップ電圧ΔＶｐｇｍ１は、第２の書込みシーケンスにおける第２のステップアップ電圧ΔＶｐｇｍ２よりも大きい。第１のセルブロックでは、チェッカーフラグ状に配置されたメモリセルのみが書込み対象となっているので、近接効果による影響を考慮する必要はほとんどない。従って、第１の書込みシーケンスにおける第１のステップアップ電圧ΔＶｐｇｍ１は、大きくてよい。これにより、プログラム時間（書込み時間）が短くなる。

一方、図６（Ａ）に示すように、多値データのプログラム後にメモリセルの閾値分布が広くなる場合がある。この場合、読出し時に選択ワード線ＷＬに印加される第１の読出し電圧Ｖｒｅａｄ１は後述の第３の読出し電圧Ｖｒｅａｄ３よりも高くする必要がある。一般に読出し電圧を高くすると、選択ワード線に接続された非選択メモリセルへのディスターブが懸念される。しかし、第１のセルブロックに格納されたデータは、ブロックコピーによって第２のセルブロックに格納される。その後、データは、第２のセルブロックから読み出される。このため、第１のセルブロックに対するデータ読出し動作は、検証動作での読出しおよびブロックコピーでの読出しを含めて数回程度である。従って、選択ワード線に接続された非選択メモリセルへのディスターブは問題とならない。

第２のセルブロックでは、全メモリセルが書込み対象となっているので、近接効果による影響を考慮する必要がある。従って、第２の書込みシーケンスにおける第２のステップアップ電圧ΔＶｐｇｍ２は、従来の書込み動作と同様に比較的小さくする必要がある。これにより、図６（Ｂ）に示すように、多値データのプログラム後にメモリセルの閾値分布を狭くすることができる。メモリセルの閾値分布が狭いと、読出し時に選択ワード線ＷＬに印加される第３の読出し電圧Ｖｒｅａｄ３を第１のセルブロックにおける第１の読出し電圧Ｖｒｅａｄ１よりも低くすることができる。一般に読出し電圧が低いと、選択ワード線に接続された非選択メモリセルへのディスターブが小さい。従って、第２のセルブロックは、多数回の読出し動作に適している。一方、ステップアップ電圧が小さいことは、従来のように書込み動作に時間がかかることを意味する。しかし、上述のように、第１のセルブロックから第２のセルブロックへのブロックコピーは待機時間等で実行することができるので、第２の書込みシーケンスにおける書込み時間が長いことは問題とならない。

このように、本実施形態によれば、第１のステップアップ電圧ΔＶｐｇｍ１を大きくし、第１のセルブロックに対するプログラム時間を短縮することができる。待機時間に第１のセルブロックのデータを第２のセルブロックへコピーするので、ユーザは、第２のセルブロックへのプログラム時間を意識する必要がない。第２のセルブロックにコピーされたデータには、従来と同程度の消去回数（あるいは書込み回数）が許容される。

本実施形態において、第１のセルブロックからデータを読み出すとき、非選択のワード線に印加される第２の読出し電圧Ｖｒｅａｄ２は、選択ワード線に印加される第１の読出し電圧Ｖｒｅａｄ１よりも高いことが好ましい。これにより、セルストリング内の非選択メモリセルの抵抗が低くなり、読出し時のバックパターンノイズが小さくなる。その結果、センスアンプは、選択メモリセルのデータを高速に検出することができる。例えば、第１のセルブロックでは、アクセス禁止となっているメモリセルは、消去状態となっている。この場合、隣接メモリセルの近接効果により、アクセス禁止となっているメモリセルの閾値電圧が上昇してしまうおそれがある。これは、読出し時におけるセルストリングの抵抗値を上昇させ、バックパターンノイズの増大の原因となる。そこで、非選択のワード線に印加される第２の読出し電圧を高める。これにより、読出し時におけるセルストリングの抵抗値の上昇を抑制し、読み出し動作を高速に維持することができる。

同様に、第２のセルブロックからデータを読み出すとき、非選択のワード線に印加される第４の読出し電圧Ｖｒｅａｄ４は、選択ワード線に印加される第３の読出し電圧Ｖｒｅａｄ３よりも高いことが好ましい。これにより、セルストリング内の非選択メモリセルの抵抗が低くなり、センスアンプは、選択メモリセルのデータを高速に検出することができる。即ち、Ｖｒｅａｄ１＜Ｖｒｅａｄ２、Ｖｒｅａｄ３＜Ｖｒｅａｄ４、Ｖｒｅａｄ１＞Ｖｒｅａｄ３を満たすことが好ましい。

大容量のデータを格納するために、メモリセルＭＣは、多値データを格納することが好ましい。多値メモリについては、後述する。

（第２の実施形態）
図７は、第２の実施形態による第１のセルブロックへのデータ書込み動作および書き込まれたデータの検証動作を示すフロー図である（第１の書込みシーケンスの変形例）。第２の実施形態は、第１の書込みシーケンスが第１の実施形態のそれと異なる。

まず、或るアドレスのワード線ＷＬｎを選択する（Ｓ７）。選択ワード線ＷＬｎ、ＷＬｎ＋１に接続されたメモリセルＭＣに書き込むためのデータをメモリ１０の外部からロードする（Ｓ１２）。次に、第１のセルブロックへデータ“１”を書き込む（Ｓ２２、Ｓ２４）。このとき、ワード線駆動回路およびビット線駆動回路は、隣接する２本のワード線ＷＬｎ、ＷＬｎ＋１を連続的に選択する。ビット線駆動回路は、まず、ワード線ＷＬｎに接続されたメモリセルへデータを書き込み、続いて、ワード線ＷＬｎ＋１に接続されたメモリセルへデータを書き込む。これにより、ビット線駆動回路は、選択ワード線ＷＬｎおよびＷＬｎ＋１に接続された複数のメモリセルへチェッカーフラグ状にデータを書き込む。ワード線ＷＬｎおよびＷＬｎ＋１に接続された複数のメモリセルのうち、書込み可能なメモリセル以外のメモリセルは、アクセス禁止状態となっている。

続いて、第１のセルブロック内のデータを検証するために、センスアンプがデータを読み出す（Ｓ３２）。このとき、ステップＳ３０と同様に、ワード線駆動回路２５は隣接する２本のワード線ＷＬｎ、ＷＬｎ＋１の両方を同時に選択する。このとき、ワード線ＷＬｎおよびＷＬｎ＋１の両方に接続されたメモリセルにデータが格納されている。従って、ワード線ＷＬｎおよびＷＬｎ＋１の両方に接続されたメモリセルのデータが検証される。

検証すべきデータに “１”でないデータが含まれている場合、プログラム電圧ＶｐｇｍをΔＶｐｇｍ１だけステップアップさせる（Ｓ５２）。その後、ステップＳ２２〜Ｓ５２を繰り返す。つまり、選択ワード線ＷＬｎに印加されるプログラム電圧ＶｐｇｍをΔＶｐｇｍ１ずつステップアップさせながら、データ“１”の書込みおよび検証のための読出しを繰り返し実行する。

読み出されたデータが全て“１”になった場合、次のアドレスに対応するワード線ＷＬｎ＋２、ＷＬｎ＋３を選択する（Ｓ６２）。さらに、ステップＳ１２〜Ｓ６２を繰り返す。即ち、ワード線駆動回路およびビット線駆動回路は、隣接する２本のワード線ワード線ＷＬｎ＋２、ＷＬｎ＋３に連続的にデータを書き込む。ステップＳ３２において、隣接する２本のワード線ＷＬｎ＋２およびＷＬｎ＋３が選択されるので、センスアンプは、隣接する２本のワード線ＷＬｎ＋２およびＷＬｎ＋３の両方に接続されたメモリセルからデータを読出す。これにより、ワード線ＷＬｎ＋２およびＷＬｎ＋３の両方に書き込まれたデータを検証することができる。このような動作を繰り返し、書込み対象の全ワード線ＷＬを選択し終えた場合、第１のセルブロックのチェッカーフラグ状に配置されたメモリセルＭＣの検証が完了する。

第２の実施形態によれば、隣接する２本のワード線に連続的にデータを書き込んだ後に、検証のためにデータ読出しを行っている。従って、第２の実施形態の第１の書込みシーケンスは、第１の実施形態よりも検証動作の実行数が少ないので、第１の実施形態の第１の書込みシーケンスよりも短時間で完了する。第２の実施形態によるメモリセルＭＣは、第１の実施形態と同様に多値データを格納してよい。第２の実施形態のその他の構成および動作は、第１の実施形態の構成および動作と同様でよい。これにより、第２の実施形態は、第１の実施形態の効果をも得ることができる。

（第３の実施形態）
図８（Ａ）は、本発明に係る第３の実施形態に従い多値データを第１のセルブロックへ書き込む方式を示す概念図である。図８（Ｂ）は、データ書込み方式の比較例を示す。メモリ１０は、検証動作後、例えば、ＬＭ（Lower Middle）方式を用いて４値データ（２ビットデータ）を第１のセルブロックへ書き込む。

以下、ＬＭ方式について説明する。例えば、メモリセルＭＣは、４値データ（１１、１０、０１、００）のいずれかを記憶する。４値データのうち下位ビットは、Ｌｏｗｅｒ Ｐａｇｅデータとして、上位ビットは、Ｕｐｐｅｒ Ｐａｇｅデータとして各メモリセルＭＣに格納される。図８（Ａ）および図８（Ｂ）では、Ｌｏｗｅｒ Ｐａｇｅデータの書込み順番が下半円内に示され、Ｕｐｐｅｒ Ｐａｇｅデータの書込み順番が上半円内に示されている。

ＬＭ方式では、４値データの書込みは、Ｌｏｗｅｒ Ｐａｇｅ書込みおよびＵｐｐｅｒ Ｐａｇｅ書込みの２回の動作で実行される。Ｌｏｗｅｒ Ｐａｇｅ書込みは、Ｌｏｗｅｒ Ｐａｇｅデータを決定する。これにより、メモリセルＭＣのデータ状態は、（１１）、あるいは、（１０）のいずれかに振り分けられる。Ｕｐｐｅｒ Ｐａｇｅ書込みは、Ｕｐｐｅｒ Ｐａｇｅデータを決定する。これにより、メモリセルＭＣのデータ状態（１１）は、データ（１１）または（０１）に振り分けられ、データ状態（１０）は、（１０）または（００）に振り分けられる。

Ｌｏｗｅｒ Ｐａｇｅ書込みにおいて、Ｌｏｗｅｒ Ｐａｇｅデータを１のままとする場合、ビット線をハイレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子が蓄積されないようにする。これにより、メモリセルＭＣは、データ（１１）（消去状態）を維持する。一方、Ｌｏｗｅｒ Ｐａｇｅデータに０を書き込む場合、ビット線をロウレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子を蓄積する。これにより、Ｌｏｗｅｒ Ｐａｇｅデータに０が書き込まれ、メモリセルはデータ（１０）を格納する。

Ｕｐｐｅｒ Ｐａｇｅ書込みにおいて、Ｕｐｐｅｒ Ｐａｇｅデータを１のままとする場合、ビット線をハイレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子が蓄積されないようにする。これにより、データ（１１）を有するメモリセルＭＣは、データ（１１）を維持し、データ（１０）を有するメモリセルＭＣは、データ（１０）を維持する。一方、Ｕｐｐｅｒ Ｐａｇｅデータに０を書き込む場合、ビット線をロウレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子を蓄積する。データ（１１）を有するメモリセルＭＣのＵｐｐｅｒ Ｐａｇｅに０を書き込むと、メモリセルＭＣのデータは（０１）になる。データ（１０）のメモリセルＭＣのＵｐｐｅｒ Ｐａｇｅに０を書き込むと、メモリセルＭＣ内のデータは（００）になる。このとき、選択ワード線の電圧を、Ｌｏｗｅｒ Ｐａｇｅ書込みにおける選択ワード線の電圧よりも高くする。あるいは、ビット線の電位を、Ｌｏｗｅｒ Ｐａｇｅ書込みにおけるビット線の電圧よりも低くする。これにより、Ｕｐｐｅｒ Ｐａｇｅの０書込みにおいてフローティングゲートに蓄積される電子量は、Ｌｏｗｅｒ Ｐａｇｅの０書込におけるそれよりも多くなる。よって、データ（０１）を有するメモリセルＭＣの閾値電圧は、データ（１０）を有するメモリセルＭＣの閾値電圧よりも高くなり、データ（１０）とデータ（０１）とを区別することができる。このように、メモリセルＭＣは、閾値電圧によって４つの状態になり得る。

第３の実施形態による書込み方式は、図８（Ａ）に示すように、アクセス禁止状態となっているメモリセルＭＣｅ（消去状態（１１）である）のカラム方向またはロウ方向に隣接する各メモリセルに対して、同一メモリセルのＬｏｗｅｒ ＰａｇｅとＵｐｐｅｒ Ｐａｇｅとを連続して書き込まないようにする。例えば、図８（Ａ）に示すワード線ＷＬ０〜ＷＬ２に接続された複数のメモリセルのそれぞれのＬｏｗｅｒ Ｐａｇｅに連続してデータを書き込んだ後、ワード線ＷＬ３に接続されたメモリセルのＬｏｗｅｒ Ｐａｇｅの書込みを行う。その後、ワード線ＷＬ０、ＷＬ１のＵｐｐｅｒ Ｐａｇｅ、ワード線ＷＬ４，ＷＬ５のＬｏｗｅｒ Ｐａｇｅ、ワード線ＷＬ２，ＷＬ３のＵｐｐｅｒ Ｐａｇｅ、ワード線ＷＬ６、ＷＬ７（図示せず）のＬｏｗｅｒ Ｐａｇｅ、ワード線ＷＬ４、ＷＬ５のＵｐｐｅｒ Ｐａｇｅ、・・・ワード線ＷＬｎ、ＷＬｎ＋１のＬｏｗｅｒ Ｐａｇｅ、ワード線ＷＬｎ−２、ＷＬｎ−１のＵｐｐｅｒ Ｐａｇｅ、ワード線ＷＬｎ＋２、ＷＬｎ＋３のＬｏｗｅｒ Ｐａｇｅ、ワード線ＷＬｎ、ＷＬｎ＋１のＵｐｐｅｒ Ｐａｇｅのように書込み動作が実行される。これにより、例えば、メモリセルＭＣｅに隣接するそれぞれのメモリセルＭＣ０〜ＭＣ３では、同一メモリセル内においてＬｏｗｅｒ Ｐａｇｅの書込みおよびＵｐｐｅｒ Ｐａｇｅの書込みは、不連続である。つまり、データは、或るワード線が選択されている状態において、同一メモリセルのＬｏｗｅｒ ＰａｇｅおよびＵｐｐｅｒ Ｐａｇｅに連続して書き込まれていない。

通常、第１のメモリセルにデータが書き込まれた場合、それに隣接する第２のメモリセルの閾値電圧は、第１のメモリセルとの容量カップリングにより変動する。従って、メモリセルＭＣ０〜ＭＣ４の全てにデータが書き込まれると、メモリセルＭＣｅの閾値電圧は変動する。

もし、図８（Ｂ）のように、ワード線ＷＬごとに同一メモリセルに対してＬｏｗｅｒ ＰａｇｅおよびＵｐｐｅｒ Ｐａｇｅを連続して書き込むと、消去メモリセルＭＣｅの閾値電圧の変動がほとんど考慮されない場合が生じる。例えば、メモリセルＭＣ０では、Ｌｏｗｅｒ ＰａｇｅおよびＵｐｐｅｒ Ｐａｇｅが連続して書き込まれ、その後、ＭＣ１〜ＭＣ３の書込みが実行されている。よって、メモリセルＭＣ０では、ＭＣ１〜ＭＣ３の書込みによる消去メモリセルＭＣｅの閾値電圧の変動がほとんど加味されない。この場合、メモリセルＭＣ０のデータが誤検出されるおそれがある。

一方、第３の実施形態によれば、図８（Ａ）に示すように、同一ワード線においてＬｏｗｅｒ ＰａｇｅおよびＵｐｐｅｒ Ｐａｇｅが連続して書き込まれていないので、メモリセルＭＣ０では、ＭＣ１〜ＭＣ３の書込みによる消去メモリセルＭＣｅの閾値電圧の変動が或る程度加味される。より詳細には、ＭＣ０のＵｐｐｅｒ Ｐａｇｅの書込みは、ＭＣ１〜ＭＣ３のＬｏｗｅｒ Ｐａｇｅの書込み後であるので、ＭＣ０のＵｐｐｅｒ Ｐａｇｅは、消去メモリセルＭＣｅのその分の閾値電圧の変動が加味された状態で書き込まれる。よって、第３の実施形態による書込み方式は、データの誤検出の可能性を低くすることができる。

以上の実施形態において、第１のセルブロックと第２のセルブロックとは、図１のＲＯＭ１２０に格納されたブロックごとのフラグで区別することができる。このフラグを変更することによって、第１のセルブロックを第２のセルブロックに変更し、逆に第２のセルブロックを第１のセルブロックに変更することができる。また、第１のセルブロックの寿命を長期化させるために、アクセスが許可されたメモリセルとアクセスが禁止されていたメモリセルとを交代可能としてよい。例えば、当初、図３に示す破線円で示したメモリセルをアクセス許可セルとして使用し、消去回数（あるいは書込み回数）が所定値に達した場合に、破線円で示したメモリセル以外のメモリセルをアクセス許可セルとして代替的に使用してよい。

（上記実施形態の変形例）
第１のセルブロックでは、チェッカーフラグ状に配置されたメモリセルのみにデータが格納された。しかし、ロウ方向およびカラム方向に隣接するメモリセル間において、近接効果をほとんど考慮する必要が無い場合、第１のセルブロックの全メモリセルを書込み対象としてもよい。この場合、読出し時に２本のワード線ＷＬを同時に選択することはできないため、高速読出しの効果は得られない。しかし、外部から受け取ったデータを第１のセルブロックに書き込む第１の書込みシーケンス、および、第１のセルブロックに書き込まれたデータを第２のセルブロックに書き込む第２の書込みシーケンスはともに実行され得る。このため、第１の書込みシーケンスにおいて比較的大きなステップアップ電圧ΔＶｐｇｍ１でデータを第１のセルブロックに書き込み、待機状態（バックグラウンド）において、第１のセルブロックから第２のセルブロックへ第２のステップアップ電圧ΔＶｐｇｍ２でブロックコピーすることができる。他の実施形態と同様に、第１のステップアップ電圧ΔＶｐｇｍ１は、第２のステップアップ電圧ΔＶｐｇｍ２より大きい。これによって、本変形例は、第１の書込みシーケンスにおける高速書込みの効果を得ることができる。また、第２の書込みシーケンスにおいて、メモリセルＭＣの閾値分布を狭くし、読出し時に選択ワード線に印加される読出し電圧Ｖｒｅａｄを低くすることができる。これは、第２のセルブロックの消去回数（書込み回数）を維持することができる。

本実施形態は、記憶素子が格子状に配列されたメモリ素子全般に対して有効に適用することができる。一般に、メモリデバイスは、大容量化への要求に応えるため、メモリ素子自体の微細化とメモリ素子間隔を狭めていく微細化とが行われている。その際に、隣接間メモリセルの近接効果による悪影響は必ず問題になる。その場合に、格子形状の対角方向に隣接するセル間の距離は、カラム方向あるいはロウ方向に隣接するセル間の距離より大きいので、チェッカーフラグ状にデータを記憶すれば、近接効果を見かけ上小さくすることができる。したがって、本実施形態は、上記に述べたＮＡＮＤ型フラッシュメモリのほか、メモリセルが格子状に配列されるメモリデバイス全般に有効に適用することができる。例えば、本実施形態は、抵抗変化型メモリ等に適用することができる。勿論、不揮発性メモリに限らず、ＤＲＡＭ等の揮発性メモリにも適用できる。

本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリ１０の構成の一例を示すブロック図。 メモリセルアレイ１００の構成の一例を示す図。 ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのそれぞれの構成の一例を示す図。 第１のセルブロックへのデータ書込み動作および書き込まれたデータの検証動作を示すフロー図。 第２のセルブロックへのデータ書込み動作および書き込まれたデータの検証動作を示すフロー図。 多値データのメモリセルの閾値電圧分布を示すグラフ。 第２の実施形態による第１のセルブロックへのデータ書込み動作および書き込まれたデータの検証動作を示すフロー図。 本発明に係る第３の実施形態に従い多値データを第１のセルブロックへ書き込む方式を示す概念図、および、データ書込み方式の比較例を示す図。

符号の説明

ＷＬ…ワード線
ＢＬ…ビット線
ＭＣ…メモリセル
ΔＶｐｇｍ１、ΔＶｐｇｍ２…プログラム時のワード線電圧
Ｖｒｅａｄ１〜Ｖｒｅａｄ４…読出し時のワード線電圧
１００…メモリセルアレイ
１０…メモリ
２０…ロウデコーダ
２５…ワード線駆動回路
３０…カラムデコーダ
４０…センスアンプ群・ビット線駆動回路

Claims (5)

1. 第１の方向に延伸する複数のワード線と、
   前記第１の方向と交差する第２の方向に延伸する複数のビット線と、
   前記ワード線と前記ビット線とによって構成される格子形状の交点に対応して設けられた複数のメモリセルからなる複数のセルブロックと、
   前記ビット線の各々に対応して設けられ、前記メモリセルに格納されたデータを検出するセンスアンプと、
   前記複数のビット線に接続されたビット線駆動回路と、
   前記複数のワード線に接続されたワード線駆動回路とを備え、
   外部から受け取ったデータを前記複数のセルブロックのうち第１のセルブロックに書き込む第１の書込みシーケンスにおいて、前記ワード線駆動回路および前記ビット線駆動回路は、前記第１のセルブロックに含まれるメモリセルのうちチェッカーフラグ状に配置されたメモリセルのみにデータを書き込み、
   前記第１のセルブロックに書き込まれたデータを前記複数のセルブロックのうち第２のセルブロックに書き込む第２の書込みシーケンスにおいて、前記ワード線駆動回路および前記ビット線駆動回路は、前記第２のセルブロックにおいて選択されたワード線に接続された全メモリセルにデータを書き込み、
   前記第１のセルブロックへのデータ書き込み時のデータ検証時、または、前記第１のセルブロックからデータを読み出すとき、前記ワード線駆動回路は隣接する２本の前記ワード線に読出し電圧を同時に印加し、前記センスアンプの各々は前記２本のワード線に接続された前記メモリセルのデータを検出することを特徴とする半導体記憶装置。
2. 前記第１の書込みシーケンスにおいて、前記ワード線駆動回路は、第１のステップアップ幅で前記ワード線の電圧を上昇させ、
   前記第２の書込みシーケンスにおいて、前記ワード線駆動回路は、第２のステップアップ幅で前記ワード線の電圧を上昇させ、
   前記第１のステップアップ幅は前記第２のステップアップ幅よりも大きいことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記複数のセルブロックは、ＮＡＮＤ型メモリセルアレイを形成しており、
   前記第１のセルブロックからデータを読み出すとき、前記ワード線駆動回路は、前記選択された隣接する２本のワード線に第１の読出し電圧を印加し、かつ、非選択のワード線に前記第１の読出し電圧よりも高い第２の読出し電圧を印加し、
   前記第２のセルブロックからデータを読み出すとき、前記ワード線駆動回路は、選択されたワード線に第３の読出し電圧を印加し、かつ、非選択のワード線に第４の読出し電圧を印加し、
   前記第１の読出し電圧および前記第２の読出し電圧は、それぞれ前記第３の読出し電圧および前記第４の読出し電圧よりも高いことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記ワード線駆動回路および前記ビット線駆動回路は、前記隣接する２本のワード線の一方に接続された前記メモリセルにデータを書込み、該書込まれたデータの検証動作のときに、前記ワード線駆動回路および前記センスアンプは、前記隣接する２本のワード線の両方に接続された前記メモリセルからデータを読出し、
   前記ワード線駆動回路および前記ビット線駆動回路は、前記隣接する２本のワード線の他方に接続された前記メモリセルにデータを書込み、該書込まれたデータの検証動作のときに、前記ワード線駆動回路および前記センスアンプは、前記隣接する２本のワード線の両方に接続された前記メモリセルからデータを読出すことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記ワード線駆動回路および前記ビット線駆動回路は、前記隣接する２本のワード線に接続された前記メモリセルにデータを連続的に書込み、該書込まれたデータの検証動作のときに、前記ワード線駆動回路および前記センスアンプは、前記隣接する２本のワード線の両方に接続された前記メモリセルからデータを読出すことを特徴とする請求項１に記載の半導体記憶装置。

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