JP5196965B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
外部から受け取ったデータを前記複数のセルブロックのうち第1のセルブロックに書き込む第1の書込みシーケンスにおいて、前記ワード線駆動回路および前記ビット線駆動回路は、前記第1のセルブロックに含まれるメモリセルのうちチェッカーフラグ状に配置されたメモリセルにデータを書き込み、
前記第1のセルブロックに書き込まれたデータを前記複数のセルブロックのうち第2のセルブロックに書き込む第2の書込みシーケンスにおいて、前記ワード線駆動回路および前記ビット線駆動回路は、前記第2のセルブロックにおいて選択されたワード線に接続された全メモリセルにデータを書き込み、
前記第1のセルブロックへのデータ書き込み時のデータ検証時、または、前記第1のセルブロックからデータを読み出すとき、前記ワード線駆動回路は隣接する2本の前記ワード線に読出し電圧を同時に印加し、前記センスアンプの各々は前記2本のワード線に接続された前記メモリセルのデータを検出することを特徴とする。
図1は、本発明に係る第1の実施形態に従ったNAND型フラッシュメモリ10(以下、単にメモリ10という)の構成の一例を示すブロック図である。メモリ10は、メモリセルアレイ100、ロウデコーダ20、ワード線駆動回路25、カラムデコーダ30、センスアンプ群・ビット線駆動回路40(以下、単に、センスアンプまたはビット線駆動回路ともいう)、入出力バッファ50、アドレスバッファ60、電圧生成回路70、パワーオンリセット回路80、制御回路90、ラッチ回路200、外部I/Oパッド210、NANDコントローラ220を備えている。さらに、ステートマシン、コマンドインタフェース等を備えているが、図1では省略されている。
図7は、第2の実施形態による第1のセルブロックへのデータ書込み動作および書き込まれたデータの検証動作を示すフロー図である(第1の書込みシーケンスの変形例)。第2の実施形態は、第1の書込みシーケンスが第1の実施形態のそれと異なる。
図8(A)は、本発明に係る第3の実施形態に従い多値データを第1のセルブロックへ書き込む方式を示す概念図である。図8(B)は、データ書込み方式の比較例を示す。メモリ10は、検証動作後、例えば、LM(Lower Middle)方式を用いて4値データ(2ビットデータ)を第1のセルブロックへ書き込む。
第1のセルブロックでは、チェッカーフラグ状に配置されたメモリセルのみにデータが格納された。しかし、ロウ方向およびカラム方向に隣接するメモリセル間において、近接効果をほとんど考慮する必要が無い場合、第1のセルブロックの全メモリセルを書込み対象としてもよい。この場合、読出し時に2本のワード線WLを同時に選択することはできないため、高速読出しの効果は得られない。しかし、外部から受け取ったデータを第1のセルブロックに書き込む第1の書込みシーケンス、および、第1のセルブロックに書き込まれたデータを第2のセルブロックに書き込む第2の書込みシーケンスはともに実行され得る。このため、第1の書込みシーケンスにおいて比較的大きなステップアップ電圧ΔVpgm1でデータを第1のセルブロックに書き込み、待機状態(バックグラウンド)において、第1のセルブロックから第2のセルブロックへ第2のステップアップ電圧ΔVpgm2でブロックコピーすることができる。他の実施形態と同様に、第1のステップアップ電圧ΔVpgm1は、第2のステップアップ電圧ΔVpgm2より大きい。これによって、本変形例は、第1の書込みシーケンスにおける高速書込みの効果を得ることができる。また、第2の書込みシーケンスにおいて、メモリセルMCの閾値分布を狭くし、読出し時に選択ワード線に印加される読出し電圧Vreadを低くすることができる。これは、第2のセルブロックの消去回数(書込み回数)を維持することができる。
BL…ビット線
MC…メモリセル
ΔVpgm1、ΔVpgm2…プログラム時のワード線電圧
Vread1〜Vread4…読出し時のワード線電圧
100…メモリセルアレイ
10…メモリ
20…ロウデコーダ
25…ワード線駆動回路
30…カラムデコーダ
40…センスアンプ群・ビット線駆動回路
Claims (5)
- 第1の方向に延伸する複数のワード線と、
前記第1の方向と交差する第2の方向に延伸する複数のビット線と、
前記ワード線と前記ビット線とによって構成される格子形状の交点に対応して設けられた複数のメモリセルからなる複数のセルブロックと、
前記ビット線の各々に対応して設けられ、前記メモリセルに格納されたデータを検出するセンスアンプと、
前記複数のビット線に接続されたビット線駆動回路と、
前記複数のワード線に接続されたワード線駆動回路とを備え、
外部から受け取ったデータを前記複数のセルブロックのうち第1のセルブロックに書き込む第1の書込みシーケンスにおいて、前記ワード線駆動回路および前記ビット線駆動回路は、前記第1のセルブロックに含まれるメモリセルのうちチェッカーフラグ状に配置されたメモリセルのみにデータを書き込み、
前記第1のセルブロックに書き込まれたデータを前記複数のセルブロックのうち第2のセルブロックに書き込む第2の書込みシーケンスにおいて、前記ワード線駆動回路および前記ビット線駆動回路は、前記第2のセルブロックにおいて選択されたワード線に接続された全メモリセルにデータを書き込み、
前記第1のセルブロックへのデータ書き込み時のデータ検証時、または、前記第1のセルブロックからデータを読み出すとき、前記ワード線駆動回路は隣接する2本の前記ワード線に読出し電圧を同時に印加し、前記センスアンプの各々は前記2本のワード線に接続された前記メモリセルのデータを検出することを特徴とする半導体記憶装置。 - 前記第1の書込みシーケンスにおいて、前記ワード線駆動回路は、第1のステップアップ幅で前記ワード線の電圧を上昇させ、
前記第2の書込みシーケンスにおいて、前記ワード線駆動回路は、第2のステップアップ幅で前記ワード線の電圧を上昇させ、
前記第1のステップアップ幅は前記第2のステップアップ幅よりも大きいことを特徴とする請求項1に記載の半導体記憶装置。 - 前記複数のセルブロックは、NAND型メモリセルアレイを形成しており、
前記第1のセルブロックからデータを読み出すとき、前記ワード線駆動回路は、前記選択された隣接する2本のワード線に第1の読出し電圧を印加し、かつ、非選択のワード線に前記第1の読出し電圧よりも高い第2の読出し電圧を印加し、
前記第2のセルブロックからデータを読み出すとき、前記ワード線駆動回路は、選択されたワード線に第3の読出し電圧を印加し、かつ、非選択のワード線に第4の読出し電圧を印加し、
前記第1の読出し電圧および前記第2の読出し電圧は、それぞれ前記第3の読出し電圧および前記第4の読出し電圧よりも高いことを特徴とする請求項1または請求項2に記載の半導体記憶装置。 - 前記ワード線駆動回路および前記ビット線駆動回路は、前記隣接する2本のワード線の一方に接続された前記メモリセルにデータを書込み、該書込まれたデータの検証動作のときに、前記ワード線駆動回路および前記センスアンプは、前記隣接する2本のワード線の両方に接続された前記メモリセルからデータを読出し、
前記ワード線駆動回路および前記ビット線駆動回路は、前記隣接する2本のワード線の他方に接続された前記メモリセルにデータを書込み、該書込まれたデータの検証動作のときに、前記ワード線駆動回路および前記センスアンプは、前記隣接する2本のワード線の両方に接続された前記メモリセルからデータを読出すことを特徴とする請求項1に記載の半導体記憶装置。 - 前記ワード線駆動回路および前記ビット線駆動回路は、前記隣接する2本のワード線に接続された前記メモリセルにデータを連続的に書込み、該書込まれたデータの検証動作のときに、前記ワード線駆動回路および前記センスアンプは、前記隣接する2本のワード線の両方に接続された前記メモリセルからデータを読出すことを特徴とする請求項1に記載の半導体記憶装置。
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