JP4851962B2 - メモリシステム - Google Patents

Description

本発明は、メモリシステムに関し、例えば不揮発性半導体メモリとこのメモリを制御するコントローラとを有するメモリシステムに関する。

不揮発性半導体メモリとこのメモリを制御するコントローラを有するメモリカードが知られている。メモリカードは、ホスト機器に挿入されて、ホスト機器からの要求に従って、データを記憶したり、記憶されたデータを出力したりする。メモリカードは、ホスト機器からの電源供給を受けて動作する。ホスト機器からの電源は、メモリカードのコントローラおよびメモリに供給される。

ホスト機器として、ユーザの利便性に供するために様々の形態および特徴を有する装置が存在し、具体的には例えばデジタルカメラ、プリンタ、ＵＳＢ（universal serial bus）メモリ、ＰＣ（personal computer）カードリーダ／ライタ等が該当する。このような様々な形態のホスト装置が、様々なメーカーによって製造されている。

メモリカードの動作（書き込み、読み出し等）の高速化に対するユーザからの要求は常に高まっている。この高速化要求を満たすために、様々な新たな技術が提案、実用化されている。これら新たな技術は、概して通常の動作よりも大きな電流を消費する。なお、どの程度の電流が消費されるかは、高速化技術によって異なる。このように、メモリカードの消費電流は上昇傾向にある。

ホスト機器は、メモリカードに対して、規格により定められた電圧を印加できることが要請されている。しかしながら、メモリカードが大きな電流を消費すると、一部のホスト機器は、その電源供給回路の設計等に起因して、規定の電圧を供給することができない。供給電圧が規定値を下回ると、メモリカードは誤動作を起こし得る。ある消費電流に対して、一部のホスト機器は規定の電圧を供給することができるが、一部のホスト機器は規定の電圧を供給できない。換言すれば、ホスト機器の電源の消費電流に対する強度は、ホスト機器によって異なる。

強度の弱い電源を有するホスト機器をもサポートするためには、メモリカードの消費電流を一律に抑制することが考えられる。しかし、この手法では、メモリカードが有し得る性能が発揮できない。また、この手法では、高い電源供給能力を有し且つメモリカードに対して高速のアクセスを行い得るホスト機器の性能も抑制されてしまう。

本発明は、ホスト機器の電源供給能力に応じて最適な動作を行うことができるメモリシステムを提供しようとするものである。

本発明の一態様によるメモリシステムは、ホスト機器から電源を供給され、ホスト機器からの要求によってデータの記憶および記憶されたデータの出力を行うメモリシステムであって、（１）不揮発性の半導体メモリと、（２）前記ホスト機器からの要求に応じて前記半導体メモリへのデータの書き込みおよび前記半導体メモリからのデータの読み出しを制御するコントローラと、を具備し、前記コントローラが、第１番目から第ｎ番目（ｎは２以上の自然数）に向って順に大きくなるｎ個の値の電流が前記電源から引かれるように動作し、前記ｎ個の値のそれぞれの電流が引かれるときに前記電源の電圧が予め設定された検知電圧を下回るか否かを第１番目から第ｎ番目に向って順に判定し、前記ｎ個のうちのｐ番目（ｐは２以上ｎ以下の自然数）の値の電流によって前記電源の電圧が前記検知電圧を下回ることが検知されると前記ｎ個のうちのｐ番目の値より少ない値の電流のみが前記メモリシステム内で消費されるように動作する、ことを特徴とする。

本発明の一態様によるメモリシステムは、ホスト機器から電源を供給され、ホスト機器からの要求によってデータの記憶および記憶されたデータの出力を行うメモリシステムであって、（１）不揮発性の半導体メモリと、（２）前記ホスト機器からの要求に応じて前記半導体メモリへのデータの書き込みおよび前記半導体メモリからのデータの読み出しを制御するコントローラと、を具備し、前記コントローラが、第１番目から第ｎ番目（ｎは２以上の自然数）に向って順に大きくなるｎ個の値の電流が前記電源から引かれるように動作し、前記ｎ個の値のそれぞれの電流が引かれるときに前記電源の電圧が予め設定された検知電圧を下回るか否かを第１番目から第ｎ番目に向って順に判定し、前記ｎ個のうちのｐ番目（ｐは２以上ｎ以下の自然数）の値の電流によって前記電源の電圧が前記検知電圧を下回ることが検知されると前記ｎ個のうちのｐ番目の値より少ない値に１を超える共通の値を乗じた値の電流のみが前記メモリシステム内で消費されるように動作する、ことを特徴とする。

本発明によれば、ホスト機器の電源供給能力に応じて最適な動作を行うことができるメモリシステムを提供できる。

以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

また、以下に示す各実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

なお、以下、本発明の実施形態に係るメモリシステムの一例としてメモリカードを用いて説明を行う。しかしながら、本実施形態に係るメモリシステムは、以下に述べるメモリ（メモリチップ）とこのメモリを制御するコントローラとを含んでいる限り、これら以外の部分において任意の構成を取り得、以下に例示するものに限定されない。

（第１実施形態）
図１は、本発明の第１実施形態に係るメモリカードの概略的な構成を示す図である。本発明の各実施形態における各機能ブロックは、ハードウェア、コンピュータソフトウェア、のいずれかまたは両者の組み合わせとして実現することができる。このため、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、様々な方法でこれらの機能を実現し得るが、そのような実現を決定することは本発明の範疇に含まれるものである。

図１に示すように、メモリカード１は、ＮＡＮＤ型フラッシュメモリ（以下、単にメモリと記載する）１１のチップ、このメモリ１１を制御するカードコントローラ１２、および複数の信号ピン（第１ピン乃至第９ピン）１３を備えている。また、メモリカード１は、ホスト機器２に設けられたスロットに対して抜き差し可能なように形成されている。

メモリカード１は、ホスト機器２とインターフェース１４を介して信号の授受を行う。メモリカード１は、信号ピン１３を介して、ホスト機器２と電気的に接続される。

複数の信号ピン１３は、カードコントローラ１２と電気的に接続されている。信号ピン１３は、第１ピン乃至第９ピンを含んでいる。第１ピン乃至第９ピンには、例えば、データ信号０乃至データ信号３、カード検出信号、コマンド、接地電位Ｖｓｓ、電源電位Ｖｄｄ、クロック信号が適宜割り当てられている。

ホスト機器２の電源回路１０は、信号ピンを介して、メモリカード１に電源を供給する。ホスト機器２は、コマンドを、信号ピン１３を介してカードコントローラ１２にシリアルな信号として送出する。カードコントローラ１２は、信号ピン１３から供給されているクロック信号に応答して、コマンドおよびデータを取り込む。

メモリ１１とカードコントローラ１２との間の通信は、ＮＡＮＤ型フラッシュメモリ用のインターフェースによって行われる。すなわち、メモリ１１とカードコントローラ１２とはパラレルな８ビットの入出力（Ｉ／Ｏ）線（図示せぬ）により接続されている。例えば書き込みの際、カードコントローラ１２は、Ｉ／Ｏ線を介してデータ入力コマンド、カラムアドレス、ページアドレス、データ、書き込み（プログラム）コマンドをメモリ１１に順次入力する。

図２は、第１実施形態に係るメモリカードの構成をより詳細に示すブロック図である。図２に示すように、ホスト機器２は、インターフェース１４を介してメモリカード１にアクセスするためのハードウェアおよびソフトウェアを備えている。

メモリ１１は、複数のＮＡＮＤ型フラッシュメモリ１１（１１ａ、１１ｂ）を有していてもよい。図２では、２個を例示しているが、１個であっても良いし、３個以上であってもよい。以下、各メモリを区別する必要がない場合は、包括的にメモリ１１と記載する。

メモリ１１は、所定の大きさの記憶単位（ページと称される）でデータの記憶および読み出しを行う。各ページは、複数のメモリセルトランジスタを含んでいる。各メモリセルは、いわゆる積層ゲート構造型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）からなる。積層ゲート構造のＭＯＳトランジスタは、積層されたトンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極と、ソース／ドレイン拡散層と、を含む。各メモリセルトランジスタは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じた情報を記憶する。データの書き込みおよび読み出しは複数のメモリセルトランジスタの集合毎に行われ、このメモリセルトランジスタの集合からなる記憶領域が１つのページに対応する。また、メモリ１１は、複数のページからなる消去単位（ブロック）で消去を行う。

図３は、メモリ１１の記憶領域の構造を示している。メモリ１１の各ページは、例えば２１１２Ｂ（５１２Ｂ分のデータ記憶部×４＋１０Ｂ分の冗長部×４＋２４Ｂ分の管理データ記憶部）を有しており、例えば１２８ページ分が１つの消去単位（２５６ｋＢ＋８ｋＢ（ここで、ｋは１０２４））である。

また、メモリ１１は、メモリ１１へのデータ入出力の際に用いられるページバッファ１１Ａを備えている。ページバッファ１１Ａの記憶容量は、例えば２１１２Ｂ（２０４８Ｂ＋６４Ｂ）である。

メモリ１１の記憶領域は、保存されるデータの種類に応じて複数の領域に区分けされていてもよい。データ記憶領域として、例えば、管理データ領域、機密データ領域、保護データ領域、ユーザデータ領域、が定義される。

図２に戻って、カードコントローラ１２は、メモリ１１内部の物理状態（例えば、何処の物理ブロックに何番目の論理セクタアドレスのデータが含まれているか、および何処のブロックが消去状態であるか）を管理する。また、論理アドレスによって個別に特定される書き込みデータを、どのブロックに書き込むか（割り当てるか）を決定する。

カードコントローラ１２は、例えば、ホストインターフェースモジュール２１、ＭＰＵ（micro processing unit）２２、フラッシュコントローラ２３、ＲＯＭ（read only memory）２４、ＲＡＭ（random access memory）２５、バッファ２６、電圧検知回路２７を有する。これらの、カードコントローラ１２内の各要素は、カードコントローラ１２から独立して設けられていてもよい。

ホストインターフェースモジュール２１は、カードコントローラ１２とホスト機器２との間のインターフェース処理を行う。ホストインターフェースモジュール２１のハードウェアの構成としては、上記のように、複数の信号ピン１３を備えている。

ＭＰＵ２２は、メモリカード１全体の動作を制御する。ＭＰＵ２２は、例えばメモリカード１が電源供給を受けたときに、ＲＯＭ２４に格納されているファームウェア（制御プログラム）をＲＡＭ２５上に読み出して所定の処理を実行する。

ＭＰＵ２２は、また、ホスト機器２から書き込み、読み出し、消去コマンドを受け取り、メモリ１１に対して所定の処理を実行したり、バッファ２６を通じたデータ転送を制御したりする。ＭＰＵ２２（カードコントローラ１２）は、メモリカード１での高速な処理を実現するために、メモリ１１へ様々なアクセス（書き込み、読み出し）方法を実現できるように構成されている。また、ＭＰＵ２２は、適当な範囲内の様々なシステム周波数で動作ができるように構成されている。

カードコントローラ１２（ＭＰＵ２２）のメモリ１１へのアクセス方法には、様々なものが現在存在し、また将来作り出されることが予想される。したがって、本明細書で全てに触れることは不可能であるので、以下に幾つかを例示する。しかしながら、本発明の範囲は、アクセス方法そのものに限定されず、将来提案されるであろうアクセス方法が用いられる場合も含んでいる。

アクセス方法の１つとして、例えば１つのページ（１つのメモリ１１のページ）のみに対する書き込み処理（単一書き込み処理）がある。単一書き込み処理では、カードコントローラ１２の指示によって、一度に、１つのメモリ１１がデータの書き込みを行う。単一書き込み処理では、メモリカード１は、様々な書き込み処理の中で最も少ない電流を消費する。

別のアクセス方法として、例えば書き込みと読み出しの同時処理（書き込み・読み出し処理）がある。書き込み・読み出し処理では、カードコントローラ１２の指示によって、複数のメモリ１１（１１ａ、１１ｂ）の１つがデータの書き込みを行い、別の１つがデータの読み出しを行う。このアクセス方法によって、メモリカード１での処理速度を速めることができる。しかしながら、書き込み・読み出し同時処理が行われることによって、メモリカード１は、１つのメモリのみにアクセスするときの消費電流よりも大きな電流を消費する。

さらに別のアクセス方法として、複数の書き込み処理を同時に行う処理（同時書き込み処理）がある。同時書き込み処理では、カードコントローラ１２の指示によって、複数のメモリ１１ａ、１１ｂが同時にデータの書き込みを行う。このアクセス方法によっても、メモリカード１での処理速度を速めることができる。しかしながら、メモリカード１での書き込みには大きな電流が必要なので、同時書き込み処理が行われることによって、メモリカード１は、読み出し・書き込み同時処理によって消費される電流よりも大きな電流を消費する。

その他にも、２つのメモリ１１ａ、１１ｂから同時に読み出したり、メモリ１１で書き込みが行われている間にコントローラ１１が次の書き込みの準備をしたりするアクセス方法がある。コントローラ１１が、読み出されたデータを処理している間に、メモリ１１からの読み出しを行わせることもできる。また、データの消去も１つのアクセス方法である。さらに、いわゆるマルチページコピーも１つのアクセス方法である。マルチページコピーとは、複数のページに記憶されたデータを、異なる複数のページに１つのコマンドシーケンスでコピーする動作をいう。

ＲＯＭ２４は、ＭＰＵ２２に上記の様々なアクセス含む様々な処理を実行させるためのプログラムなどを格納する。ＲＡＭ２５は、ＭＰＵ２２の作業エリアとして使用され、ＲＯＭ２４上のプログラムや各種のテーブル（表）を記憶する。

フラッシュコントローラ２３は、カードコントローラ１２とメモリ１１との間のインターフェース処理を行う。

バッファ２６は、ホスト機器２またはメモリ１１から送られてくるデータのうちの一定量（例えば、１ページ分）を一時的に記憶する。

電圧検知回路２７は、後述の手順に従って、ホスト機器２の電圧供給能力を検査する。電圧検知回路２７は、少なくとも比較回路を含んでいる。電圧検知回路２７Ｂ、２７Ｃについては、第２、第３実施形態でそれぞれ説明する。

図２内の各部分を相互に接続する線は、この線を介して、信号、および（または）電源電位、接地電位が授受されることを示している。

次に、図４、図５を参照して、第１実施形態のメモリカードの動作について説明する。図４は、第１実施形態に係る試験アクセス時の消費電流、電源電圧の波形を示している。図５は、第１実施形態に係る試験アクセスのフローチャートである。

メモリカード１は、ホスト機器２からの電源の供給開始に伴い、ホスト機器２とメモリカード１との間のアクセスを行える状態に移行するための初期化処理を行う。そして、初期化処理の間（通常動作に到る前）に、ホスト機器２の電圧供給能力に応じたアクセスレベルを判定するために試験アクセスを実施する。

ＭＰＵ２２は、ＲＯＭ２４に格納されているプログラムに従って、電圧検知回路２７を用いて、以下に述べる手順に従って、メモリカード１での消費電流のアクセスレベルを判定する。このアクセスレベルは、ホスト機器２の電源電圧をメモリカード１が誤動作を起こし得る値以下まで低下させない、メモリカード１の動作条件に一致する。

図４、図５に示すように、ＭＰＵ２２は、ステップＳ１において、以下に示す第１試験アクセスを実施する。第１試験アクセスにおいて、ＭＰＵ２２は、メモリカード１での消費電流のピークが第１値となる状態を意図的に作り出す。この状態は、カードコントローラ１２およびメモリ１１が実際に動作することによって作り出される。第１試験アクセスの動作状態は、例えば、メモリカード１での消費電流が最も少ない動作が行われる状態に対応する。より具体的な例として、第１試験アクセスの動作状態は、例えば単一書き込み処理で且つＭＰＵ２２が最低のシステム周波数で動作している状態に一致する。

そして、第１試験アクセスの動作状態で、メモリカード１は、電源回路１０から電圧の供給を受ける。第１試験アクセスが実行されることによって、消費電流は、スタンバイ状態での値より高くなる。そして、第１試験アクセスの動作状態が要求する電流が電源回路１０から引かれることによって、電源回路１０の電圧（電源電圧）は低下する。

ステップＳ２において、電圧検知回路２７は、第１試験アクセス時の電源電圧を、電圧検知回路２７に予め設定された検知電圧と比較する。第１試験アクセスの動作状態によって消費される電流を引かれた電源１０が供給する電圧が検知電圧を下回ると、処理はステップＳ３に移行する。ステップＳ３において、電圧検知回路２７は、その旨の信号をＭＰＵ２２に供給する。ＭＰＵ２２は、この信号を受けると、電源回路１０が、第１試験アクセスの動作状態によって消費される電流によって検知電圧を維持できないことを知得する。検知電圧は、例えばメモリカード１が誤動作を起こさないために必要な、最低のメモリカード１への供給電圧値とすることができる。

第１試験アクセスによって電源電圧が検知電圧を下回ったことを受けると、ＭＰＵ２２は、アクセスレベル１でメモリカード１を動作させることを決定する。アクセスレベル１は、第１試験アクセスでの動作状態によって消費される電流より小さな消費電流のみを要する動作条件である。以降、メモリカード１は、通常動作においてアクセスレベル１で動作を行う。なお、例えば第１試験アクセスの動作状態でも電源電圧が検知電圧を下回るホスト機器２からのアクセスは、データの読み出しのみに制限するようにすることができる。

第１試験アクセスにおいて電源電圧が検知電圧を下回らない場合、ステップＳ４において第２試験アクセスが実行される。第２試験アクセスにおいて、ＭＰＵ２２は、メモリカード１での消費電流のピークが第２値となる状態を意図的に作り出す。第２試験アクセスの動作状態は、第１試験アクセスの動作状態よりも大きな電流を消費する（より大きな電流ピークが現れる）。第２試験アクセスの動作状態は、例えば、読み出し・書き込み同時処理と、最低システム周波数より高い周波数での動作と、のいずれか一方または両方が行われる状態である。第２試験アクセスの動作状態でメモリカード１が電源回路１０からの電源の供給を受けることにより、電源電圧は、第１試験アクセス時よりも低下する。

次に、ステップＳ５において、電圧検知回路２７は、第２試験アクセス時の電源電圧を検知電圧と比較する。第２試験アクセスの動作状態によって消費される電流を引かれた電源１０が供給する電圧が検知電圧を下回ると、処理はステップＳ６に移行する。ステップＳ６において、電圧検知回路２７は、その旨の信号をＭＰＵ２２に供給する。ＭＰＵ２２は、この信号を受けると、電源回路１０が、第２試験アクセスの動作状態によって消費される電流によって検知電圧を維持できないことを知得する。

第２試験アクセスによって電源電圧が検知電圧を下回ったことを受けると、ＭＰＵ２２は、アクセスレベル２でメモリカード１を動作させることを決定する。アクセスレベル２は、第２試験アクセスの動作状態において消費される電流より小さな消費電流、例えば第１試験アクセスの動作条件で消費される値以下の電流のみを要する動作条件である。以降、メモリカード１は、通常動作においてアクセスレベル２で動作を行う。

第２試験アクセスにおいて電源電圧が検知電圧を下回らない場合、ステップＳ７において第３試験アクセスが実行される。第３試験アクセスにおいて、ＭＰＵ２２は、メモリカード１での消費電流のピークが第３値となる状態を意図的に作り出す。第３試験アクセスの動作状態は、第２試験アクセスの動作状態よりも大きな電流を消費する。第３試験アクセスの動作状態は、例えば、同時書き込み処理と、第２試験アクセスの動作状態でのシステム周波数より高い周波数での動作と、のいずれか一方または両方が行われる状態である。第３試験アクセスの動作状態でメモリカード１が電源回路１０からの電源の供給を受けることにより、電源電圧は、第２試験アクセス時よりも低下する。

次に、ステップＳ８において、電圧検知回路２７は、第３試験アクセス時の電源電圧を検知電圧と比較する。第３試験アクセスの動作状態によって消費される電流を引かれた電源１０が供給する電圧が検知電圧を下回ると、処理はステップＳ９に移行する。ステップＳ９において、電圧検知回路２７は、その旨の信号をＭＰＵ２２に供給する。ＭＰＵ２２は、この信号を受けると、電源回路１０が第３試験アクセスの動作状態によって消費される電流によって検知電圧を維持できないことを知得する。

第３試験アクセスによって電源電圧が検知電圧を下回ったことを受けると、ＭＰＵ２２は、アクセスレベル３でメモリカード１を動作させることを決定する。アクセスレベル３は、第３試験アクセス時に消費される電流より小さな消費電流、例えば第２試験アクセスの動作状態で消費される値以下の電流のみを要する動作条件である。以降、メモリカード１は、通常動作においてアクセスレベル３で動作を行う。なお、図４は、第３試験アクセスにおいて、電源電圧が検知電圧を下回った例を示している。

第３試験アクセスにおいて電源電圧が検知電圧を下回らない場合、ステップＳ１０において、ＭＰＵ２２は、アクセスレベル４（最大アクセスレベル）でメモリカード１を動作させることを決定する。アクセスレベル４は、あらゆるアクセス方法を許容するレベルである。

試験アクセスの例として、３つを挙げたが、本発明はこれに限られない。そして、動作条件をより細分化することができる。例えば、最大アクセスレベルでのアクセスが認められる条件として、消費電流が最大の動作条件でも電源電圧が検知電圧を下回らないことが要求される。消費電流が最大の動作条件として、例えば、最大の電流を消費するアクセス方法（例えば同時書き込み処理）で且つ最大のシステム周波数での動作条件が該当する。また、より多くの動作状態を用いることによって、メモリ１１にとってより最適なアクセスレベルを決定することができる。

また、各試験アクセスでの消費電流を設定する方法は、アクセス方法、システム周波数、その他の要因の様々な組み合わせで制御することができる。

以上述べたように、カードコントローラ１２は、消費電流が徐々に大きくなる動作状態を作り出し、各動作状態において電源電圧と検知電圧を比較する。そして、カードコントローラ１２は、電源電圧を検知電圧以下まで低下させない消費電流のみを要求するアクセスレベルで動作およびメモリへのアクセスを行う。この結果、ホスト機器２の電源電圧が検知電圧を下回らない範囲で最高性能のアクセスを行うように、カードコントローラ１２の動作を最適化することができる。

また、本実施形態は、以下の効果も奏する。製造工程のばらつきに起因して、複数のメモリ相互間で、その特性が異なることがある。このため、コントローラ１１からのアクセス方法が同じであったとしても、メモリ１１相互間で、またはメモリカード１相互間で、消費電流が異なる。すなわち、同じホスト機器２からの電源供給を受け且つ同じ特性を有することを目標として製造された複数のメモリ１１であっても、許容されるアクセスレベルが異なることがある。さらに、メモリカード１とホスト機器２の相性によっては、電源電圧の低下の程度、およびメモリカード１での電流の消費の程度が変動する。本実施形態によれば、これらの違いをも考慮して各メモリ１１に対する最適なアクセスレベルでの処理が可能となる。

なお、図６に示すように、電源電圧が検知電圧を下回った時点で、カードコントローラ１２がホスト機器２に対してリセット信号を発行するようにすることもできる。

以上述べたように、第１実施形態に係るメモリカードによれば、初期化時に、電源電圧が検知電圧を下回らない電流のみを消費するアクセスレベルを判定することができる。このため、通常動作時に、電源電圧が検知電圧を下回ることを回避しつつ、メモリカード１およびホスト機器２の動作を最適化できる。

また、第１実施形態によれば、メモリ１１の特性のばらつきをも考慮して、最適なアクセスレベルを求めることができる。

（第２実施形態）
第２実施形態は、電圧検知回路が、第１実施形態と異なる。

第２実施形態に係るメモリカードは、第１実施形態（図２）の電圧検知回路２７に代えて電圧検知回路２７Ｂを有する。また、第２実施形態では、第１実施形態と動作が異なることに起因して、ＲＯＭ２４が第１実施形態と異なるプログラムを格納している。これについて直接は説明しないが、以下の第２実施形態の動作の説明によって間接的に説明される。

電圧検知回路２７Ｂは、図７に示す構成を有する。図７は、第２実施形態に係る電圧検知回路２７Ｂの構成を示すブロック図である。

図７に示すように、電圧検知回路２７Ｂは、電流消費回路３１と比較回路３２とを含んでいる。電流消費回路３１は、後述のように、予め設定され且つ相互に値の異なる複数の電流を消費できるように構成されている。そして、どの値の電流を消費するかは、例えばＭＰＵ２２により制御される。

比較回路３２は、第１実施形態の電圧検知回路２７が有する機能と同じ機能を有し、ホスト機器２の電源電圧を、予め設定された検知電圧と比較する。電源電圧が検知電圧を下回ったことを検知すると、その旨の信号をＭＰＵ２２に出力する。

次に、図８を参照して、第２実施形態に係るメモリカード１の動作について説明する。図８は、第２実施形態に係る試験アクセス時の消費電流の波形を示している。ＭＰＵ２２は、ＲＯＭ２４に格納されているプログラムに従って、電圧検知回路２７Ｂを用いて、第１実施形態と同様に、メモリカード１でのアクセスレベルを判定する。第２実施形態は、第１実施形態と、試験アクセス時の消費電流の設定の仕方が異なる。

第２実施形態では、ＭＰＵ２２が電流消費回路３１を制御して、図８に示すように、各試験アクセスにおいて、階段状に上昇する電流を消費させる。電流消費回路３１に設定された各設定値は、アクセス方法および（または）システム周波数および（または）その他の要因の様々な組み合わせにおいてメモリカード１で消費されると見込まれる電流値を考慮して決定される。各設定値の数は、例えば８個とすることができる。また、例えば、各設定値の差は、３ｍＡとすることができる。

より具体的には、例えば、値が最小の設定値として、複数のメモリカードにおける単一書き込みおよび（または）あるシステム周波数時の消費電流の平均値とすることができる。

同様に、最低システム周波数より高いシステム周波数での動作および（または）より高い電流を消費するアクセス方法における消費電流を次の設定値とすることができる。

ＭＰＵ２２は、１つの試験アクセスで１つの設定値を消費電流として用いながら、アクセスレベルを判定する。ある試験アクセスにおいて用いられる消費電流の設定値は、１つ前の試験アクセスでの消費電流の設定値より高い値である。このようにして、順次消費電流を増加させながら、アクセスレベルが判定される。アクセスレベルの判定の具体的な方法は、第１実施形態と同じである。

第２実施形態では、消費電流の設定値が予め与えられているので、ＭＰＵ２２がアクセスレベルを判定するまでに要する時間は短い。

なお、第１実施形態と同様に、電源電圧が検知電圧を下回った時点で、カードコントローラ１２がホスト機器２に対してリセット信号を発行するようにすることもできる。

以上述べたように、第２実施形態係るメモリカードによれば、同じく電源電圧が検知電圧を下回らない電流のみを消費するアクセスレベルが判定される。このため、第１実施形態と同じ効果を得られる。さらに、第２実施形態によれば、アクセスレベルの判定を容易且つ短時間で完了できるメモリカード１を実現できる。

（第３実施形態）
第３実施形態は、電圧検知回路の動作が第１と異なる。

第３実施形態に係るメモリカードは、第１実施形態（図２）の電圧検知回路２７に代えて電圧検知回路２７Ｃを有する。また、第３実施形態では、第１実施形態と動作が異なることに起因して、ＲＯＭ２４が第１実施形態と異なるプログラムを格納している。これについて直接は説明しないが、以下の第３実施形態の動作の説明によって間接的に説明される。

電圧検知回路２７Ｃは、図９に示す構成を有する。図９は、第３実施形態に係る電圧検知回路２７Ｃの構成を示すブロック図である。

図９に示すように、電圧検知回路２７Ｃは、少なくとも比較回路４１、４２を有する。比較回路４１は、ホスト機器２の電源電圧が、予め設定された検知電圧を下回ったときに、その旨の信号をＭＰＵ２２に出力する。比較回路４２は、ホスト機器２の電源電圧が、予め設定された準検知電圧を下回ったときに、その旨の信号をＭＰＵ２２に出力する。準検知電圧は、検知電圧より高い値を有する。この逆であっても良い。以下の説明では、準検知電圧が検知電圧より高い場合を例に取るが、逆の場合も同様の考え方が適用される。

次に、図１０を参照して、第３実施形態に係るメモリカード１の動作について説明する。図１０は、第３実施形態に係る試験アクセス時の電源電圧の波形を示している。ＭＰＵ２２は、ＲＯＭ２４に格納されているプログラムに従って、電圧検知回路２７Ｃを用いて、メモリカード１での消費電流の変化の傾きを測定する。

ＭＰＵ２２は、第１実施形態と同じく、メモリカード１の複数の動作状態（アクセス方法、システム周波数、さらにこれ以外の要素の組み合わせ）で電流が消費される状態を意図的に作り出す。または、電圧検知回路２７Ｃ内に、第２実施形態と同じ電流消費回路３２が設けられ、ＭＰＵ２２の制御によって電流消費回路３２が電流を消費する構成とされていてもよい。

ＭＰＵ２２は、第１または第２実施形態と同じ手順によって、各試験アクセスを順次実施する。各試験アクセスの実行中、ホスト機器２の電源電圧が準検知電圧を下回ると、比較回路４２は、その旨の信号をＭＰＵ２２に供給する。ＭＰＵ２２は、例えば計測部（図示せぬ）を用いて、電源電圧が準検知電圧を下回った時点（ｔ１）から、続けて検知電圧をも下回った時点（ｔ２）までの時間を測定する。そして、ＭＰＵ２２は、この測定時間と、準検知電圧と検知電圧との差と、から電源電圧の変化の傾きを知得する。

ホスト機器２によっては、電源電圧がある基準値を下回ったとしても、その時間が極短い場合は対応できるが、長い場合は誤動作を起こす場合がある。ＭＰＵ２２は、例えばホスト機器２の電源電圧の変化の傾きが所定の大きさ以上であることが検知されたとき、この事象が発生した試験アクセスと同じ動作条件が生じないように通常動作での動作条件を制限する。

電源電圧の変化の傾きの検査のみならず、これと平行して、第１または第２実施形態と同じ方法によって、アクセスレベルを判定することもできる。アクセスレベルを判定するための基準として、比較回路４１に設定された検知電圧を用いることができる。

以上述べたように、第３実施形態に係るメモリカードによれば、ホスト機器２の電源電圧の変化の傾きを検出できる。このため、メモリカード１での処理を、変化の傾きの程度に応じた動作条件でのみ行うように調整することができる。また、アクセスレベルの判定も同時に行うことによって、第３実施形態は、第１実施形態と同じ効果をももたらすことができる。

（第４実施形態）
第４実施形態は、電圧検知回路の動作が第１実施形態と異なる。

第４実施形態に係るメモリカードの構成は、第３実施形態と同じである。また、第４実施形態では、第３実施形態と動作が異なることに起因して、ＲＯＭ２４が第３実施形態と異なるプログラムを格納している。これについて直接は説明しないが、以下の第４実施形態の動作の説明によって間接的に説明される。

次に、図１１を参照して、第４実施形態に係るメモリカード１の動作について説明する。図１１は、第４実施形態に係る試験アクセス時の消費電流の波形を示している。ＭＰＵ２２は、ＲＯＭ２４に格納されているプログラムに従って、電圧検知回路２７Ｃを用いて、メモリカード１でのアクセスレベルを判定する。

上記のように、第１、第２実施形態において、試験アクセス中に電源電圧が検知電圧を下回った際、カードコントローラ１２がホスト機器２に対してリセット信号を発行する構成とすることができる。しかしながら、試験アクセスによって電源電圧が検知電圧を下回ってリセット信号が実際に発行されると、初期化処理が停止するので、通常動作に移行するまでの時間が長くなる。そこで、試験アクセスにおいては、リセット信号が発行されないことが好ましい場合がある。

ＭＰＵ２２は、第１実施形態と同じ手順によって、順に試験アクセスを実行する。ただし、第３実施形態に係る試験アクセスでは、各試験アクセスにおいて用いられる消費電流が、第１実施形態に係る試験アクセスの半分の値を有する。すなわち、第１試験アクセスでの消費電流Ｉ１は、第１実施形態に係る試験アクセス時の消費電流Ｉ１ｏの半分である。また、第２試験アクセスでの消費電流Ｉ２は、第１実施形態に係る試験アクセス時の消費電流Ｉ２ｏの半分である。第３試験アクセスでの消費電流Ｉ３は、第１実施形態に係る試験アクセス時の消費電流Ｉ３ｏの半分である。以下、図示しないが、第４試験アクセス以降でも同じ法則が適用される。

各試験アクセスでの消費電流が、第１実施形態に係る試験アクセスでの消費電流の半分であるため、電源電圧の低下の程度も、第１実施形態に係る試験アクセスでの電源電圧の低下の程度よりも小さい。すなわち、第１試験アクセス時の最低の電源電圧Ｖ１は、第１実施形態の試験アクセス時の最低の電源電圧Ｖ１ｏより高い。また、第２試験アクセス時の最低の電源電圧Ｖ２は、第１実施形態の試験アクセス時の最低の電源電圧Ｖ２ｏより高い。また、第３試験アクセス時の最低の電源電圧Ｖ３は、第１実施形態の試験アクセス時の最低の電源電圧Ｖ３ｏより高い。第４試験アクセス以降でも同じである。以下の説明では、第１乃至第３試験アクセスまでを代表として取り上げて説明を行う。

そして、準検知電圧として、電源電圧Ｖ１ｏ、Ｖ２ｏ、Ｖ３ｏのいずれか（例えば電源電圧Ｖ３ｏ）が検知電圧を下回ったときに、対応する電源電圧Ｖ１、Ｖ２、Ｖ３（例えばＶ３）が準検知電圧を下回るように、消費電流と電源電圧の低下の程度の関連を考慮して、決定される。すなわち、図１１の例では、消費電流Ｉ３により生じる電源電圧Ｖ３が準検知電圧を下回ったことを検知することによって、消費電流Ｉ３の２倍の消費電流Ｉ３ｏを実際に流さずとも、消費電流Ｉ３ｏによって電源電圧Ｖ３ｏが検知電圧を下回ることが検知されると見做す。このような検知ができるように、準検知電圧が決定される。

ある試験アクセス（例えば第３試験アクセス）で電源電圧が準検知電圧を下回ったとすると、この試験アクセスでの消費電流の２倍の消費電流によって、電源電圧が検知電圧を下回ることが予想される。そこで、メモリカード１は、通常動作において、第２試験アクセス以下の各消費電流の２倍の消費電流を要する動作のみを行う。

このようなアクセスレベルの決定方法とすることによって、電源電圧が検知電圧を下回った際にリセット信号が発行される構成であっても、試験アクセスの際にリセット信号を発行させることなく、アクセスレベルを決定できる。

なお、試験アクセスにおいて用いられる消費電流として、第１実施形態での各試験アクセスで用いられる消費電流の半分の値が用いられる例、すなわち第１実施形態での第１乃至第ｎ試験アクセスでの各消費電流が第４実施形態の第１乃至第ｎ試験アクセスでの各消費電流の２倍である例を説明した。しかし、これ以外の割合とすることも可能である。すなわち、第１実施形態での第１乃至第ｎ試験アクセスでの消費電流の各値が、第４実施形態での第１乃至第ｎ試験アクセスでの消費電流の各値に、１を超える共通の値を乗じた値の関係を有していればよい。

以上述べたように、第４実施形態に係るメモリカードによれば、同じく電源電圧が検知電圧を下回らない電流のみを消費するアクセスレベルが判定される。このため、第１実施形態と同じ効果を得られる。

また、第４実施形態によれば、電源電圧が検知電圧を下回ったときにメモリカード１がリセット信号を発行する構成の場合でも、リセット信号の発生前に、アクセスレベルを判定することができる。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

第１実施形態のメモリカードの概略的な構成を示す図。 第１実施形態のメモリカードの構成をより詳細に示すブロック図。 メモリの記憶領域の構造を示す図。 第１実施形態の試験アクセス時の消費電流、電源電圧の波形を示す図。 第１実施形態の試験アクセスのフローチャート。 第１実施形態の他の例の試験アクセス時の消費電流、電源電圧の波形を示す図。 第２実施形態の電圧検知回路の構成を示すブロック図。 第２実施形態の試験アクセス時の消費電流の波形を示す図。 第３実施形態の電圧検知回路の構成を示すブロック図。 第３実施形態の試験アクセス時の消費電流、電源電圧の波形を示す図。 第４実施形態の試験アクセス時の消費電流、電源電圧の波形を示す図。

符号の説明

１…メモリカード、２…ホスト機器、１０…電源回路、１１ａ、１１ｂ…ＮＡＮＤ型フラッシュメモリ、１２…カードコントローラ、１４…インターフェース、２１…ホストインターフェースモジュール、２２…ＭＰＵ、２３…フラッシュコントローラ、２４…ＲＯＭ、２５…ＲＡＭ、２６…バッファ、２７、２７Ｂ、２７Ｃ…電圧検知回路。

Claims (5)

1. ホスト機器から電源を供給され、ホスト機器からの要求によってデータの記憶および記憶されたデータの出力を行うメモリシステムであって、
   不揮発性の半導体メモリと、
   前記ホスト機器からの要求に応じて前記半導体メモリへのデータの書き込みおよび前記半導体メモリからのデータの読み出しを制御するコントローラと、
   を具備し、
   前記コントローラが、
   第１番目から第ｎ番目（ｎは２以上の自然数）に向って順に大きくなるｎ個の値の電流が前記電源から引かれるように動作し、
   前記ｎ個の値のそれぞれの電流が引かれるときに前記電源の電圧が予め設定された検知電圧を下回るか否かを第１番目から第ｎ番目に向って順に判定し、
   前記ｎ個のうちのｐ番目（ｐは２以上ｎ以下の自然数）の値の電流によって前記電源の電圧が前記検知電圧を下回ることが検知されると前記ｎ個のうちのｐ番目の値より少ない値の電流のみが前記メモリシステム内で消費されるように動作する、
   ことを特徴とするメモリシステム。
2. 前記ｎ個の値が、前記メモリシステムでの動作に応じて実際に前記メモリシステムにおいて電流が消費される状態を作り出すことによって形成されるか、予め設定されている、ことを特徴とする請求項１に記載のメモリシステム。
3. 前記コントローラが、
   前記電源の電圧が前記検知電圧よりも高い準検知電圧を下回るか否かを判定する判定回路をさらに具備し
   前記ｎ個の値の１つの電流が前記電源電圧から引かれている間に、前記電源の電圧が前記準検知電圧を下回った時点と前記検知電圧を下回った時点との間の時間と、前記検知電圧と前記準検知電圧との差と、から前記電源の電圧の変化の傾きを測定する機能をさらに具備する、
   ことを特徴とする請求項１に記載のメモリシステム。
4. ホスト機器から電源を供給され、ホスト機器からの要求によってデータの記憶および記憶されたデータの出力を行うメモリシステムであって、
   不揮発性の半導体メモリと、
   前記ホスト機器からの要求に応じて前記半導体メモリへのデータの書き込みおよび前記半導体メモリからのデータの読み出しを制御するコントローラと、
   を具備し、
   前記コントローラが、
   第１番目から第ｎ番目（ｎは２以上の自然数）に向って順に大きくなるｎ個の値の電流が前記電源から引かれるように動作し、
   前記ｎ個の値のそれぞれの電流が引かれるときに前記電源の電圧が予め設定された検知電圧を下回るか否かを第１番目から第ｎ番目に向って順に判定し、
   前記ｎ個のうちのｐ番目（ｐは２以上ｎ以下の自然数）の値の電流によって前記電源の電圧が前記検知電圧を下回ることが検知されると前記ｎ個のうちのｐ番目の値より少ない値に１を超える共通の値を乗じた値の電流のみが前記メモリシステム内で消費されるように動作する、
   ことを特徴とするメモリシステム。
5. ｐ−１番目以下の値の電流のみが前記メモリシステム内で消費されるように前記メモリシステムが動作することが、前記半導体メモリでのデータの書き込みと、前記半導体メモリでのデータの読み出しと、前記半導体メモリでのデータの消去と、前記コントローラでの前記半導体メモリへのデータの書き込み指示の準備と、の並行処理の組み合わせの選択、および前記コントローラの動作周波数の変更、を用いて実現されることを特徴とする請求項１に記載のメモリシステム。

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