JP2007193533A

JP2007193533A - メモリシステム

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Publication number: JP2007193533A
Application number: JP2006010424A
Authority: JP
Inventors: Seiji Ueda; 誠次植田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-01-18
Filing date: 2006-01-18
Publication date: 2007-08-02

Abstract

【課題】内部電圧の低下によるコントローラの誤動作を防止しつつ、部品点数を削減することが可能なメモリシステムを提供することを目的とする。
【解決手段】電源電圧が供給される電源ピンと、データが転送されるデータピンとを含む複数の信号ピン１１３と、基準電圧を生成する基準電圧生成回路１１９と、電源電圧に基づいて内部電圧を生成し、基準電圧の電圧値に応じて内部電圧の電圧値を制御する内部電圧生成回路１１８と、内部電圧が供給され、ホスト機器１０１の要求に応じて不揮発性半導体メモリ１０７との間で前記データの授受を行うメモリ制御回路１１５と、内部電圧が供給され、内部電圧を動作電圧としてダミー電流を流すダミー電流発生回路１２０を具備し、メモリ制御回路１１５は、ダミー電流発生回路１２０がダミー電流を流した後に、内部電圧を動作電圧として起動することを特徴としている。
【選択図】図１

Description

本発明は、ホスト機器に接続して使用するメモリシステムに関し、例えば不揮発性半導体メモリを搭載したメモリカードに関する。

例えば、ＳＤ^ＴＭ（ＳｅｃｕｒｅＤｉｇｉｔａｌ）カードなどのメモリカードは、パーソナルコンピュータなどのホスト機器の記憶媒体として使用されている。これらのメモリカードには、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリと、不揮発性半導体メモリを制御するコントローラが搭載されている。コントローラには、外部から供給された電源電圧に基づいて内部電圧を生成するレギュレータ（内部電圧生成回路）が搭載されており、コントローラの内部回路は、生成された内部電圧で動作する。このコントローラでは、内部回路が動作することにより電流が生じ、レギュレータの出力電圧である内部電圧が低下することがある。このとき、内部電圧の電圧低下がコントローラの保証電圧範囲を超えると、内部回路が誤動作する可能性がある。

このため、従来のメモリカードは、コントローラとは別素子のコンデンサをレギュレータの出力ノードに接続し、内部電圧が供給される配線の容量を大きくすることより、内部回路の消費電流が急激に変化しても、内部電圧が追随して保証電圧範囲を超えないようにしていた。

なお、例えば特許文献１には、レギュレータの出力に、ＣＰＵ動作時と同じまたはそれ以上の電力を消費する負荷回路を接続し、電源電圧を監視してＣＰＵのリセット状態を制御する非接触ＩＣカードが開示されている。
特開平８−３０７５２号公報

しかしながら、従来のメモリカードでは、コンデンサをコントローラとは別素子として搭載するため、メモリカード全体の部品点数が増加し、メモリカードの組み立て工程が煩雑になり製造コストが増大するという問題があった。

本発明は、以上のことを鑑みてなされたものであり、内部電圧の低下によるコントローラの誤動作を防止しつつ、部品点数を削減することが可能なメモリシステムを提供することを目的とする。

上記目的を達成するために、本発明に係るメモリシステムは、ホスト機器に接続して使用するメモリシステムにおいて、前記ホスト機器から電源電圧が供給される電源ピンと、前記ホスト機器との間でデータが転送されるデータピンとを含む複数の信号ピンと、前記データを格納する不揮発性半導体メモリと、基準電圧を生成する基準電圧生成回路と、前記電源電圧に基づいて内部電圧を生成し、前記基準電圧の電圧値に応じて前記内部電圧の電圧値を制御する内部電圧生成回路と、前記内部電圧が供給され、前記ホスト機器の要求に応じて前記不揮発性半導体メモリとの間で前記データの授受を行うメモリ制御回路と、前記内部電圧が供給され、前記内部電圧を動作電圧としてダミー電流を流すダミー電流発生回路を具備し、前記メモリ制御回路は、前記ダミー電流発生回路がダミー電流を流した後に、前記内部電圧を動作電圧として起動することを特徴としている。

本発明によれば、内部電圧の低下によるコントローラの誤動作を防止しつつ、部品点数を削減することが可能なメモリシステムを提供することができる。

以下に、本発明に係るメモリシステムについての実施例を図１乃至１０を参照して説明する。なお、ここでは、メモリシステムがＳＤ^ＴＭカード（以下、メモリカードと称す）である場合を例に説明する。また、この実施例における図面の記載において、同一または類似の部分には同一または類似の符号を付している。

（第１の実施の形態）
図１は、第１の実施の形態に係るメモリカードの概略構成を示す図面である。ホスト機器１０１は、メモリカード１０２が複数装着可能なカードインタフェース１０３と、ホスト機器１０１の制御中枢をなすＣＰＵ１０４と、ＲＡＭ（Random access memory）などで構成されるシステムメモリ１０５と、ホスト機器１０１の動作などを表示する表示装置１０６とを備えている。ホスト機器１０１の例としては、パーソナルコンピュータなどの電子機器が挙げられる。

メモリカード１０２は、ホスト機器１０１のカードインタフェース１０３に装着されることにより電源の供給を受けて動作し、ホスト機器１０１からのアクセスに応じた処理を行う。このメモリカード１０２は、ＮＡＮＤ型フラッシュメモリ１０７とコントローラ１０８を有している。ＮＡＮＤ型フラッシュメモリ１０７とコントローラ１０８は、それぞれ独立にパッケージングされたＬＳＩ（Large scale integrated circuit）である。

ＮＡＮＤ型フラッシュメモリ１０７は、例えば、通常の消去がブロック（複数ページ）単位で行われる不揮発性の半導体メモリである。このブロック単位は、例えば16kByteである。また、ＮＡＮＤ型フラッシュメモリ１０７は、例えば、ページと称する単位で、データの書き込みおよび読み出しが行われるようになっている。このＮＡＮＤ型フラッシュメモリ１０７は、例えば０．０９μｍプロセス技術を用いて製作される。即ち、ＮＡＮＤ型フラッシュメモリ１０７のデザインルールは、０．１μｍ未満となっている。なお、ＮＡＮＤ型フラッシュメモリ１０７は、一つのメモリセルに１ビットの情報を記憶する２値メモリであってもよいし、一つのメモリセルに２ビット以上の情報を記憶する多値メモリであってもよい。また、メモリカード１０２を実用上有効な製品とするためには、ＮＡＮＤ型フラッシュメモリ１０７の記憶容量は1Gbyte以上であることが望ましい。

ＮＡＮＤ型フラッシュメモリ１０７のデータが書き込まれる領域（データ記憶領域）は、図１に示すように、保存されるデータに応じて複数の領域に区分けされている。ＮＡＮＤ型フラッシュメモリ１０７は、データ記憶領域として、ユーザデータを格納するユーザデータ領域１０９と、メモリカード１０２に関する管理情報を主に格納するための管理データ領域１１０と、機密データを格納する機密データ領域１１１と、重要なデータを格納するための保護データ領域１１２とを備えている。

ユーザデータ領域１０９は、メモリカード１０２を使用するユーザが自由にアクセスおよび使用することが可能な領域である。保護データ領域１１２は、メモリカード１０２に接続されたホスト機器１０１との相互認証によりホスト機器１０１の正当性が証明された場合にのみアクセスが可能となる領域である。

管理データ領域１１０は、メモリカード１０１のセキュリティ情報やメディアＩＤなどのカード情報が格納されている領域である。機密データ領域１１１は、暗号化に用いる鍵情報や認証時に使用する機密データが保存されており、ホスト機器１０１からはアクセス不可能な領域である。

コントローラ１０８は、ＮＡＮＤ型フラッシュメモリ１０７内の物理状態を管理するものとして構築されている。コントローラ１０８は、メモリカード１０２のインタフェース用端子１１３と接続されメモリカード１０２とホスト機器１０１とのインタフェースをなすＩＯインタフェース１１４と、ホスト機器１０２の要求に応じてＮＡＮＤ型フラッシュメモリ１０７との間でデータの授受を行うメモリ制御回路１１５と、制御プログラムが格納されているＲＯＭ１１６と、メモリ制御回路１１５のワーク・バッファメモリとして使用されるＳＲＡＭ（Static random access memory）１１７と、電源電圧（Ｖｄｄ）に基づいて内部電圧（Ｖｉｎ）を生成するレギュレータ１１８（内部電圧生成回路）と、基準電圧（Ｖｒｅｆ）を生成する基準電圧生成回路１１９と、ダミー電流を発生するダミー電流発生回路１２０とを備えている。

メモリ制御回路１１５は、メモリカード１０２全体の動作を制御するものである。メモリ制御回路１１５は、例えばメモリカード１０２が電源供給を受けたときに、ＲＯＭ１１６に格納されているファームウェア（制御プログラム）に基づいて所定の処理を実行することにより、各種のテーブルをＳＲＡＭ１１７上に作成する。また、メモリ制御回路１１５は、ホスト機器１０１から書き込みコマンド、読み出しコマンド、消去コマンドを受け取り、ＮＡＮＤ型フラッシュメモリ１０７に対して所定の処理を実行したり、ＳＲＡＭ１１７を通じたデータ転送処理を制御したりする。

ＲＯＭ１１６は、メモリ制御回路１１５により制御される制御プログラムなどを格納するメモリである。ＳＲＡＭ１１７は、メモリ制御回路１１５の作業エリアとして使用され、制御プログラムや各種のテーブルを記憶するメモリである。

インタフェース用端子１１３は、メモリカードがカードスロットに挿入されたときにホスト機器１０１のコネクタピンと電気的に接続される。データ信号（ＤＡＴ０〜ＤＡＴ３）は、ピンＰ１，Ｐ７，Ｐ８，Ｐ９に割り当てられている。また、ピンＰ１はカード検出信号（ＣＤ）に対しても割り当てられている。ピンＰ２はコマンド（ＣＭＤ）に、ピン５はクロック（ＣＬＫ）に割り当てられている。ピンＰ３，Ｐ６には接地電位（Ｖｓｓ）が供給され、ピンＰ４には電源電位（Ｖｄｄ）が供給される。

このような構成において、メモリカード１０２は、ホスト機器１０１のカードスロットに装着されることにより、インタフェース用端子１１３を介して、ホスト機器１０１との間の通信を行う。たとえば、メモリカード１０２のＮＡＮＤ型フラッシュメモリ１０７にデータを書き込む場合、コントローラ１０８は、ホスト機器１０１からピンＰ５に与えられるクロック信号に同期させて、ピンＰ２に与えられる書き込みコマンドをシリアルな信号として取り込む。

図２は、上述したメモリカード１０２の設定可能な動作モードとピンアサインとの関係を示すものである。本実施例において、メモリカード１０２は３つの動作モード、例えばＳＤ４ｂｉｔモード、ＳＤ１ｂｉｔモード、および、ＳＰＩモードを備えている。すなわち、ＳＤカード１００の動作モードは、ＳＤモードとＳＰＩモードとに大別される。ＳＤモードの場合、ホスト機器１０１からのバス幅変更コマンドによって、メモリカード１０２は、ＳＤ４ｂｉｔモードまたはＳＤ１ｂｉｔモードに設定される。

ここで、４つのデータ信号用のピンＰ１（ＤＡＴ３），Ｐ７（ＤＡＴ０），Ｐ８（ＤＡＴ１），Ｐ９（ＤＡＴ２）に着目すると、４ビット幅単位でデータ転送を行うＳＤ４ｂｉｔモードでは、４つのデータ信号用のピンＰ１，Ｐ７，Ｐ８，Ｐ９のすべてがデータ転送に用いられる。一方、１ビット幅単位でデータ転送を行うＳＤ１ｂｉｔモードでは、データ信号用のピンＰ７のみがデータ転送に使用される。データ信号用のピンＰ８，Ｐ９についてはまったく使用されない。

ＳＰＩモードでは、データ信号用のピンＰ７が、メモリカード１０２からホスト機器へのデータ信号線（ＤＡＴＡＯＵＴ）として用いられる。コマンド（ＣＭＤ）用のピンＰ２は、ホスト機器からメモリカード１０２へのデータ信号線（ＤＡＴＡＩＮ）として用いられる。データ信号用のピンＰ８，Ｐ９については、まったく使用されない。

基準電圧生成回路１１９は、温度特性が小さい基準電圧（Ｖｒｅｆ）を電源電圧（Ｖｄｄ）に基づいて生成する。この基準電圧生成回路１１９の例としては、バンドギャップレファレンス（ＢＧＲ）回路が挙げられる。バンドギャップレファレンス回路は公知のものが使用できるが、一例を図３に示す。

図３において、電流Ｉａ，Ｉｂ，Ｉｃは、カレントミラー回路により、Ｉａ＝Ｉｂ＝Ｉｃ＝Ｉとなる。抵抗Ｒｂの両端には１個のダイオードＤＱ１とＮ個のダイオードＤＱＮの両端に現れる電圧の差分が現れる。抵抗Ｒｃには抵抗Ｒｂに現れた電圧のＲｃ／Ｒｂ倍の電圧が加わる。また、出力電圧（基準電圧）ＶｒｅｆはＶｒｅｆ＝Ｖａ＋Ｒｃ＊Ｉ＝Ｖａ＋（Ｒｃ／Ｒｂ）＊Ｖｔ＊ｌｎ（Ｎ）となる。但し、ＶａはダイオードＤＱ１のアノード側の電位、Ｖｔはダイオードの閾値である。Ｒｂの両端に現れる電圧は正の温度特性を有し、Ｖａは負の温度特性を有するので、ＲｃとＲｂの比および並列にするダイオードの数Ｎを適切に設定すると温度依存性の少ない出力電圧Ｖｒｅｆを取り出すことができる。

レギュレータ１１８には、メモリカード１０２がホスト機器１０１のカードスロットに装着された際に、電源電圧（Ｖｄｄ）が電源電位用のピンＰ４を介して供給される。レギュレータ１１８は、電源電圧（Ｖｄｄ）に基づいて内部電圧（Ｖｉｎ）を生成する。内部電圧（Ｖｉｎ）は、電源電圧（Ｖｄｄ）よりも低い電圧である。また、レギュレータ１１８は、基準電圧（Ｖｒｅｆ）の電圧値に応じて内部電圧（Ｖｉｎ）の電圧値を制御する。レギュレータ１１８の回路構成を図４に示す。

レギュレータ１１８は、２つの抵抗Ｒ１，Ｒ２と、差動増幅回路ＯＰと、Ｎ型ＭＯＳトランジスタＴＮとにより構成されている。２つの抵抗Ｒ１，Ｒ２は直列に接続されており、この抵抗Ｒ１，Ｒ２により内部電圧Ｖｉｎと接地電位Ｖｓｓ間の電圧が分圧されている。抵抗Ｒ１と抵抗Ｒ２との接続ノードは差動増幅回路ＯＰの反転入力端に接続され、基準電圧生成回路１１９の出力ノードは差動増幅回路ＯＰの非反転入力端に接続されている。差動増幅回路ＯＰの出力端は、トランジスタＴＮのゲートに接続される。この差動増幅回路ＯＰは、抵抗Ｒ１と抵抗Ｒ２との接続ノードの電位が基準電圧Ｖｒｅｆよりも低くなったときに、トランジスタＴＮの駆動能力を上昇させてレギュレータ１１８の出力ノードを昇圧する。また、差動増幅回路ＯＰは、抵抗Ｒ１と抵抗Ｒ２との接続ノードの電位が基準電圧Ｖｒｅｆよりも高くなったときに、トランジスタＴＮの駆動能力を低下させてレギュレータ１１８の出力ノードを降圧する。これらの差動増幅回路ＯＰの制御により、レギュレータ１１８は、所望の内部電圧Ｖｉｎを生成して出力する。

ダミー電流発生回路１２０には、レギュレータ１１８が生成した内部電圧（Ｖｉｎ）が供給される。ダミー電流発生回路１２０は、メモリカード１０２がホスト機器１０１のカードスロットに装着され、クロック用のピンＰ５にクロック信号（ＣＬＫ）が供給された直後に、内部電圧（Ｖｉｎ）を動作電圧としてダミー電流を流す。このダミー電流により、レギュレータ１１８の出力電圧（内部電圧）は一時的に低下する。しかし、内部電圧（Ｖｉｎ）が低下すると、内部電圧（Ｖｉｎ）が上昇するようにレギュレータ１１８は動作するため、一定の時間が経過すると、内部電圧（Ｖｉｎ）はダミー電流発生前の電圧値に回復する。

また、ダミー電流発生回路１２０は、その一端がレギュレータ１１８の出力ノードに接続され、他端が接地電源に接続されたスイッチ素子（図示せず）を有している。ダミー電流発生回路１２０は、このスイッチ素子を導通状態とすることでレギュレータ１１８の出力ノードから接地電源にダミー電流を流す。

レギュレータ１１８が生成した内部電圧（Ｖｉｎ）は、メモリ制御回路１１５にも供給される。メモリ制御回路１１５は、この内部電圧（Ｖｉｎ）を動作電圧として動作する。メモリカード１０２の起動時には、メモリ制御回路１１５は、ダミー電流発生回路１２０がダミー電流を発生した後に、内部電圧（Ｖｉｎ）を動作電圧として起動する。

次に、本実施形態のメモリカードの動作について図５および図６を参照して説明する。図５は、本実施形態のメモリカードの動作手順を示すフローチャートである。図６は、クロック信号（ＣＬＫ）が供給されるタイミングと内部電圧（Ｖｉｎ）の消費電流との関係を示す説明図である。図６中の横軸は、時間を示している。また、図６中の縦軸は、内部電圧（Ｖｉｎ）が供給されている回路（メモリ制御回路１１５およびダミー電流発生回路１２０）での消費電流を示している。

まず、ホスト機器１０１のカードスロットにメモリカード１０２を挿入する（ステップＳ１１）。すると、ホスト機器１０１からメモリカード１０２へのクロック信号（ＣＬＫ）の供給が時刻ｔ１１に開始する（ステップＳ１１）。次に、クロック信号の供給が開始されてから２サイクル後の立ち上がりエッジに同期して（時刻ｔ１２）、ダミー電流発生回路１２０がダミー電流を発生させる（ステップＳ１３）。このダミー電流により消費電流が上昇する。続いて、ダミー電流の発生から１サイクル後の立ち上がりエッジに同期して（時刻ｔ１３）、メモリ制御回路１１５が動作を開始する（ステップＳ１４）。そして、所定時間が経過した時刻ｔ１４に、メモリ制御回路１１５が本格的な動作を開始する。

このように、本実施形態のメモリカードは、起動時に、メモリ制御回路１１５の動作開始に先立ってダミー電流を流すことにより、メモリカードの消費電流を段階的に増加させている。このため、消費電流の急激な増加に起因して内部電圧（Ｖｉｎ）が保証電圧範囲を超えることを防止することができる。

また、本実施形態のメモリカードは、クロック信号（ＣＬＫ）の供給開始をトリガーとしてダミー電流を発生させている。このため、起動時の適切なタイミングでダミー電流を発生することができる。

更に、本実施形態のメモリカードは、ダミー電流発生回路１２０を用いてメモリ制御回路１１５の誤動作を防止している。このため、コントローラ１０８とは別素子のコンデンサをレギュレータ１１８の出力ノードに接続しなくとも、メモリ制御回路１１５の誤動作を防止することが可能となり、メモリカード全体の部品点数を削減することができる。

（第２の実施の形態）
第１の実施の形態では、クロック信号（ＣＬＫ）の供給が開始されたときにダミー電流を発生させる場合を説明したが、ダミー電流を発生させるタイミングはこの場合に限られない。第２の実施の形態では、メモリカードにリセット信号が供給されたときにダミー電流を発生させる場合を説明する。

本実施形態のメモリカードの動作について図７および図８を参照して説明する。図７は、本実施形態のメモリカードの動作手順を示すフローチャートである。図８は、リセットコマンドが供給されるタイミングと内部電圧（Ｖｉｎ）の消費電流との関係を示す説明図である。

まず、メモリカード１０２は、コマンド用のピン（ＣＭＤ）を介してリセットコマンドＲ１をホスト機器１０１から受信する（ステップＳ２１）。このリセットコマンドＲ１は、メモリカード１０２を初期化するためのコマンドである。また、メモリカード１０２がリセットコマンドを受信したときに、ダミー電流発生回路１２０はダミー電流を発生させる（ステップＳ２２）。このダミー電流により消費電流が上昇する。続いて、メモリ制御回路１１５が内部電圧（Ｖｉｎ）を動作電圧として動作を開始する（ステップＳ２３）。つまり、メモリ制御回路１１５は、ダミー電流発生回路１２０がダミー電流を発生させた後に、リセットコマンドＲ１をデコードし所定の初期化処理を行う。

一般的に、リセットコマンドが供給された直後は、コントローラ１０８内の一部の回路しか動作していない。このため、リセットコマンドが供給されたときにダミー電流を発生させ、その後にコントローラ１０８の本格的な動作を開始することで、内部電圧（Ｖｉｎ）の消費電流を段階的に増加させることができる。また、その他の効果においても、本実施の形態に係るメモリカードは、第１の実施の形態と同様の効果を得ることができる。

（第３の実施の形態）
第３の実施の形態では。転送系のコマンドをメモリカード１０２が受信したときにダミー電流を発生させる場合を説明する。ここで、転送系のコマンドとは、データ信号（ＤＡＴ０〜ＤＡＴ３）用のピンＰ１，Ｐ７，Ｐ８，Ｐ９の少なくとも１つがホスト機器１０１とメモリカード１０２との間のデータ転送に使用されるコマンドのことをいう。

以下に、本実施形態のメモリカードの動作について図９および図１０を参照して説明する。図９は、本実施形態のメモリカードの動作手順を示すフローチャートである。図１０は、転送系のコマンドが供給されるタイミングと内部電圧（Ｖｉｎ）の消費電流との関係を示す説明図である。なお、ここでは、ホスト機器１０１がメモリカード１０２に対してシングルライトを行う場合を例に挙げて説明するが、シングルリードなどの他の転送系のコマンドの場合にも本発明は適用できる。

まず、コマンド（ＣＭＤ）ラインを介して、ホスト機器１０１からメモリカード１０２へライトコマンドＷ１が入力される（ステップＳ３１）。メモリカード１０２がライトコマンドＷ１を受信すると、ダミー電流発生回路１２０はダミー電流を発生させる（ステップＳ３２）。次に、メモリ制御回路１１５が内部電圧（Ｖｉｎ）を動作電圧として動作を開始し（ステップＳ３３）、コマンド（ＣＭＤ）用のピンＰ２からレスポンス信号（Ｒｅｓ）をホスト機器１０１に返信する。続いて、ホスト機器１０１からデータ０（ＤＡＴ０）〜データ３（ＤＡＴ３）のラインを介してメモリカード１０２へ転送データであるデータブロックが転送される。メモリ制御回路１１５は、データブロックを受信した段階で、データ転送中にエラーが発生したかどうかのエラー発生状況を通知するＣＲＣステータス信号を、データ０ラインよりホスト機器１０１へ返信する。さらに、このデータブロックがメモリ制御回路１１５によりＮＡＮＤ型フラッシュメモリ１０７に書き込まれるまで、データ０ラインは書き込み中であることを示すビジー（Ｂｕｓｙ）状態（“Ｌ”）となる。

このように、本実施の形態においても、転送系のコマンドが供給された直後にダミー電流を流すため、第１及び第２の実施の形態と同様、消費電流の急激な増加に起因して内部電圧（Ｖｉｎ）が保証電圧範囲を超えることを防止することができる。

なお、以上の実施の形態においては、メモリシステムがＳＤ^ＴＭカードである場合を例に説明した。しかしながら、本発明はＳＤ^ＴＭカードに限定されず、例えばＵＳＢ（Universal serial bus）メモリなどの他のメモリシステムにも適用することができる。

また、以上の実施の形態においては、不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、不揮発性半導体メモリはＮＡＮＤ型フラッシュメモリに限定されない。

このように、本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。

以上、詳述したように、本発明に係るメモリシステムの特徴をまとめると以下の通りになる。

本発明に係るメモリシステムは、ホスト機器に接続して使用するメモリシステムにおいて、前記ホスト機器から電源電圧が供給される電源ピンと、前記ホスト機器との間でデータが転送されるデータピンとを含む複数の信号ピンと、前記データを格納する不揮発性半導体メモリと、基準電圧を生成する基準電圧生成回路と、前記電源電圧に基づいて内部電圧を生成し、前記基準電圧の電圧値に応じて前記内部電圧の電圧値を制御する内部電圧生成回路と、前記内部電圧が供給され、前記ホスト機器の要求に応じて前記不揮発性半導体メモリとの間で前記データの授受を行うメモリ制御回路と、前記内部電圧が供給され、前記内部電圧を動作電圧としてダミー電流を流すダミー電流発生回路を具備し、前記メモリ制御回路は、前記ダミー電流発生回路がダミー電流を流した後に、前記内部電圧を動作電圧として起動することを特徴としている。

また、本発明に係るメモリシステムは、前記複数の信号ピンは、前記ホスト機器からクロック信号が供給されるクロックピンを更に含み、前記ダミー電流発生回路は、前記クロック信号の供給が開始されたときに前記ダミー電流を流すことを特徴としている。

更に、本発明に係るメモリシステムは、前記複数のピンは、前記ホスト機器からコマンド信号が供給されるコマンドピンを更に含み、前記ダミー電流発生回路は、前記ホスト機器から前記コマンドピンにリセットコマンドが供給されたときに前記ダミー電流を流すことを特徴としている。

更に、本発明に係るメモリシステムは、前記複数のピンは、前記ホスト機器からコマンド信号が供給されるコマンドピンを更に含み、前記ダミー電流発生回路は、前記ホスト機器から前記コマンドピンに転送系のコマンドが供給されたときに前記ダミー電流を流すことを特徴としている。

更に、本発明に係るメモリシステムは、前記ダミー電流発生回路は、その一端が前記内部電圧生成回路の出力ノードに接続され、他端が接地電源に接続されたスイッチ素子を有し、前記スイッチ素子を導通状態とすることで前記内部電圧生成回路の出力ノードから前記接地電源に前記ダミー電流を流すことを特徴としている。

本発明の実施の形態に係るメモリカードの基本構成を示す概略図。本発明の実施の形態に係るメモリカードの設定可能な動作モードとピンアサインとの関係を示す説明図。バンドギャップレファレンス回路の構成を示す回路図。レギュレータの構成を示す回路図。本発明の第１の実施の形態に係るメモリカードの動作手順を示すフローチャート。本発明の第１の実施の形態に係るメモリカードのダミー電流を流すタイミングを示す説明図。本発明の第２の実施の形態に係るメモリカードの動作手順を示すフローチャート。本発明の第２の実施の形態に係るメモリカードのダミー電流を流すタイミングを示す説明図。本発明の第３の実施の形態に係るメモリカードの動作手順を示すフローチャート。本発明の第３の実施の形態に係るメモリカードのダミー電流を流すタイミングを示す説明図。

符号の説明

１０１…ホスト機器
１０２…メモリカード
１０３…カードインタフェース
１０４…ＣＰＵ
１０５…システムメモリ
１０６…表示装置
１０７…ＮＡＮＤ型フラッシュメモリ
１０８…コントローラ
１０９…ユーザデータ領域
１１０…管理データ領域
１１１…機密データ領域
１１２…保護データ領域
１１３…インタフェース用端子
１１４…ＩＯインタフェース
１１５…メモリ制御回路
１１６…ＲＯＭ
１１７…ＳＲＡＭ
１１８…レギュレータ
１１９…基準電圧発生回路
１２０…ダミー電流発生回路

Claims

ホスト機器に接続して使用するメモリシステムにおいて、
前記ホスト機器から電源電圧が供給される電源ピンと、前記ホスト機器との間でデータが転送されるデータピンとを含む複数の信号ピンと、
前記データを格納する不揮発性半導体メモリと、
基準電圧を生成する基準電圧生成回路と、
前記電源電圧に基づいて内部電圧を生成し、前記基準電圧の電圧値に応じて前記内部電圧の電圧値を制御する内部電圧生成回路と、
前記内部電圧が供給され、前記ホスト機器の要求に応じて前記不揮発性半導体メモリとの間で前記データの授受を行うメモリ制御回路と、
前記内部電圧が供給され、前記内部電圧を動作電圧としてダミー電流を流すダミー電流発生回路を具備し、
前記メモリ制御回路は、前記ダミー電流発生回路がダミー電流を流した後に、前記内部電圧を動作電圧として起動することを特徴とするメモリシステム。
前記複数の信号ピンは、前記ホスト機器からクロック信号が供給されるクロックピンを更に含み、
前記ダミー電流発生回路は、前記クロック信号の供給が開始されたときに前記ダミー電流を流すことを特徴とする請求項１記載のメモリシステム。
前記複数のピンは、前記ホスト機器からコマンド信号が供給されるコマンドピンを更に含み、
前記ダミー電流発生回路は、前記ホスト機器から前記コマンドピンにリセットコマンドが供給されたときに前記ダミー電流を流すことを特徴とする請求項１記載のメモリシステム。
前記複数のピンは、前記ホスト機器からコマンド信号が供給されるコマンドピンを更に含み、
前記ダミー電流発生回路は、前記ホスト機器から前記コマンドピンに転送系のコマンドが供給されたときに前記ダミー電流を流すことを特徴とする請求項１記載のメモリシステム。
前記ダミー電流発生回路は、その一端が前記内部電圧生成回路の出力ノードに接続され、他端が接地電源に接続されたスイッチ素子を有し、前記スイッチ素子を導通状態とすることで前記内部電圧生成回路の出力ノードから前記接地電源に前記ダミー電流を流すことを特徴とする請求項１乃至４のいずれか１項に記載のメモリシステム。