JPH11296430A - 記憶装置およびフラッシュメモリ - Google Patents
記憶装置およびフラッシュメモリInfo
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- JPH11296430A JPH11296430A JP9586098A JP9586098A JPH11296430A JP H11296430 A JPH11296430 A JP H11296430A JP 9586098 A JP9586098 A JP 9586098A JP 9586098 A JP9586098 A JP 9586098A JP H11296430 A JPH11296430 A JP H11296430A
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- JP
- Japan
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- memory
- chip
- control
- flash memory
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Abstract
(57)【要約】
【課題】 従来のフラッシュカードに用いられているフ
ラッシュメモリは高機能の制御回路を内蔵していたた
め、制御回路のチップ全体に占める割合は大きく、それ
によって従来のフラッシュメモリのチップサイズは比較
的大きく、これを用いたメモリカードの大容量化が困難
であるという課題があった。 【解決手段】 メモリチップに内蔵されていた制御回路
や電源回路など各チップに重複して設けられていた機能
をゲートアレイなどで構成される共通のコントローラチ
ップに移植して、メモリカードを構成するメモリチップ
からそのような回路を除去するようにした。
ラッシュメモリは高機能の制御回路を内蔵していたた
め、制御回路のチップ全体に占める割合は大きく、それ
によって従来のフラッシュメモリのチップサイズは比較
的大きく、これを用いたメモリカードの大容量化が困難
であるという課題があった。 【解決手段】 メモリチップに内蔵されていた制御回路
や電源回路など各チップに重複して設けられていた機能
をゲートアレイなどで構成される共通のコントローラチ
ップに移植して、メモリカードを構成するメモリチップ
からそのような回路を除去するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体メモ
リからなる記憶装置さらにはメモリカードに適用して有
効な技術に関し、例えば複数個のフラッシュメモリチッ
プを内蔵したメモリカードに利用して有効な技術に関す
る。
リからなる記憶装置さらにはメモリカードに適用して有
効な技術に関し、例えば複数個のフラッシュメモリチッ
プを内蔵したメモリカードに利用して有効な技術に関す
る。
【０００２】
【従来の技術】半導体メモリを内蔵したメモリカードの
一つに記憶データを所定の単位で電気的に一括消去可能
な不揮発性のフラッシュメモリを複数個を内蔵したフラ
ッシュカードと呼ばれるメモリカードがある。従来のフ
ラッシュカードに使用されているフラッシュメモリは、
メモリカード以外のシステムにも適用可能な汎用メモリ
として提供されているものであり、チップ内に高機能の
制御回路や書込み、消去等に必要な複数の電源電圧を発
生する電源回路を内蔵し、外部から書込みや消去を指令
するコマンドを入力するとチップ内の制御回路が自動的
に書込みや消去を行なうように構成されていた。
一つに記憶データを所定の単位で電気的に一括消去可能
な不揮発性のフラッシュメモリを複数個を内蔵したフラ
ッシュカードと呼ばれるメモリカードがある。従来のフ
ラッシュカードに使用されているフラッシュメモリは、
メモリカード以外のシステムにも適用可能な汎用メモリ
として提供されているものであり、チップ内に高機能の
制御回路や書込み、消去等に必要な複数の電源電圧を発
生する電源回路を内蔵し、外部から書込みや消去を指令
するコマンドを入力するとチップ内の制御回路が自動的
に書込みや消去を行なうように構成されていた。
【０００３】
【発明が解決しようとする課題】従来のフラッシュカー
ドに用いられているフラッシュメモリは高機能の制御回
路および電源回路を内蔵したもので、制御回路および電
源回路のチップ全体に占める割合は１２〜１５％にも達
しており、それによって従来のフラッシュメモリのチッ
プサイズは比較的大きなものになっていた。一方、フラ
ッシュカードは、規格によってその外形および寸法が決
められており、フラッシュメモリのチップサイズが大き
いほどカードに内蔵できるチップの数は制限されてしま
い、記憶容量もそれほど大きなものがなかった。
ドに用いられているフラッシュメモリは高機能の制御回
路および電源回路を内蔵したもので、制御回路および電
源回路のチップ全体に占める割合は１２〜１５％にも達
しており、それによって従来のフラッシュメモリのチッ
プサイズは比較的大きなものになっていた。一方、フラ
ッシュカードは、規格によってその外形および寸法が決
められており、フラッシュメモリのチップサイズが大き
いほどカードに内蔵できるチップの数は制限されてしま
い、記憶容量もそれほど大きなものがなかった。
【０００４】この発明の目的は、メモリチップのサイズ
を低減しもって外形寸法の制限のあるメモリカードに搭
載可能なメモリチップの数を増加させメモリカードの大
容量化を可能にする技術を提供することにある。
を低減しもって外形寸法の制限のあるメモリカードに搭
載可能なメモリチップの数を増加させメモリカードの大
容量化を可能にする技術を提供することにある。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００７】すなわち、従来メモリチップに内蔵されて
いた制御回路や電源回路など各チップに重複して設けら
れていた機能をゲートアレイなどで構成される共通のコ
ントローラチップに移植して、メモリカードを構成する
メモリチップからそのような回路を除去するようにした
ものである。
いた制御回路や電源回路など各チップに重複して設けら
れていた機能をゲートアレイなどで構成される共通のコ
ントローラチップに移植して、メモリカードを構成する
メモリチップからそのような回路を除去するようにした
ものである。
【０００８】具体的には、複数のメモリチップとこれら
のメモリチップの選択信号および読出し・書込み制御信
号を形成する制御用チップを内蔵した記憶装置におい
て、各メモリチップに共通の制御回路および電源回路が
上記制御用チップに設けられているとともに、上記制御
用チップは上記複数のメモリチップのうち一つを選択し
て上記制御回路において形成される制御信号および上記
電源回路において発生される電圧を上記選択されたメモ
リチップに供給して動作を行なわせるように構成したも
のである。
のメモリチップの選択信号および読出し・書込み制御信
号を形成する制御用チップを内蔵した記憶装置におい
て、各メモリチップに共通の制御回路および電源回路が
上記制御用チップに設けられているとともに、上記制御
用チップは上記複数のメモリチップのうち一つを選択し
て上記制御回路において形成される制御信号および上記
電源回路において発生される電圧を上記選択されたメモ
リチップに供給して動作を行なわせるように構成したも
のである。
【０００９】上記した手段によれば、１つ１つのメモリ
チップのサイズが小さくなり、これによってカードに内
蔵可能なメモリチップの数が増加し、メモリカードの大
容量化が可能になるとともに、メモリチップの原価を低
減でき、メモリカードのコストを下げることができる。
チップのサイズが小さくなり、これによってカードに内
蔵可能なメモリチップの数が増加し、メモリカードの大
容量化が可能になるとともに、メモリチップの原価を低
減でき、メモリカードのコストを下げることができる。
【００１０】上記メモリチップが電気的に書込み消去可
能な不揮発性メモリである場合には、書込み、消去に多
数の電源電圧が必要となりかつ書込みパルスの制御など
動作も複雑であるので、本発明は不揮発性メモリからな
るメモリカードに適用すると特に有効である。
能な不揮発性メモリである場合には、書込み、消去に多
数の電源電圧が必要となりかつ書込みパルスの制御など
動作も複雑であるので、本発明は不揮発性メモリからな
るメモリカードに適用すると特に有効である。
【００１１】また、上記制御用チップはゲートアレイに
より構成すると良い。これによって、搭載されるメモリ
チップの数や仕様（例えば書込み電圧等）が変わっても
対応がし易くなる。
より構成すると良い。これによって、搭載されるメモリ
チップの数や仕様（例えば書込み電圧等）が変わっても
対応がし易くなる。
【００１２】さらに、メモリカードやメモリモジュール
を構成するフラッシュメモリは、複数個の不揮発性記憶
素子がマトリックス状に配設されたメモリセルアレイ
と、Ｘ系アドレス信号をデコードして上記メモリセルア
レイ内のワード線を選択するＸデコーダと、Ｙ系アドレ
ス信号をデコードして上記メモリセルアレイ内のデータ
線を選択するＹデコーダと、上記Ｘデコーダのデコード
出力によって選択されたワード線に接続されたメモリセ
ルからデータ線に読み出されたデータを増幅して保持す
るセンスアンプと、上記Ｙデコーダのデコード出力によ
って上記センスアンプのうちＹ系アドレス信号に対応し
たものを選択するＹゲート回路と、該Ｙゲート回路によ
り選択されたデータを外部へ出力するためのデータ出力
バッファと、入力された書込みデータを上記Ｙゲート回
路を介してメモリセルアレイに供給するデータ入力バッ
ファと、外部から入力されたチップ選択信号や読出し・
書込み制御信号などの制御信号に基づいてチップ内部の
制御信号を形成する制御回路とから構成されると良い。
を構成するフラッシュメモリは、複数個の不揮発性記憶
素子がマトリックス状に配設されたメモリセルアレイ
と、Ｘ系アドレス信号をデコードして上記メモリセルア
レイ内のワード線を選択するＸデコーダと、Ｙ系アドレ
ス信号をデコードして上記メモリセルアレイ内のデータ
線を選択するＹデコーダと、上記Ｘデコーダのデコード
出力によって選択されたワード線に接続されたメモリセ
ルからデータ線に読み出されたデータを増幅して保持す
るセンスアンプと、上記Ｙデコーダのデコード出力によ
って上記センスアンプのうちＹ系アドレス信号に対応し
たものを選択するＹゲート回路と、該Ｙゲート回路によ
り選択されたデータを外部へ出力するためのデータ出力
バッファと、入力された書込みデータを上記Ｙゲート回
路を介してメモリセルアレイに供給するデータ入力バッ
ファと、外部から入力されたチップ選択信号や読出し・
書込み制御信号などの制御信号に基づいてチップ内部の
制御信号を形成する制御回路とから構成されると良い。
【００１３】これによって、従来のフラッシュメモリに
設けられていた高機能の制御回路および電源回路がなく
なり、チップサイズが小さくなる。
設けられていた高機能の制御回路および電源回路がなく
なり、チップサイズが小さくなる。
【００１４】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１５】図１は、本発明を適用したフラッシュメモ
リカードの第１の実施例を示す。
リカードの第１の実施例を示す。
【００１６】この実施例のメモリカードは、特に制限さ
れないが、ｎ個のフラッシュメモリチップＦＭ１〜ＦＭ
ｎと、外部とのインタフェースおよびバスの切換え、ア
ドレス信号や制御信号に基づいて各メモリチップに対す
る選択信号の形成、ＥＣＣコードの生成、チェック等の
機能を有するコントローラチップＣＯＮＴ、外部から供
給されるコマンドに基づいてフラッシュメモリチップに
対する書込み、読出し制御などを行なうマイクロプロセ
ッサＣＰＵとがプリント配線基板１０上に搭載され、全
体が樹脂等によりモールドされて構成される。
れないが、ｎ個のフラッシュメモリチップＦＭ１〜ＦＭ
ｎと、外部とのインタフェースおよびバスの切換え、ア
ドレス信号や制御信号に基づいて各メモリチップに対す
る選択信号の形成、ＥＣＣコードの生成、チェック等の
機能を有するコントローラチップＣＯＮＴ、外部から供
給されるコマンドに基づいてフラッシュメモリチップに
対する書込み、読出し制御などを行なうマイクロプロセ
ッサＣＰＵとがプリント配線基板１０上に搭載され、全
体が樹脂等によりモールドされて構成される。
【００１７】上記コントローラチップＣＯＮＴは、基板
１０上に形成されたアドレス＆コントロールバス１１お
よびデータバス１２を介して上記フラッシュメモリチッ
プＦＭ１〜ＦＭｎに接続されるとともに、外部のパーソ
ナルコンピュータ本体などのカードスロットに挿入され
る外部端子１４に接続され、フラッシュメモリチップＦ
Ｍ１〜ＦＭｎに対するアクセスはすべてコントローラチ
ップＣＯＮＴを介して行なわれるように構成されてい
る。マイクロプロセッサＣＰＵからメモリチップＦＭ１
〜ＦＭｎに制御信号を供給するようにしてもよい。
１０上に形成されたアドレス＆コントロールバス１１お
よびデータバス１２を介して上記フラッシュメモリチッ
プＦＭ１〜ＦＭｎに接続されるとともに、外部のパーソ
ナルコンピュータ本体などのカードスロットに挿入され
る外部端子１４に接続され、フラッシュメモリチップＦ
Ｍ１〜ＦＭｎに対するアクセスはすべてコントローラチ
ップＣＯＮＴを介して行なわれるように構成されてい
る。マイクロプロセッサＣＰＵからメモリチップＦＭ１
〜ＦＭｎに制御信号を供給するようにしてもよい。
【００１８】なお、図１において１６は上記コントロー
ラチップＣＯＮＴおよびフラッシュメモリチップＦＭ１
〜ＦＭｎに供給される電源電圧Ｖｃｃが印加される外部
電源端子、１７は接地電位が印加される外部接地端子で
ある。
ラチップＣＯＮＴおよびフラッシュメモリチップＦＭ１
〜ＦＭｎに供給される電源電圧Ｖｃｃが印加される外部
電源端子、１７は接地電位が印加される外部接地端子で
ある。
【００１９】上記コントローラチップＣＯＮＴの機能は
１個ないし数個の半導体チップで構成されてもよいが、
この実施例では、１つのゲートアレイで構成され、搭載
されるチップの数や仕様（例えば書込み電圧等）が変わ
っても対応がし易くなっている。しかも、この実施例で
は、従来は各フラッシュメモリチップ内に設けられてい
た書込み電圧Ｖｗや読出し電圧Ｖｒ、消去電圧Ｖｅ、書
込みベリファイ電圧Ｖwv、消去ベリファイ電圧Ｖevなど
を発生する電源回路が上記コントローラチップＣＯＮＴ
に設けられ、発生された電源電圧は電源ライン群１３を
介して各フラッシュメモリチップＦＭ１〜ＦＭｎに供給
されるように構成されている。
１個ないし数個の半導体チップで構成されてもよいが、
この実施例では、１つのゲートアレイで構成され、搭載
されるチップの数や仕様（例えば書込み電圧等）が変わ
っても対応がし易くなっている。しかも、この実施例で
は、従来は各フラッシュメモリチップ内に設けられてい
た書込み電圧Ｖｗや読出し電圧Ｖｒ、消去電圧Ｖｅ、書
込みベリファイ電圧Ｖwv、消去ベリファイ電圧Ｖevなど
を発生する電源回路が上記コントローラチップＣＯＮＴ
に設けられ、発生された電源電圧は電源ライン群１３を
介して各フラッシュメモリチップＦＭ１〜ＦＭｎに供給
されるように構成されている。
【００２０】また、この実施例では、従来のフラッシュ
メモリチップに内蔵されていた制御回路の機能は、コン
トローラチップＣＯＮＴとマイクロプロセッサＣＰＵと
によって実現されるように構成されている。そして、こ
れに応じて、各フラッシュメモリチップＦＭ１〜ＦＭｎ
からは従来のフラッシュメモリチップに内蔵されていた
電源回路および制御回路が削除された構成とされてい
る。これによって、フラッシュメモリチップのサイズが
６〜８％低減されるようになる。
メモリチップに内蔵されていた制御回路の機能は、コン
トローラチップＣＯＮＴとマイクロプロセッサＣＰＵと
によって実現されるように構成されている。そして、こ
れに応じて、各フラッシュメモリチップＦＭ１〜ＦＭｎ
からは従来のフラッシュメモリチップに内蔵されていた
電源回路および制御回路が削除された構成とされてい
る。これによって、フラッシュメモリチップのサイズが
６〜８％低減されるようになる。
【００２１】図２は、本発明を適用したフラッシュメモ
リカードの第２の実施例を示す。図１の実施例ではコン
トローラチップＣＯＮＴとマイクロプロセッサＣＰＵと
が別個のチップで構成されているが、この実施例では、
マイクロプロセッサＣＰＵをコントローラチップＣＯＮ
Ｔへ取り込んで１チップ化したものである。このような
チップは、ＣＰＵコアと呼ばれるマクロセルを内蔵した
ゲートアレイとして既に提供されており、それを使用す
ることができる。これによって、メモリカードに搭載可
能なメモリチップの数を増加させることができる。
リカードの第２の実施例を示す。図１の実施例ではコン
トローラチップＣＯＮＴとマイクロプロセッサＣＰＵと
が別個のチップで構成されているが、この実施例では、
マイクロプロセッサＣＰＵをコントローラチップＣＯＮ
Ｔへ取り込んで１チップ化したものである。このような
チップは、ＣＰＵコアと呼ばれるマクロセルを内蔵した
ゲートアレイとして既に提供されており、それを使用す
ることができる。これによって、メモリカードに搭載可
能なメモリチップの数を増加させることができる。
【００２２】図３は、上記実施例のフラッシュカードに
使用されるフラッシュメモリチップの一実施例を示す。
使用されるフラッシュメモリチップの一実施例を示す。
【００２３】図３に示すように、この実施例のフラッシ
ュメモリチップは、例えば１６Ｍビットのような複数個
のメモリセルがマトリックス状に配設されたメモリセル
アレイ２１と、外部より入力されるＸ系アドレス信号Ａ
Ｘを取り込んでデコードして上記メモリセルアレイ内の
ワード線を選択するＸデコーダ２２と、外部（コントロ
ーラチップＣＯＮＴ）より入力されるＹ系アドレス信号
ＡＹを取り込んでデコードして上記メモリセルアレイ内
のデータ線を選択するＹデコーダ２３と、上記Ｘデコー
ダ２２のデコード出力によって選択されたメモリセルア
レイ１１内の被選択ワード線に接続されたメモリセルか
らデータ線に読み出されたデータを増幅して保持するセ
ンスアンプ２４と、上記Ｙデコーダ２３のデコード出力
によって上記センスアンプ２４のうちＹ系アドレス信号
に対応したものを選択するＹゲート回路２５と、Ｙゲー
ト回路２５で選択されたデータを外部へ出力するための
データ出力バッファ２６と、入力された書込みデータを
上記Ｙゲート回路２５を介してメモリセルアレイ２１に
供給するデータ入力バッファ２７と、外部（コントロー
ラチップＣＯＮＴ）から入力されたチップ選択信号／Ｃ
Ｅやリード・ライト制御信号／ＷＥ、出力制御信号／Ｏ
Ｅなどに基づいてチップ内部の制御信号を形成する簡易
な制御回路２８などから構成されている。
ュメモリチップは、例えば１６Ｍビットのような複数個
のメモリセルがマトリックス状に配設されたメモリセル
アレイ２１と、外部より入力されるＸ系アドレス信号Ａ
Ｘを取り込んでデコードして上記メモリセルアレイ内の
ワード線を選択するＸデコーダ２２と、外部（コントロ
ーラチップＣＯＮＴ）より入力されるＹ系アドレス信号
ＡＹを取り込んでデコードして上記メモリセルアレイ内
のデータ線を選択するＹデコーダ２３と、上記Ｘデコー
ダ２２のデコード出力によって選択されたメモリセルア
レイ１１内の被選択ワード線に接続されたメモリセルか
らデータ線に読み出されたデータを増幅して保持するセ
ンスアンプ２４と、上記Ｙデコーダ２３のデコード出力
によって上記センスアンプ２４のうちＹ系アドレス信号
に対応したものを選択するＹゲート回路２５と、Ｙゲー
ト回路２５で選択されたデータを外部へ出力するための
データ出力バッファ２６と、入力された書込みデータを
上記Ｙゲート回路２５を介してメモリセルアレイ２１に
供給するデータ入力バッファ２７と、外部（コントロー
ラチップＣＯＮＴ）から入力されたチップ選択信号／Ｃ
Ｅやリード・ライト制御信号／ＷＥ、出力制御信号／Ｏ
Ｅなどに基づいてチップ内部の制御信号を形成する簡易
な制御回路２８などから構成されている。
【００２４】なお、図３に示すフラッシュメモリチップ
では、動作モードに応じて電圧の切換えを行なう電源切
換え回路がＸデコーダ２２に設けられているが、この電
源切換え回路も上記コントローラチップＣＯＮＴに設け
るようにしてもよい。
では、動作モードに応じて電圧の切換えを行なう電源切
換え回路がＸデコーダ２２に設けられているが、この電
源切換え回路も上記コントローラチップＣＯＮＴに設け
るようにしてもよい。
【００２５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、制御用チップとしてのコントローラチップ
をゲートアレイで構成したが、専用のＬＳＩとして構成
してもよいことはいうまでもない。また、各フラッシュ
メモリチップは従来と同様に各々が樹脂でモールドされ
ていても良いが、各チップをモールドせずにベアチップ
としてコントローラチップとともにプリント基板１０上
に搭載し、全体を樹脂でモールドするようにしても良
い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、制御用チップとしてのコントローラチップ
をゲートアレイで構成したが、専用のＬＳＩとして構成
してもよいことはいうまでもない。また、各フラッシュ
メモリチップは従来と同様に各々が樹脂でモールドされ
ていても良いが、各チップをモールドせずにベアチップ
としてコントローラチップとともにプリント基板１０上
に搭載し、全体を樹脂でモールドするようにしても良
い。
【００２６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリを内蔵したメモリカードに適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、ＥＥＰＲＯＭチップやＲＡＭチップを内蔵したメモ
リカードあるいは複数のメモリチップを１枚のボード上
に搭載してなるメモリモジュールなどにも利用すること
ができる。
なされた発明をその背景となった利用分野であるフラッ
シュメモリを内蔵したメモリカードに適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、ＥＥＰＲＯＭチップやＲＡＭチップを内蔵したメモ
リカードあるいは複数のメモリチップを１枚のボード上
に搭載してなるメモリモジュールなどにも利用すること
ができる。
【００２７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００２８】すなわち、この発明に従うと、メモリチッ
プのサイズが低減されこれによって外形寸法の制限のあ
るメモリカードに搭載可能なメモリチップの数が増加さ
れ、その結果メモリカードの大容量化を可能になるとい
う効果がある。
プのサイズが低減されこれによって外形寸法の制限のあ
るメモリカードに搭載可能なメモリチップの数が増加さ
れ、その結果メモリカードの大容量化を可能になるとい
う効果がある。
【図１】本発明を適用したフラッシュメモリカードの第
１の実施例を示すブロック図である。
１の実施例を示すブロック図である。
【図２】本発明を適用したフラッシュメモリカードの第
２の実施例を示すブロック図である。
２の実施例を示すブロック図である。
【図３】本発明のメモリカードに使用して好適なフラッ
シュメモリの構成例を示すブロック図である。
シュメモリの構成例を示すブロック図である。
ＣＯＮＴ コントローラチップ ＦＭ１〜ＦＭｎ フラッシュメモリチップ ＣＰＵ マイクロプロセッサ １０ プリント配線基板 １１ アドレスバス＆コントロールバス １２ データバス １３ 電源ライン群 １４ 外部端子 ２１ メモリセルアレイ ２２ Ｘデコーダ ２３ Ｙデコーダ ２４ センスアンプ ２５ Ｙゲート回路 ２６ データ出力バッファ ２７ データ入力バッファ ２８ 制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 深澤 真一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 和田 武史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (4)
- 【請求項１】 複数のメモリチップとこれらのメモリチ
ップの選択信号および読出し・書込み制御信号を形成す
る制御用チップを内蔵した記憶装置において、各メモリ
チップに共通の制御回路および電源回路が上記制御用チ
ップに設けられているとともに、上記制御用チップは上
記複数のメモリチップのうち一つを選択して上記制御回
路において形成される制御信号および上記電源回路にお
いて発生される電圧を上記選択されたメモリチップに供
給して動作を行なわせるように構成されてなることを特
徴とする記憶装置。 - 【請求項２】 上記メモリチップは電気的に書込み消去
可能な不揮発性メモリであることを特徴とする請求項１
に記載の記憶装置。 - 【請求項３】 上記制御用チップはゲートアレイにより
構成されてなることを特徴とする請求項１または２に記
載の記憶装置。 - 【請求項４】 複数個の不揮発性記憶素子がマトリック
ス状に配設されたメモリセルアレイと、Ｘ系アドレス信
号をデコードして上記メモリセルアレイ内のワード線を
選択するＸデコーダと、Ｙ系アドレス信号をデコードし
て上記メモリセルアレイ内のデータ線を選択するＹデコ
ーダと、上記Ｘデコーダのデコード出力によって選択さ
れたワード線に接続されたメモリセルからデータ線に読
み出されたデータを増幅して保持するセンスアンプと、
上記Ｙデコーダのデコード出力によって上記センスアン
プのうちＹ系アドレス信号に対応したものを選択するＹ
ゲート回路と、該Ｙゲート回路により選択されたデータ
を外部へ出力するためのデータ出力バッファと、入力さ
れた書込みデータを上記Ｙゲート回路を介してメモリセ
ルアレイに供給するデータ入力バッファと、外部から入
力されたチップ選択信号や読出し・書込み制御信号など
の制御信号に基づいてチップ内部の制御信号を形成する
制御回路とから構成されてなることを特徴するメモリカ
ードもしくはメモリモジュール用のフラッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9586098A JPH11296430A (ja) | 1998-04-08 | 1998-04-08 | 記憶装置およびフラッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9586098A JPH11296430A (ja) | 1998-04-08 | 1998-04-08 | 記憶装置およびフラッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11296430A true JPH11296430A (ja) | 1999-10-29 |
Family
ID=14149127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9586098A Pending JPH11296430A (ja) | 1998-04-08 | 1998-04-08 | 記憶装置およびフラッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11296430A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7224052B2 (en) | 1999-12-03 | 2007-05-29 | Renesas Technology Corp. | IC card with controller and memory chips |
| JP2007179669A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | メモリシステム |
| JP2009146499A (ja) * | 2007-12-13 | 2009-07-02 | Toshiba Corp | 不揮発性メモリカード |
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