JP2023531032A - メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償 - Google Patents

メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償 Download PDF

Info

Publication number
JP2023531032A
JP2023531032A JP2022578913A JP2022578913A JP2023531032A JP 2023531032 A JP2023531032 A JP 2023531032A JP 2022578913 A JP2022578913 A JP 2022578913A JP 2022578913 A JP2022578913 A JP 2022578913A JP 2023531032 A JP2023531032 A JP 2023531032A
Authority
JP
Japan
Prior art keywords
block
offset
open
pages
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022578913A
Other languages
English (en)
Other versions
JP7392182B2 (ja
Inventor
シャオジアン・グオ
ジョン・フン・カン
ヨウシン・ヘ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2023531032A publication Critical patent/JP2023531032A/ja
Priority to JP2023196161A priority Critical patent/JP2024014973A/ja
Application granted granted Critical
Publication of JP7392182B2 publication Critical patent/JP7392182B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償が開示される。例えば、メモリデバイスは、複数のブロックに配置されたメモリセルアレイと、メモリセルアレイに結合された周辺回路とを含む。周辺回路は、複数のブロックのうちのあるブロックがオープンブロックであることに応じて、補償された読み出し電圧を使用して、ブロックにおけるメモリセルアレイのメモリセルに対して読み出し動作を実行するように構成されている。補償された読み出し電圧は、ブロックのデフォルト読み出し電圧からのオフセットを有する。

Description

本開示はメモリデバイスおよびその動作に関する。
フラッシュメモリは、電気的消去および再プログラムが可能な廉価で高密度の不揮発性ソリッドステート記録媒体である。フラッシュメモリはNOR型フラッシュメモリおよびNAND型フラッシュメモリを含む。フラッシュメモリによって、各メモリセルの閾値電圧を所望のレベルまで変化させるために、読み出し、プログラム(書き込み)、および消去などの様々な動作が実行され得る。NAND型フラッシュメモリについては、消去動作はブロックレベルで実行され得、プログラム動作はページレベルで実行され得、読み出し動作はセルレベルで実行され得る。
一態様では、メモリデバイスは、複数のブロックに配置されたメモリセルアレイと、メモリセルアレイに結合された周辺回路とを含む。周辺回路は、複数のブロックのうちのあるブロックがオープンブロックであることに応じて、補償された読み出し電圧を使用して、ブロックにおけるメモリセルアレイのメモリセルに対して読み出し動作を実行するように構成されている。補償された読み出し電圧は、ブロックのデフォルト読み出し電圧に対してオフセットを有する。
別の態様では、NAND型フラッシュメモリは、複数のブロックに配置されたメモリセルアレイと、レジスタと、レジスタに結合された制御論理と、制御論理に結合されたワードラインドライバとを含む。レジスタは、複数のブロックのうち1つまたは複数のブロックのオープンブロック情報を記憶するように構成されている。制御論理は、オープンブロック情報に基づいて、1つまたは複数のブロックのうちのあるブロックのデフォルト読み出し電圧からオフセットを判定するように構成されている。ワードラインドライバは、メモリセルに対する読み出し動作において、ブロックにおけるメモリセルアレイのメモリセルに結合されたワードラインに対して、オフセットを有する補償された読み出し電圧を印加するように構成されている。
さらに別の態様では、システムは、NAND型フラッシュメモリと、オープンブロック情報を開始するように構成されてNAND型フラッシュメモリに結合されたホストとを含む。NAND型フラッシュメモリは、複数のブロックに配置されたメモリセルアレイと、レジスタと、レジスタに結合された制御論理と、制御論理に結合されたワードラインドライバとを含む。レジスタは、複数のブロックのうち1つまたは複数のブロックのオープンブロック情報を記憶するように構成されている。制御論理は、オープンブロック情報に基づいて、1つまたは複数のブロックのうちのあるブロックのデフォルト読み出し電圧からオフセットを判定するように構成されている。ワードラインドライバは、メモリセルに対する読み出し動作において、ブロックにおけるメモリセルアレイのメモリセルに結合されたワードラインに対して、オフセットを有する補償された読み出し電圧を印加するように構成されている。
さらに別の態様では、メモリデバイスを作動させるための方法が開示される。メモリデバイスは、複数のブロックに配置されたメモリセルアレイを含む。複数のブロックのうちのあるブロックが、オープンブロックであると判定される。補償された読み出し電圧を使用して、ブロックにおけるメモリセルアレイのメモリセルに対して、読み出し動作が実行される。補償された読み出し電圧は、ブロックのデフォルト読み出し電圧からのオフセットを有する。
本明細書に組み込まれてその一部を形成する添付図面は、本開示の態様を例証するものであり、この説明と一緒に、本開示を説明し、当業者が本開示を作製したり使用したりすることを可能にするように、さらに役立つものである。
本開示のいくつかの態様による、メモリデバイスを有する例示的なシステムのブロック図である。 本開示のいくつかの態様による、メモリデバイスを有する例示的なメモリカードの図である。 本開示のいくつかの態様による、メモリデバイスを有する例示的なソリッドステートドライブの図である。 本開示のいくつかの態様による、周辺回路を含む例示的なメモリデバイスの概略図である。 本開示のいくつかの態様による、NAND型メモリストリングを含む例示的なメモリセルアレイの断面の側面図である。 本開示のいくつかの態様による、NAND型メモリストリングを含む例示的なメモリセルアレイの断面の平面図である。 本開示のいくつかの態様による、メモリセルアレイおよび周辺回路を含む例示的なメモリデバイスのブロック図である。 本開示のいくつかの態様による、オープンブロックベースの読み出しオフセット補償を実行している、図3～図5のメモリデバイスの例示的な周辺回路の詳細なブロック図である。 本開示のいくつかの態様による、メモリデバイスの読み出し動作での例示的閾値電圧分配の図である。 本開示のいくつかの態様による、メモリデバイスの例示的オープンブロック情報の図である。 本開示の様々な態様による、オープンブロックの例示的読み出しオフセット計算スキームを示す図である。 本開示の様々な態様による、オープンブロックの例示的読み出しオフセット計算スキームを示す図である。 本開示のいくつかの態様による、メモリデバイスを作動させるための例示的方法のフローチャートである。 本開示のいくつかの態様による、オープンブロック情報に基づいた読み出しオフセット補償のための例示的方法のフローチャートである。
本開示の態様を、添付の図面を参照して記載する。
特定の構成および配置が論じられるが、これは説明のみを目的とするものであることを理解されたい。そのため、本開示の範囲から逸脱することなく他の構成および配置が使用され得る。また、本開示は、様々な他の用途においても利用され得る。本開示で説明される機能的特徴および構造的特徴は、図面において具体的に表されていないやり方で、互いに組み合わせたり、調節したり、変更したりすることができる。これらの組合せ、調節、および変更は、本開示の範囲内である。
一般に、専門用語は、文脈における用法から少なくとも部分的に理解され得る。例えば、本明細書で使用される「1つまたは複数の」という用語は、文脈に少なくとも部分的に依拠して、何らかの特徴、構造または特性を単数形の意味で記述するために使用され得、あるいは特徴、構造または特性の組合せを複数形の意味で記述するために使用され得る。同様に、「1つの(a)」、「1つの(an)」、または「その(the)」などの用語も、文脈に少なくとも部分的に依拠して、単数の用法または複数の用法を伝えるように理解されてよい。加えて、「に基づいて」という用語は、必ずしも要因の排他的なセットを伝えるようには意図されておらず、これも、文脈に少なくとも部分的に依拠して、必ずしも明確に記述されたものではない追加の要因の存在を許すように理解され得る。
NAND型フラッシュメモリデバイスなどのいくつかのメモリデバイスは、ページレベルでのプログラム(書き込み)動作を実行すること、すなわち、選択された同一のページにおいて、全てのメモリセルを同時にプログラムすることができる。ブロックの全てのページがプログラムされたかどうかということに依拠して、NAND型フラッシュメモリのブロックはフルブロックまたはオープンブロックであり得る。読み出し動作において、オープンブロックにおけるメモリセルの閾値電圧は、いわゆるバックパターン効果により、同一の読み出し条件下では、フルブロックにおけるメモリセルの閾値電圧よりも低くなる。しかしながら、既知のNAND型フラッシュデバイスの内部読み出し条件(例えば読み出し電圧レベル)は、一般に、フルブロックの場合に基づいて設定されており、これをオープンブロックに適用すると、オープンブロックのメモリセルを読み出すとき、オープンブロックにおいてマイナスにシフトされた閾値電圧により、読み出しエラーが増加してしまう。
本開示が前述の1つまたは複数の問題に対処するために導入する解決策は、オープンブロックを読み出すときの読み出し条件(例えば読み出し電圧レベル)を調節するものである。オープンブロックのメモリセルを読み出すときには、デフォルト読み出し電圧からのオフセットを有する補償された読み出し電圧を判定して、バックパターン効果による閾値電圧シフトを補償するために使用され得ることにより、読み出しエラー(例えばフェイルビット)を低減する。オフセットを計算するために、例えばオープンブロックにおける最後のプログラムされたページに基づくものといった、様々な手法が使用され得る。いくつかの実装形態では、オープンブロックは、プログラム速度を上げるためにプログラム開始電圧を記録するように使用される自動の動的開始電圧(ADSV)リストなど、NAND型フラッシュメモリデバイスによって保存されかつ更新されるオープンブロック情報から識別される。いくつかの実装形態では、オープンブロックベースの読み出しオフセット補償は、他のタイプの読み出しオフセットを用いて実行され、したがって、デバイス性能に大きなオーバヘッドを導入することはない。
図1は、本開示のいくつかの態様による、メモリデバイスを有する例示的なシステム100のブロック図を示す。システム100は、携帯電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車両コンピュータ、ゲームコンソール、プリンタ、位置決めデバイス、着用可能な電子デバイス、スマートセンサ、仮想現実(VR)デバイス、拡張現実(AR)デバイス、または記憶機構を有する任意の他の適切な電子デバイスであり得る。図1に示されるように、システム100は、ホスト108と、1つまたは複数のメモリデバイス104およびメモリコントローラ106を有するメモリシステム102とを含み得る。ホスト108は、中央処理装置(CPU)などの電子デバイスのプロセッサ、またはアプリケーションプロセッサ(AP)などのシステムオンチップ(SoC)であり得る。ホスト108は、メモリデバイス104との間でデータを送受するように構成され得る。
メモリデバイス104は、本開示で開示された任意のメモリデバイスであり得る。本開示のいくつかの態様と一致するいくつかの実装形態では、NAND型フラッシュメモリデバイスなどのメモリデバイス104は、バックパターン効果による読み出し動作時のオープンブロックにおけるメモリセルの閾値電圧シフトを補償するために、オンダイのオープンブロックベースの読み出しオフセット補償を実行することができ、それによって、以下で詳細に説明されるように、読み出しエラーを低減する。
いくつかの実装形態によれば、メモリコントローラ106は、メモリデバイス104を制御するように構成されて、メモリデバイス104およびホスト108に結合される。メモリコントローラ106は、メモリデバイス104に記憶されたデータを管理するとともに、ホスト108と通信することができる。いくつかの実装形態では、メモリコントローラ106は、パーソナルコンピュータ、デジタルカメラ、携帯電話などの電子デバイスに用いる、セキュアデジタル(SD)カード、コンパクトフラッシュ(登録商標)(CF)カード、ユニバーサルシリアルバス(USB)フラッシュドライブ、または他の媒体のような、低デューティサイクルの環境で動作するように設計される。いくつかの実装形態では、メモリコントローラ106は、スマートフォン、タブレット、ラップトップコンピュータなどのモバイルデバイス用のデータ記憶機構や、企業の記憶アレイとして使用される、高デューティサイクルの環境のSSDまたは組込み型マルチメディアカード(eMMCs)において動作するように設計される。メモリコントローラ106は、メモリデバイス104の読み出し、消去、およびプログラム動作などの動作を制御するように構成され得る。メモリコントローラ106は、メモリデバイス104に記憶されたデータまたは記憶されるべきデータに対して、それだけではないが、不良ブロック管理、ガーベッジコレクション、論理的アドレスから物理的アドレスへの変換、損耗の均一化などの様々な機能を管理するようにも構成され得る。いくつかの実装形態では、メモリコントローラ106は、メモリデバイス104のデータの読み出しまたは書き込みに関するエラー補正コード(ECC)を処理するようにさらに構成される。例えばメモリデバイス104のフォーマッティングといった任意の他の適切な機能も、メモリコントローラ106によって同様に実行され得る。本開示のいくつかの態様と一致するいくつかの実装形態では、メモリコントローラ106は、以下で詳細に説明されるように、オープンブロックベースの読み出しオフセット補償を全面的または部分的に実行するように構成される。
メモリコントローラ106は、特定の通信プロトコルによって、外部デバイス(例えばホスト108)と通信することができる。例えば、メモリコントローラ106は、USBプロトコル、MMCプロトコル、周辺装置相互接続(PCI)プロトコル、PCIエクスプレス(PCI-E)プロトコル、アドバンストテクノロジーアタッチメント(ATA)プロトコル、シリアルATAプロトコル、パラレルATAプロトコル、小型コンピュータ用周辺機器インターフェース(SCSI)プロトコル、拡張スモールディスクインターフェース(ESDI)プロトコル、インテグレーテッドドライブエレクトロニクス(IDE)プロトコル、ファイヤワイヤプロトコルなどの様々なインターフェースプロトコルのうち少なくとも1つによって外部デバイスと通信し得る。
メモリコントローラ106および1つまたは複数のメモリデバイス104は、様々なタイプの記憶装置に組み込まれ得、例えばユニバーサルフラッシュストレージ(UF)パッケージまたはeMMCパッケージなどの同一のパッケージに含まれる。すなわち、メモリシステム102は、様々なタイプの末端電子製品の中に実施され、パッケージ化され得る。一例では、図2Aに示されるように、メモリコントローラ106および単一メモリデバイス104がメモリカード202に組み込まれ得る。メモリカード202は、PCカード(PCMCIA、パーソナルコンピュータメモリカード国際協会)、CFカード、スマートメディア(SM)カード、メモリスティック、マルチメディアカード(MMC、RS-MMC、MMCmicro)、SDカード(SD、miniSD、microSD、SDHC)、UFSなどを含み得る。メモリカード202は、メモリカード202をホスト(例えば図1のホスト108)に結合するメモリカードコネクタ204さらに含み得る。別の例では、図2Bに示されるように、メモリコントローラ106および複数のメモリデバイス104がSSD206に組み込まれ得る。SSD206は、SSD206をホスト(例えば図1のホスト108)に結合するSSDコネクタ208さらに含み得る。いくつかの実装形態では、SSD206の記憶容量および/または演算速度は、メモリカード202のものよりも大きい。
図3は、本開示のいくつかの態様による、周辺回路を含む例示的なメモリデバイス300の概略的な回路図を示す。メモリデバイス300は、図1のメモリデバイス104の一例であり得る。メモリデバイス300は、メモリセルアレイ301と、メモリセルアレイ301に結合された周辺回路302とを含み得る。メモリセルアレイ301は、内部に、基体(図示せず)上で垂直方向にそれぞれ延在するNAND型メモリストリング308のアレイの形態のメモリセル306を与えられた、NAND型フラッシュメモリセルアレイであり得る。いくつかの実装形態では、それぞれのNAND型メモリストリング308が、直列に結合されて垂直方向に積み重ねられた複数のメモリセル306を含む。それぞれのメモリセル306が、メモリセル306の領域の内部に閉じ込められた電子の数に依拠する電圧または電荷などの連続したアナログ値を維持することができる。それぞれのメモリセル306は、フローティングゲートトランジスタを含むフローティングゲートタイプのメモリセルまたは電荷トラップトランジスタを含む電荷トラップタイプのメモリセルのいずれかであり得る。
いくつかの実装形態では、それぞれのメモリセル306が、2つの可能なメモリ状態を有する単一レベルのセル(SLC)であり、したがって1ビットのデータを記憶することができる。例えば、第1のメモリ状態「0」は電圧の第1の範囲に対応し得、第2のメモリ状態「1」は電圧の第2の範囲に対応し得る。いくつかの実装形態では、それぞれのメモリセル306は、データの単一ビット以上に、4つを超えるメモリ状態を記憶することができる多重レベルセル(MLC)である。例えば、MLCは、1つのセル当たり、2ビット、3ビット(トリプルレベルセル(TLC)としても知られている)、または4ビット(カッドレベルセル(QLC)としても知られている)を記憶することができる。それぞれのMLCが、ある範囲の可能な公称記憶値を想定するようにプログラムされ得る。一例では、それぞれのMLCが2ビットのデータを記憶する場合には、MLCは、セルに、3つの可能な公称記憶値のうち1つを書き込むことによって、消去された状態から、3つの可能なプログラミングレベルのうち1つを想定するようにプログラムされ得る。第4の公称記憶値は、消去された状態に関して使用され得る。
図3に示されるように、それぞれのNAND型メモリストリング308が、ソース端におけるソース選択ゲート(SSG)310と、ドレイン端におけるドレイン選択ゲート(DSG)312とを含み得る。SSG310およびDSG312は、読み出し動作やプログラム動作中に選択されたNAND型メモリストリング308(アレイの列)を活性化するように構成され得る。いくつかの実装形態では、同一のブロック304におけるNAND型メモリストリング308のソースは、例えば共通のSLといった同一のソースライン(SL)314によって結合されている。言い換えれば、いくつかの実装形態によれば、同一のブロック304における全てのNAND型メモリストリング308がアレイの共通ソース(ACS)を有する。いくつかの実装形態によれば、それぞれのNAND型メモリストリング308のDSG312がそれぞれのビットライン316に結合され得、これから、出力バス(図示せず)を介して、データが読み書きされ得る。いくつかの実装形態では、それぞれのNAND型メモリストリング308が、1つまたは複数のDSGライン313によってそれぞれのDSG312に選択電圧(例えばDSG312を有するトランジスタの閾値電圧よりも高い電圧)または非選択電圧(例えば0V)を印加されることにより、かつ/または、1つまたは複数のSSGライン315によってそれぞれのSSG310に選択電圧(例えばSSG310を有するトランジスタの閾値電圧よりも高い電圧)または非選択電圧(例えば0V)を印加されることにより、選択状態または非選択状態になるように構成される。
図3に示されるように、NAND型メモリストリング308は複数のブロック304に編成され得、その各々が、例えばACSに結合された共通ソースライン314を有し得る。いくつかの実装形態では、それぞれのブロック304が消去動作用の基本データ単位であり、すなわち、同一のブロック304上の全てのメモリセル306が同時に消去される。選択されたブロック304におけるメモリセル306を消去するために、選択されたブロック304ならびに選択されたブロック304と同一の面における選択されていないブロック304に結合されたソースライン314が、高い(例えば20V以上の)プラス電圧などの消去電圧(Vers)でバイアスをかけられ得る。いくつかの例では、2分の1ブロックレベル、4分の1ブロックレベル、または任意の適切な数のブロックもしくは任意の適切な端数のブロックを有するレベルにおいて、消去動作が実行されてよいことが理解される。隣接したNAND型メモリストリング308のメモリセル306は、読み出し動作やプログラム動作によって影響を受けるメモリセル306の行を選択するワードライン318によって結合され得る。いくつかの実装形態では、それぞれのワードライン318が、プログラム動作用の基本データ単位であるメモリセル306のページ320に結合される。1つのページ320のサイズをビット数で表したものは、1つのブロック304におけるワードライン318によって結合されたNAND型メモリストリング308の数に関連し得る。説明しやすくするために、1つのページ320におけるメモリセル306は同一のワードライン318に結合され得、「ページ」や「ワードライン」という用語は、本開示では区別なく使用され得る。しかしながら、いくつかの例では、1つのページ320におけるメモリセル306が複数のワードライン318に結合されてもよいことが理解される。それぞれのページ320およびコントロールゲートを結合するゲートラインにおいて、それぞれのワードライン318が、それぞれのメモリセル306における複数のコントロールゲート(ゲート電極)を含み得る。
図4Aおよび図4Bは、それぞれ、本開示のいくつかの態様による、NAND型メモリストリング308を含む例示的なメモリセルアレイ301の断面の側面図および平面図を示す。図4Aに示されるように、NAND型メモリストリング308は、基体402の上のメモリスタック404を通って垂直方向に延在することができる。基体402は、シリコン(例えば単結晶シリコン)、シリコンゲルマニウム(SiGe)、砒化ガリウム(GaAs)、ゲルマニウム(Ge)、シリコンオンインシュレータ(SOI)、絶縁体(GOI)上のゲルマニウム、または任意の他の適切な材料を含み得る。
メモリスタック404は、交互配置された、ゲート導電層406とゲート間の誘電体層408とを含み得る。メモリスタック404におけるゲート導電層406とゲート間の誘電体層408との対の数によって、メモリセルアレイ301におけるメモリセル306の数が決定され得る。ゲート導電層406は、それだけではないが、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、ポリシリコン、不純物添加シリコン、ケイ化物、またはそれらの任意の組合せを含む導電材料を含み得る。いくつかの実装形態では、それぞれのゲート導電層406がタングステン層などの金属層を含む。いくつかの実装形態では、それぞれのゲート導電層406が、ドープされたポリシリコン層を含む。それぞれのゲート導電層406が、メモリセル306、DSG312、またはSSG310を囲むコントロールゲートを含み得、また、メモリスタック404の最上部におけるDSGライン313、メモリスタック404の最下部におけるSSGライン315、またはDSGライン313とSSGライン315との間のワードライン318として、水平方向に延在し得る。
図4Aに示されるように、NAND型メモリストリング308は、メモリスタック404を通って垂直方向に延在するチャネル構造体412を含む。いくつかの実装形態では、チャネル構造体412は、(例えば半導体チャネル420としての)半導体材料を充填されたチャネル穴と、(例えばメモリ膜418としての)誘電材料とを含む。いくつかの実装形態では、半導体チャネル420は、ポリシリコンなどのシリコンを含む。いくつかの実装形態では、メモリ膜418は、トンネル層426、記憶層424(「電荷トラップ層/記憶層」としても知られている)、および遮断層422を含む複合誘電体層である。チャネル構造体412は円筒状(例えば柱の形状)であり得る。いくつかの実装形態では、半導体チャネル420、トンネル層426、記憶層424、および遮断層422は、柱の中央から外表面に向かってこの順で放射状に配置され得る。トンネル層426は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組合せを含み得る。記憶層424は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組合せを含み得る。遮断層422は、酸化シリコン、酸窒化シリコン、高誘電率(高k)誘電体、またはそれらの任意の組合せを含み得る。一例では、メモリ膜418は、酸化シリコン/酸窒化シリコン/酸化シリコン(ONO)の複合層を含み得る。
いくつかの実装形態によれば、図4Aに示されるように、基体402にウェル414(例えばPウェルおよび/またはNウェル)が形成されてNAND型メモリストリング308のソース端はウェル414に接触する。例えば、消去動作中にウェル414すなわちNAND型メモリストリング308のソースに消去電圧を印加するために、ウェル414にはソースライン314が結合され得る。いくつかの実装形態では、NAND型メモリストリング308は、NAND型メモリストリング308のドレイン端にチャネルプラグ416をさらに含む。
図4Bの平面図に示されるように、メモリセルアレイ301のNAND型メモリストリング308が、スリット機構430(例えばゲートラインスリット(GLS))によってブロック304に配置され得て、隣接したブロック304間のワードライン318が電気的に分離され、それぞれのブロック304が、読み出し動作、プログラム動作、および消去動作において個々に制御され得る。いくつかの実装形態では、それぞれのブロック304が、DSG切断432によって、より小さい領域(例えばフィンガ434)へとさらに分割され得て、隣接したフィンガ434間のDSGライン313が電気的に分離され、それぞれのフィンガ434が読み出し動作およびプログラム動作において個々に制御され得る。図4Aおよび図4Bには示されていないが、局所接触、相互接続層などを含み、これらに限定されない、メモリセルアレイ301の追加の構成要素が形成され得ることが理解される。
図3に示されるように、本開示の範囲と一致して、各ブロック304について、プログラム動作はページレベル/ワードラインレベルで実行されるので、各ブロック304は、それぞれのブロック304における全てのページがプログラムされているかどうかに依拠して、オープンブロックまたはフルブロックのいずれかであり得る。いくつかの実装形態では、ブロック304における少なくとも1つのページ320がプログラムされていなければ、すなわちブロック304における少なくとも1つのページ320のメモリセル306が消去された状態であれば、ブロック304はオープンブロックである。例えば、オープンブロックは1つまたは複数のプログラムされていないページを含み得る。いくつかの実装形態では、ブロック304における全てのページ320がプログラムされていれば、すなわちブロック304における全てのページ320のメモリセル306がプログラムされた状態であれば、ブロック304はフルブロックである。例えば、フルブロックにはプログラムされてないページは含まれ得ない。周辺回路302は、ブロック304がオープンブロックであることに応じて、デフォルト読み出し電圧からのオフセットを有する補償された読み出し電圧を使用してオープンブロックの中のメモリセル306に対する読み出し動作を実行するように構成され得る。反対に、周辺回路302は、ブロック304がフルブロックであることに応じて、デフォルト読み出し電圧を使用してフルブロックの中のメモリセル306に対する読み出し動作を実行するようにも構成され得る。
周辺回路302は、ビットライン316、ワードライン318、ソースライン314、SSGライン315、およびDSGライン313によって、メモリセルアレイ301に結合され得る。周辺回路302は、ビットライン316、ワードライン318、ソースライン314、SSGライン315、およびDSGライン313によって、各ターゲットメモリセル306に電圧信号および/または電流信号を印加したり、各ターゲットメモリセル306からの電圧信号および/または電流信号を感知したりすることによってメモリセルアレイ301の動作を助長するための、任意の適切なアナログ信号回路、デジタル信号回路、および混合信号回路を含み得る。周辺回路302は、金属酸化膜半導体(MOS)技術を使用して形成された様々なタイプの周辺回路を含み得る。例えば、図5は、ページバッファ/センス増幅器504、列デコーダ/ビットラインドライバ506、行デコーダ/ワードラインドライバ508、電圧生成器510、制御論理512、レジスタ514、インターフェース516、およびデータバス518を含む、いくつかの例示的な周辺回路を示す。いくつかの例では、図5には示されていない追加の周辺回路も含まれ得ることが理解される。
ページバッファ/センス増幅器504は、制御論理512からの制御信号に従って、メモリセルアレイ301からデータを読み出したり、メモリセルアレイ301をプログラムしたり(メモリセルアレイ301に書き込んだり)するように構成され得る。一例では、ページバッファ/センス増幅器504は、メモリセルアレイ301の1つのページ320にプログラムされるべき1ページ分のプログラムデータ(書き込みデータ)を記憶し得る。別の例では、ページバッファ/センス増幅器504は、選択されたワードライン318に結合されたメモリセル306の中にデータが適切にプログラムされたことを保証するために、プログラム検証動作を実行し得る。さらに別の例では、ページバッファ/センス増幅器504は、ビットライン316からの、メモリセル306に記憶されたデータビットを表す低電力信号を感知して、小さい電圧振幅を、読み出し動作において認識可能な論理レベルへと増幅してもよい。列デコーダ/ビットラインドライバ506は、制御論理512によって制御されて、電圧生成器510から生成されたビットライン電圧を印加することにより、1つまたは複数のNAND型メモリストリング308を選択するように構成され得る。
行デコーダ/ワードラインドライバ508は、メモリセルアレイ301のブロック304の選択/非選択およびブロック304のワードライン318の選択/非選択を、制御論理512によって制御されるように構成され得る。行デコーダ/ワードラインドライバ508は、電圧生成器510から生成されたワードライン電圧を使用してワードライン318を駆動するようにさらに構成され得る。いくつかの実装形態では、行デコーダ/ワードラインドライバ508は、SSGライン315およびDSGライン313を選択/非選択の状態に駆動することもできる。以下で詳細に説明されるように、行デコーダ/ワードラインドライバ508は、選択されたワードライン318に結合されたメモリセル306に対する読み出し動作において、選択されたワードライン318に読み出し電圧を印加するように構成され得る。読み出し電圧は、読み出し電圧がオープンブロックのワードライン318に印加されるときには、オープンブロックベースの読み出しオフセットを用いて補償された読み出し電圧であり得、または読み出し電圧がフルブロックのワードライン318に印加されるときには、オープンブロックベースの読み出しオフセットなしの、デフォルト読み出し電圧であり得る。
電圧生成器510は、制御論理512によって制御されて、メモリセルアレイ301に供給するワードライン電圧(例えば読み出し電圧、プログラム電圧、パス電圧、局所電圧、検証電圧など)、ビットライン電圧、およびソースライン電圧を生成するように構成され得る。以下で詳細に説明されるように、読み出し動作がオープンブロックにおいて実行されるのか、またはフルブロックにおいて実行されるのかということに依拠して、制御論理512は、デフォルト読み出し電圧、またはデフォルト読み出し電圧からのオフセットを有する補償された読み出し電圧のいずれかを、行デコーダ/ワードラインドライバ508に供給するように電圧生成器510を制御することができる。
制御論理512は、各周辺回路の動作を制御するように構成されて、上記で説明された各周辺回路に結合され得る。レジスタ514は、各周辺回路の動作を制御するための、状態情報、指令操作コード(OPコード)、および指令アドレスを記憶するための、状態レジスタ、指令レジスタ、およびアドレスレジスタを含み得、制御論理512に結合され得る。以下で詳細に説明されるように、レジスタ514の状態レジスタは、ADSVリストを有するものなど、メモリセルアレイ301における全てのブロック304のうちのオープンブロックを指示するオープンブロック情報を記憶するように構成された1つまたは複数のレジスタを含み得る。いくつかの実装形態では、オープンブロック情報はまた、各オープンブロックの最後のプログラムされたページを指示する。
インターフェース516は、制御論理512に結合され得、ホスト(図示せず)から受け取られた、制御論理512への制御指令と、制御論理512から受け取られた、ホストへの状態情報とを、バッファリングしたり中継したりするための制御バッファとして作用することができる。インターフェース516は、データバス518によって、列デコーダ/ビットラインドライバ506にも結合され得て、メモリセルアレイ301と間のデータのやりとりをバッファリングしたり中継したりするための、データ入出力(I/O)インターフェースおよびデータバッファとして作用し得る。
図6は、本開示のいくつかの態様による、オープンブロックベースの読み出しオフセット補償を実行している、図3～図5のメモリデバイス300の例示的な周辺回路302の詳細なブロック図を示す。いくつかの実装形態では、図6に示されるように、オープンブロックベースの読み出しオフセット補償を実行する際に、制御論理512は、オープンブロックプロセスモジュール602、オフセット計算モジュール604、補償された読み出し電圧モジュール606、デフォルト読み出し電圧モジュール608、およびオープンブロック/フルブロックの切換えモジュール610を含む。本明細書で説明された制御論理512の各モジュールは、マイクロコントローラユニット(MCU)などのプロセッサ上で実行する、制御論理512の一部であるソフトウェアモジュール、または集積回路(例えば特定用途向けのIC(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)などのIC)などの有限状態機械(FSM)のハードウェアモジュール、またはソフトウェアモジュールとハードウェアモジュールとの組合せのいずれかであり得る。
オープンブロックプロセスモジュール602は、レジスタ514に結合させ、ブロックがレジスタ514内に記憶されたオープンブロック情報に基づくオープンブリックであるかどうかを判定するように構成することができる。ブロックは、いくつかの実装形態による、読み出し動作によって読み取られるメモリセルを有する各ブロック、すなわち、読み出し動作での選択されたブロックを含む。ブロック情報は、ブロックの1つまたは複数のオープンブロックを示すことができる。いくつかの実装形態では、ブロック情報は現在のオープンブロック全てを示し、プログラム動作が進むとともに更新される。例えば、制御論理512のオープンブロックプロセスモジュール602は、メモリセルアレイ上のプログラム動作中にオープンブロック情報を更新するように構成されてもよい。いくつかの実装形態では、ホスト108はレジスタ514に結合され、オープンブロック情報を開始するように構成されている。例えば、オープンブロック情報を開始するために、ホスト108は、システム再起動に応じて、メモリセルアレイを走査する、またはオープンブロック情報のバックアップコピーを回復するように構成されてもよい。すなわち、いくつかの実装形態による、ホスト108がオープンブロック情報を開始するのを可能にするための、電源損失および/またはエラー処理ケースのためのハンドシェーキング機構がある。ホスト108は、電源損失および/またはエラー処理の際に、メモリデバイス300のレジスタ514にオープンブロック情報を再入力する責任を負うことができる。いくつかの実装形態では、電源損失またはエラー処理のいずれかによるシステム再起動の際に、ホスト108はメモリセルアレイからオープンブロック情報を収集し、レジスタ514内にオープンブロック情報を記憶するために、メモリセルアレイを走査する。いくつかの実装形態では、ホスト108は、通常の動作中およびシステム再起動の際にメモリデバイス300(例えば、レジスタ514に対向するような不揮発性メモリセル)内にオープンブロック情報のバックアップコピーを保存し、最新のオープンブロック情報の保存したバックアップコピーを修復し、レジスタ514に記憶する。いくつかの例では、ホスト108はメモリデバイス300の通常動作前にオープンブロック情報を開始する責任を負ってもよく、オープンブロックプロセスモジュール602は、メモリデバイス300の通常動作中にオープンブロック情報を更新する責任を負うことを理解されたい。
例えば、図8は、本開示のいくつかの態様による、メモリデバイス300の例示的オープンブロック情報802の図を示している。オープンブロック情報802は、全てのブロック1-nの各オープンブロック806iを示すことができる。いくつかの実装形態では、オープンブロック情報802は、図8に示すように、フルブロックではなく、各オープンブロック806の論理アドレスまたは物理アドレスなどの識別子(ID)を含む。いくつかの実装形態では、オープンブロック情報802は、このブロックがオープンブロックまたはフルブロック(図示せず)であるかどうかを示すフィールドを備えた各ブロックを含んでいる。オープンブロック情報802はまた、ブロック内の最後のプログラムされたページを示すことができる。例えば、図8に示すように、各オープンブロック806iでは、オープンブロックi内の全てのページ1-kの最後のプログラムされたページ808jは、オープンブロック情報802にも含まれてもよい。すなわち、オープンブロック情報802は、各オープンブロック806iの最後のプログラムされたページ808jを含むことができる。フルブロックもオープンブロック情報802に含まれる場合、最後のプログラムされたページは、各フルブロックで知られているように、必要ではないことがあることを理解されたい。
いくつかの実装形態では、オープンブロック情報はADSVリストを含み、オープンブロックプロセスモジュール602は、ブロックがADSVリストに載っている場合にブロックがオープンブロックであることを判定するように構成されている。オープンブロックプロセスモジュール602はまた、ブロックがADSVリストに載っていない場合にブロックがフルブロックであることを判定するように構成されている。メモリデバイス300はそれぞれ、対応するブロック/ワードラインをプログラムするために使用される開始電圧レベルを追跡するためにADSVリストを利用することができる。その特定のメモリ位置に対するその後のプログラミングイベント(例えば、プログラム動作)では、メモリデバイス300は記憶されたプログラミング開始電圧を参照することができ、その結果、改善されたプログラミング時間(Tprog)性能につながる可能性がある。すなわち、メモリデバイス300、例えば制御論理512は、プログラミング時間をスピードアップするために、プログラム動作中にレジスタ514に記憶されたADSVリストを更新および追跡するように構成されている。ADSVリストはまた、ブロックプログラミング情報、例えば、特定のブロックの全てのページ/ワードラインが読み出し動作内のオープンブロックベース読み出しオフセットのために全てプログラムされたどうかを記録するので、メモリデバイス300、例えば制御論理512は、ADSVリストを「借り」、オープンブロック情報の少なくとも一部として使用してもよい。いくつかの実装形態では、ホスト108はメモリセルアレイを走査することによってADSVリストを開始し、システム再起動の際にレジスタ514に初期ADSVリストを記憶するように構成され、制御論理512は、メモリデバイス300によって行われるプログラム動作に基づいてADSVリストを維持、追跡、および更新するように構成されている。いくつかの実装形態では、ADSVリストはまた、各ブロックの最後のプログラムされたページを含む。例えば、図8に示すように、オープンブロック情報は、各オープンブロック806iおよびその最後のプログラムされたページ808jを示すADSVリスト804を含んでもよい。
図6を参照すると、メモリセル上で読み出し動作を行うために、オープンブロックプロセスモジュール602は、オープンブロック情報、例えばADSVリストをレジスタ514から検索し、オープンブロック情報に基づいて、メモリセルが属するブロックがオープンブロックまたはフルブロックであるかどうかを判定することができる。オープンブロック情報がフルブロックではなく各オープンブロックを示す一例では、オープンブロックプロセスモジュール602は、ブロックがオープンブロック情報と一致するかどうかを確かめるためにチェックしてもよい。例えば、制御論理512のオープンブロックプロセスモジュール602は、ブロックがADSVリストに載っている場合にブロックはオープンブロックであることを判定するように構成されてもよい。オープンブロック情報が全てのブロックを含む別の例では、オープンブロックプロセスモジュール602は、オープンブロック情報内のブロックを探し、ブロックのオープン/フルブロック状態/フィールドを見つけてもよい。ブロックがオープンブロックである、またはオープンブロックプロセスモジュール602によってオープン/フルブロックスイッチモジュール610に提供されていないかどうかの結果により、以下に詳細に記載するように、いくつかの実装形態によると、オープン/フルブロックスイッチモジュール610は、補償された読み出し電圧またはデフォルト読み出し電圧を読み出されるメモリセルに結合されたワードラインに印加するようにワードラインドライバ508を制御する。
上に記載するように、オープンブロック内のメモリセルの閾値電圧は、バックパターン効果により、フルブロック内のメモリセルと比較してネガティブにシフトしてもよい。プログラム動作がブロックのソース側から(例えば、図3の底部ページ/ワードラインから)開始する場合に、より幅広いプログラムされた電圧(PV)分配を示してもよいことが分かる。多くのページ/ワードラインがNANDメモリストリング内でプログラムされる場合、メモリセルアレイローディング抵抗は大きく増加して、バックパターン効果と呼ばれる、先にプログラムされたメモリセルに対する閾値電圧Vthシフトにつながってもよい。バックパターン効果の主な機構は、ドレイン側の他のページ/ワードラインがプログラムされる場合に、選択されたワードラインの減少した仮想ドレイン電位から来てもよい。
図7に示すように、プログラム状態および消去状態の両方でオープンブロック(実線で示す)内のメモリセルの閾値電圧Vth分配は、バックパターン効果により、フルブロック(破線で示す)内のメモリセルと比較してネガティブにシフトしてもよい。その結果、フルブロック内のメモリセルの閾値電圧Vth分配に基づいて設定されたデフォルト読み出し電圧Vdrは、読み出し動作中にオープンブロック内のメモリセル用のプログラム状態および消去状態を区別することがもはや可能ではないことがある。代わりに、デフォルト読み出し電圧Vdrからのオフセットは、オープンブロックによる閾値電圧Vthシフトを補償するために印加する必要があり、それにより、オープンブロック内のメモリセルを読み出すために補償された読み出し電圧を形成してもよい。
図6を参照すると、ブロックがオープンブロックである場合、制御論理512のオフセット計算モジュール604は、オープンブロック情報に基づいて、ブロック用のデフォルト読み出し電圧からのオフセットを有する補償された読み出し電圧を判定するように構成することができる。上に記載するように、オープンブロック内の閾値電圧シフトはバックパターン効果によって生じ、オープンブロック内でプログラムされたページ/ワードラインの数に影響を受ける可能性がある。したがって、いくつかの実装形態では、オフセット計算モジュール604はさらに、最後のプログラムされたページに基づいて、閾値電圧シフトを補償するために、オフセットを判定するように構成されている。上に記載するように、オープンブロック情報はまた、各オープンブロックの最後のプログラムされたページ(例えば、図8の最後のプログラムされたページ808j)を示すことができ、したがって、オフセット計算モジュール604は、ADSVリストなどのオープンブロック情報から最後のプログラムされたページを得ることができる。
いくつかの実装形態では、オフセット計算モジュール604は、オープンブロック内の最後のプログラムされたページおよびページの総数に基づいて、オフセットを計算するように構成されている。例えば、図9Aに示すように、オープンブロックは、最後のプログラムされたページjによって示されるように、プログラムされたページ1-jであるKページ1-k、jの総数を含んでもよい。オフセット計算モジュール604は、最後のプログラムされたページjに基づいて、ブロック内のJのプログラムされたページの総数を計算してもよく、その後、プログラムされたページの総数Jとブロック内のNページの総数の間の比aを計算してもよく、例えばa=J/Kである。オフセット計算モジュール604はその後、比aおよび最大オフセットVtotに基づいてオフセットVoffを計算してもよく、例えば、Voff=(1-a)×Vtotである。最大オフセットVtotは、オープンブロック内のページがまだプログラムされていない場合に予め判定されてもよく、フルブロックと比較して最大閾値電圧シフトを生じてもよい。プログラムされたページJの数が増加すると、閾値電圧シフトもフルブロックと比較して減少するので、対応するオフセットVoffがそれに応じて減少する。上に記載したオフセットを計算する例は、例示的目的のみであり、オープンブロック内の最後のプログラムされたページおよびページの総数に基づいてオフセットを計算するあらゆる他の適切な方法を排除するものではないことを理解されたい。例えば、重量が比を調節するために計算に加えられてもよい、または非線形関係をオフセットと最大オフセットの間に導入してもよい。
いくつかの実装形態では、オフセット計算モジュール604は、最後のプログラムされたページがオープンブロック内にある複数の区域の1つに基づいて複数の事前設定のオフセットからオフセットを選択するように構成されている。各ブロック内のページは、それぞれ複数の事前設定のオフセットに関連付けられた複数の区域に分割することができる。いくつかの実装形態では、区域が、メモリデバイス300の製作後の調整によって複数の事前設定のオフセットに関連付けられる。製作後の調整は、メモリデバイス300などの半導体デバイスの特定の重要な電気パラメータへの製造プロセスの効果に対抗するために使用されてもよい。調整は、事前設定のオフセットに応じてなどの、特定の個別値にトリム回路の抵抗値を調節することによって繰り返し行ってもよい。例えば、図9Bに示すように、オープンブロックのKページ1-kは、多数の区域、例えば3つの区域1～3に分割されてもよい。各区域は、メモリデバイス300を製作した後の製作後の調整によって、オープンブロック内のワードラインの物理的位置(例えば、図4Aのゲート導電層406のz方向の垂直位置)に基づいて、それぞれの事前設定のオフセットに関連付けられてもよい。プログラム方向によって、上側区域は下側区域より低いオフセットに関連付けられてもよい、または逆も同様である。オフセットVoffは、最後のプログラムされたページjが入る区域、例えば、図9Bの区域2に基づいて、事前設定のオフセットから選択されてもよい。図9Aの計算ベースアプローチと比較して、図9Bの区域ベースアプローチはあまり複雑ではないが、より高い粗さを備えていてもよい。
再び図6を参照すると、いくつかの実装形態では、制御論理512のオフセット計算モジュール604は、ホスト108に結合され、オープンブロック情報および追加のオフセット要因に基づいてオフセットを判定するように構成されている。追加のオフセット要因は、温度、ワードライン物理的位置、またはシステム調節の少なくとも1つを含むことができる。いくつかの実装形態では、ホスト108は、温度、ワードライン物理的位置、またはシステム調節などの追加のオフセット要因を示す命令を制御論理512のオフセット計算モジュール604に送るように構成されている。すなわち、オープンブロックベース読み出しオフセット補償に加えて、追加の読み出しオフセット補償は、ホスト108からの指示に基づいて行われてもよい。例えば、ホスト108は、読み出し電圧レベルに対する温度ベース読み出しオフセット、ワードライン物理的位置ベースオフセット、またはあらゆるシステム調節を判定し、デフォルト読み出し電圧からの補償された読み出し電圧のオフセットを判定する場合に、これらの追加のオフセット要因を考慮するように、制御論理512のオフセット計算モジュール604を指示してもよい。
制御論理512のデフォルト読み出し電圧モジュール608は、フルブロックのデフォルト読み出し電圧を判定し、ワードラインドライバ508にデフォルト読み出し電圧レベルでの読み出し電圧を提供するように電圧発生器510を制御するように構成することができる。デフォルト読み出し電圧モジュール608はまた、オープンブロック用の補償された読み出し電圧を計算するために、補償された読み出し電圧モジュール606のベースラインとして、補償された読み出し電圧モジュール606にデフォルト読み出し電圧を提供することができる。いくつかの実装形態では、制御論理512のデフォルト読み出し電圧モジュール608はさらに、初期閾値電圧シフト(IVS)に基づいてデフォルト読み出し電圧を調節するように構成されている。すなわち、オープンブロックまたはフルブロックのいずれかでの、メモリセルの閾値電圧は、時間の経過とともにネガティブにシフトしてもよい。したがって、デフォルト読み出し電圧モジュール608は、閾値電圧シフトをよりネガティブに調節することによって、IVSによる閾値電圧シフトを補償することができる。IVS調節されたデフォルト読み出し電圧は、メモリセルの保持期間によってフルブロック内のメモリセルを読み出すために使用することができ、また、ベースラインが変化すると補償された読み出し電圧に影響を与えてもよい。
制御論理512の補償された読み出し電圧モジュール606は、例えば、図7に示すように、フルブロックと比較してオープンブロックに対してよりネガティブに読み出し電圧レベルをシフトするためにデフォルト読み出し電圧にオフセットを追加することによって、オフセット計算モジュール604によって判定されるオフセットに基づいてオープンブロック用の補償された読み出し電圧、およびデフォルト読み出し電圧モジュール608によって判定されるデフォルト読み出し電圧を判定するために構成することができる。上に記載するように、オフセットおよび補償された読み出し電圧のレベルは、例えば、最後のプログラムされたページが異なるオープンブロックで変化するので、異なるオープンブロック間で変化してもよい。デフォルト読み出し電圧モジュール608と同様に、補償された読み出し電圧モジュール606はまた、ワードラインドライバ508に補償された読み出し電圧レベルでの読み出し電圧を提供するために、電圧発生器510を制御することができる。
オープンブロックベース読み出しオフセット補償スキームをメモリデバイス300の一部である制御論理512内の様々なモジュールに対して上に記載した、すなわち、制御論理512としてのオンダイ実装形態はメモリセルアレイ301と同じダイ上にあってもよいが、いくつかの例では、本明細書に開示したオープンブロックベース読み出しオフセット補償スキームの一部または全体は、メモリデバイス300に結合されたメモリコントローラ(例えば、図1のメモリコントローラ106)によって実装することができる、すなわちオフダイ実装形態であることを理解されたい。例えば、メモリコントローラは、オープンブロック情報に基づいてブロックがオープンブロックまたはフルブロックであるかどうかを判定するように構成されてもよい。
ワードラインドライバ508は、オープンブロックまたはフルブロックである現在の読み出しブロックを示す、制御論理512のオープン/フルブロックスイッチモジュール610からの指示に応じて、電圧発生器510から対応する補償された読み出し電圧またはデフォルト読み出し電圧を受け、読み出し動作中に、オープンブロックまたはフルブロックのいずれかで読み出されるターゲットメモリセルに結合されたワードラインに対応する補償された読み出し電圧またはデフォルト読み出し電圧を印加するように構成することができる。
図10は、本開示のいくつかの態様による、メモリデバイスを作動させるための方法1000のフローチャートを示している。メモリデバイスは、メモリデバイス300などの、本明細書に開示されたあらゆる適切なメモリであってもよい。方法1000は、行デコーダ/ワードラインドライバ508、電圧発生器510、制御論理512、およびレジスタ514などの周辺回路302によって実施されてもよい。方法1000に示される動作は網羅的ではなくてもよく、他の動作を、例示した動作のいずれかの前、後、または間にも行うことができることを理解されたい。さらに、動作のいくつかは、同時に、または図10に示す以外の異なる順序で行われてもよい。
図10を参照すると、方法1000は、ブロックがオープンブロックまたはフルブロックかどうかが判定される動作1002で始まる。いくつかの実装形態では、各ブロックは複数のページを含み、ブロックはブロック内の複数のページの少なくとも1ページがプログラムされていない場合にオープンブロックである。例えば、制御論理512またはメモリコントローラ106は、レジスタ514内に記憶されたオープンブロック情報に基づいて、ブロックがオープンブロックまたはフルブロックであるかどうかを判定してもよい。いくつかの実装形態では、図11に示すように、1102で、オープンブロック情報が、メモリセルアレイ301を走査する、またはオープンブロック情報のバックアップコピーを回復することによって、システム再起動に応じて、例えばホスト108によって開始される。1104では、複数のブロックの1つまたは複数のオープンブロックのオープンブロック情報は、例えば、レジスタ514内に記憶されてもよい。1106では、ブロックがオープンブロックまたはフルブロックであるかどうかは、例えば、制御論理512のオープンブロックプロセスモジュール602によって、オープンブロック情報に基づいて判定されてもよい。いくつかの実装形態では、オープンブロック情報は、例えば、オープンブロックプロセスモジュール602によってメモリセルアレイ上でプログラム動作中に更新されてもよい。いくつかの実装形態では、オープンブロック情報はADSVリストを含む。
方法1000は、ブロックがフルブロックである場合は、読み出し動作がデフォルト読み出し電圧を使用してブロック内のメモリセル上で行われる、図10に示すような動作1004に進む。例えば、制御論理512は、デフォルト読み出し電圧を判断し、デフォルト読み出し電圧を提供するために電圧発生器510を制御し、フルブロック内のメモリセルに結合されたワードラインにデフォルト読み出し電圧を印加するためにワードラインドライバ508を制御してもよい。
方法1000は、ブロックがオープンブロックである場合は、読み出し動作がデフォルト読み出し電圧からのオフセットを有する補償された読み出し電圧を使用してブロック内のメモリセル上で行われる、図10に示すような動作1006に進む。例えば、制御論理512は、オープンブロック情報に基づいてオフセットを判定し、オフセットおよびデフォルト読み出し電圧に基づいて補償された読み出し電圧を判定し、補償された読み出し電圧を提供するために電圧発生器510を制御し、オープンブロック内のメモリセルに結合されたワードラインに補償された読み出し電圧を印加するためにワードラインドライバ508を制御してもよい。いくつかの実装形態では、図11に示すように、1108で、オフセットは、例えば制御論理512のオフセット計算モジュール604によって、オープンブロック情報内の最後のプログラムされたページに基づいて判定されてもよい。図9Aおよび9Bに関して上で詳細に記載したように、オフセットは、最後のプログラムされたページに基づいて、計算ベースアプローチ、区域ベースアプローチ、またはあらゆる他の適切なアプローチによって判定されてもよい。1110では、デフォルト読み出し電圧からのオフセットを有する補償された読み出し電圧は、例えば、制御論理512の補償された読み出し電圧モジュール606によって判定されてもよい。
本開示の一態様によると、メモリデバイスは、複数のブロックに配置されたメモリセルアレイと、メモリセルアレイに結合された周辺回路とを含む。周辺回路は、複数のブロックのうちのあるブロックがオープンブロックであることに応じ、補償された読み出し電圧を使用して、ブロックにおけるメモリセルアレイのメモリセルに対して読み出し動作を実行するように構成されている。補償された読み出し電圧は、ブロックのデフォルト読み出し電圧に対してオフセットを有する。
いくつかの実装形態では、複数のブロックの各ブロックが複数のページを含み、周辺回路が、ブロックにおける複数のページの中の少なくとも1つのページがプログラムされていなければブロックはオープンブロックであると判定するようにさらに構成されている。
いくつかの実装形態では、複数のブロックの各ブロックが複数のページを含み、メモリデバイスはさらに、周辺回路に結合され、ブロックにおける複数のページの中の少なくとも1つのページがプログラムされていなければブロックはオープンブロックであると判定するように構成されたメモリコントローラを備えている。
いくつかの実装形態では、周辺回路が、複数のブロックのうち1つまたは複数のブロックのオープンブロック情報を記憶するように構成されたレジスタと、レジスタに結合され、レジスタに記憶されたオープンブロック情報に基づいてブロックがオープンブロックであると判定するように構成された制御論理とを備えている。
いくつかの実装形態では、読み出し動作を行うために、制御論理が、オープンブロック情報に基づいて補償された読み出し電圧を判定するようにさらに構成され、周辺回路が、制御論理に結合され、メモリセルに結合されたワードラインに対して補償された読み出し電圧を印加するように構成されたワードラインドライバをさらに備えている。
いくつかの実装形態では、オープンブロック情報はADSVリストを含み、制御論理は、ブロックがADSVリストに載っている場合にはブロックはオープンブロックであると判定するように構成されている。
いくつかの実装形態では、オープンブロック情報が、ブロックにおける複数のページのうち最後のプログラムされたページを示し、補償された読み出し電圧を判定するために、制御論理が、最後のプログラムされたページに基づいてブロックのデフォルト読み出し電圧から、補償された読み出し電圧のオフセットを判定するように構成されている。
いくつかの実装形態では、オフセットを判定するために、制御論理が、最後のプログラムされたページおよびブロックにおけるページの総数に基づいて、オフセットを計算するように構成されている。
いくつかの実装形態では、制御論理が、最後のプログラムされたページに基づいてブロックにおけるプログラムされたページの総数を計算し、プログラムされたページの総数とブロックにおけるページの総数との間の比を計算して、比および最大のオフセットに基づいてオフセットを計算するように構成されている。
いくつかの実装形態では、ブロックにおける複数のページが複数の区域に分割され、複数の区域がそれぞれ複数の事前設定のオフセットに関連付けられており、オフセットを判定するために、制御論理が、最後のプログラムされたページがブロックの中にある複数の区域のうちの1つに基づいて、複数の事前設定のオフセットからオフセットを選択するように構成されている。
いくつかの実装形態では、複数の区域が、メモリデバイスの製作後の調整によって複数の事前設定のオフセットに関連付けられている。
いくつかの実装形態では、周辺回路が、ブロックがフルブロックであることに応じて、ブロックのデフォルト読み出し電圧を使用して、メモリセルに対する読み出し動作を実行するようにさらに構成されている。
いくつかの実装形態では、メモリセルアレイがNAND型フラッシュメモリセルを含んでいる。
いくつかの実装形態では、制御論理が、オープンブロック情報および追加のオフセット要因に基づいてオフセットを判定するように構成されている。
いくつかの実装形態では、追加のオフセット要因が、温度、ワードラインの物理的位置、またはシステム調節のうち少なくとも1つを含んでいる。
本開示の別の態様によると、NAND型フラッシュメモリは、複数のブロックに配置されたメモリセルアレイ、レジスタ、レジスタに結合された制御論理、および制御論理に結合されたワードラインドライバを含んでいる。レジスタは、複数のブロックのうち1つまたは複数のブロックのオープンブロック情報を記憶するように構成されている。制御論理は、オープンブロック情報に基づいて、1つまたは複数のブロックのうちのあるブロックのデフォルト読み出し電圧からオフセットを判定するように構成されている。ワードラインドライバは、メモリセルに対する読み出し動作において、ブロックにおけるメモリセルアレイのメモリセルに結合されたワードラインに対して、オフセットを有する補償された読み出し電圧を印加するように構成されている。
いくつかの実装形態では、制御論理が、レジスタに記憶されたオープンブロック情報に基づいて、ブロックがオープンブロックであると判定するようにさらに構成されている。
いくつかの実装形態では、NAND型フラッシュメモリが、制御論理に結合され、レジスタに記憶されたオープンブロック情報に基づいて、ブロックがオープンブロックであると判定するように構成されているメモリコントローラをさらに備えている。
いくつかの実装形態では、複数のブロックの各ブロックが複数のページを備え、制御論理またはメモリコントローラが、ブロックにおける複数のページの中の少なくとも1つのページがプログラムされていなければブロックはオープンブロックであると判定するように構成されている。
いくつかの実装形態では、オープンブロック情報がADSVリストを含み、制御論理またはメモリコントローラが、ブロックがADSVリストに載っている場合にはブロックはオープンブロックであると判定するように構成されている。
いくつかの実装形態では、オープンブロック情報が、ブロックにおける複数のページのうち最後のプログラムされたページを示し、制御論理が、最後のプログラムされたページに基づいてオフセットを判定するように構成されている。
いくつかの実装形態では、オフセットを判定するために、制御論理が、最後のプログラムされたページおよびブロックにおけるページの総数に基づいて、オフセットを計算するように構成されている。
いくつかの実装形態では、オフセットを計算するために、制御論理が、最後のプログラムされたページに基づいて、ブロックにおけるプログラムされたページの総数を計算し、プログラムされたページの総数とブロックにおけるページの総数との間の比を計算して、比および最大のオフセットとに基づいて、オフセットを計算するように構成されている。
いくつかの実装形態では、ブロックにおける複数のページが複数の区域に分割され、複数の区域が、それぞれ複数の事前設定のオフセットに関連付けられ、オフセットを判定するために、制御論理が、最後のプログラムされたページがブロックの中にある複数の区域のうちの1つに基づいて、複数の事前設定のオフセットからオフセットを選択するように構成されている。
いくつかの実装形態では、複数の区域が、NAND型フラッシュメモリの製作後の調整によって複数の事前設定のオフセットに関連付けられている。
いくつかの実装形態では、制御論理が、オープンブロック情報および追加のオフセット要因に基づいて、オフセットを判定するように構成されている。
いくつかの実装形態では、追加のオフセット要因が、温度、ワードラインの物理的位置、またはシステム調節のうち少なくとも1つを含んでいる。
本開示のさらに別の態様によると、システムはNAND型フラッシュメモリ、およびNAND型フラッシュメモリに結合され、オープンブロック情報を開始するように構成されたホストを含んでいる。NAND型フラッシュメモリは、複数のブロックに配置されたメモリセルアレイ、レジスタ、レジスタに結合された制御論理、および制御論理に結合されたワードラインドライバを備えている。レジスタは、複数のブロックのうち1つまたは複数のブロックのオープンブロック情報を記憶するように構成されている。制御論理は、オープンブロック情報に基づいて、1つまたは複数のブロックのうちのあるブロックのデフォルト読み出し電圧からオフセットを判定するように構成されている。ワードラインドライバは、メモリセルに対する読み出し動作において、ブロックにおけるメモリセルアレイのメモリセルに結合されたワードラインに対して、オフセットを有する補償された読み出し電圧を印加するように構成されている。
いくつかの実装形態では、ホストが、制御論理に追加のオフセット要因を指示する命令を送るようにさらに構成され、制御論理が、オープンブロック情報および追加のオフセット要因に基づいてオフセットを判定するように構成されている。
いくつかの実装形態では、追加のオフセット要因が、温度、ワードラインの物理的位置、またはシステム調節のうち少なくとも1つを含んでいる。
いくつかの実装形態では、オープンブロック情報を開始するために、ホストが、システム再始動に応答してメモリセルアレイを走査する、またはオープンブロック情報のバックアップコピーを回復するように構成されている。
いくつかの実装形態では、制御論理が、メモリセルアレイに対するプログラム動作におけるオープンブロック情報を更新するようにさらに構成されている。
いくつかの実装形態では、オープンブロック情報がADSVリストを含み、制御論理は、ブロックがADSVリストに載っている場合にはブロックはオープンブロックであると判定するように構成されている。
いくつかの実装形態では、複数のブロックの各ブロックが複数のページを備え、オープンブロック情報が、ブロックにおける複数のページのうち最後のプログラムされたページを示し、制御論理が最後のプログラムされたページに基づいてオフセットを判定するように構成されている。
いくつかの実装形態では、オフセットを判定するために、制御論理が、最後のプログラムされたページおよびブロックにおけるページの総数に基づいて、オフセットを計算するように構成されている。
いくつかの実装形態では、オフセットを計算するために、制御論理が、最後のプログラムされたページに基づいて、ブロックにおけるプログラムされたページの総数を計算し、プログラムされたページの総数とブロックにおけるページの総数との間の比を計算して、比と最大のオフセットとに基づいてオフセットを計算するように構成されている。
いくつかの実装形態では、ブロックにおける複数のページが複数の区域に分割され、複数の区域が、それぞれ複数の事前設定のオフセットに関連付けられ、オフセットを判定するために、制御論理が、最後のプログラムされたページがブロックの中にある複数の区域のうちの1つに基づいて、複数の事前設定のオフセットからオフセットを選択するように構成されている。
いくつかの実装形態では、複数の区域が、NAND型フラッシュメモリの製作後の調整によって複数の事前設定のオフセットに関連付けられている。
いくつかの実装形態では、制御論理が、初期の閾値電圧シフトに基づいて、ブロックのデフォルト読み出し電圧を調節するようにさらに構成されている。
本開示のさらに別の態様によると、メモリデバイスを作動させるための方法が開示されている。メモリデバイスは、複数のブロックに配置されたメモリセルアレイを含んでいる。複数のブロックのうちのあるブロックがオープンブロックであると判定される。読み出し動作は、補償された読み出し電圧を使用して、ブロックにおけるメモリセルアレイのメモリセル上で行われる。補償された読み出し電圧は、ブロックのデフォルト読み出し電圧からのオフセットを有する。
いくつかの実装形態では、複数のブロックの各ブロックが複数のページを備え、ブロックにおける複数のページのうち少なくとも1つのページがプログラムされていなければブロックはオープンブロックである。
いくつかの実装形態では、複数のブロックのうち1つまたは複数のブロックのオープンブロック情報が記憶され、オープンブロック情報に基づいて、ブロックがオープンブロックであると判定される。
いくつかの実装形態では、読み出し動作を行うために、オープンブロック情報に基づいて、補償された読み出し電圧が判定され、メモリセルに結合されたワードラインに対して、補償された読み出し電圧が印加される。
いくつかの実装形態では、オープンブロック情報がADSVリストを含み、ブロックは、ADSVリストに載っている場合にはオープンブロックである。
いくつかの実装形態では、オープンブロック情報が、ブロックにおける複数のページのうち最後のプログラムされたページを示し、補償された読み出し電圧を判定するために、最後のプログラムされたページに基づいて、ブロックのデフォルト読み出し電圧からの補償された読み出し電圧のオフセットが判定される。
いくつかの実装形態では、オフセットを判定するために、最後のプログラムされたページおよびブロックにおけるページの総数に基づいて、オフセットが計算される。
いくつかの実装形態では、オフセットを計算するために、最後のプログラムされたページに基づいて、ブロックにおけるプログラムされたページの総数が計算され、プログラムされたページの総数とブロックにおけるページの総数との間の比が計算され、比と最大のオフセットに基づいて、オフセットが計算される。
いくつかの実装形態では、ブロックにおける複数のページが複数の区域に分割され、複数の区域が、それぞれ複数の事前設定のオフセットに関連付けられ、オフセットを判定するために、最後のプログラムされたページがブロックにある複数の区域のうちの1つに基づいて、複数の事前のオフセットからオフセットが選択される。
いくつかの実装形態では、複数の区域が、メモリデバイスの製作後の調整によって複数の事前設定のオフセットに関連付けられている。
いくつかの実装形態では、オープンブロック情報が開始される。
いくつかの実装形態では、オープンブロック情報を開始するために、システム再始動に応答して、メモリセルアレイが走査される、またはオープンブロック情報のバックアップコピーが回復される。
いくつかの実装形態では、メモリセルアレイに対するプログラム動作において、オープンブロック情報が更新される。
いくつかの実装形態では、ブロックがフルブロックであると判定され、ブロックのデフォルト読み出し電圧に基づいて、読み出し動作がメモリセル上で行われる。
いくつかの実装形態では、メモリセルアレイがNAND型フラッシュメモリセルを含んでいる。
特定の実装形態の前述の記述は、様々な応用例に対して簡単に変更および/または適合させることができる。それにより、このような適合および変更は、本明細書で提示された教示および案内に基づいて、開示した実装形態の等価物の意味および範囲内であることを意図している。
本開示の幅および範囲は、上記例示的実装形態のいずれかによって限定されるものではなく、以下の特許請求の範囲およびその等価物によってのみ定義されるべきである。
106 メモリコントローラ
108 ホスト
300 メモリデバイス
302 周辺回路
310 メモリセルアレイ
406 ゲート導電層
508 ワードラインドライバ
510 電圧発生器
512 制御論理
514 レジスタ
602 オープンブロックプロセスモジュール
604 オフセット計算モジュール
606 補償された読み出し電圧モジュール
608 デフォルト読み出し電圧モジュール
610 オープン/フルブロックスイッチモジュール
802 例示的オープンブロック情報
804 ADSVリスト
806i オープンブロック
1000 方法
1002 動作

Claims (54)

  1. 複数のブロックに配置されたメモリセルアレイと、
    前記複数のブロックのうちのあるブロックがオープンブロックであることに応じて、前記ブロックのデフォルト読み出し電圧からのオフセットを有する補償された読み出し電圧を使用して、前記ブロックにおける前記メモリセルアレイのメモリセルに対して読み出し動作を実行するように構成されて、前記メモリセルアレイに結合された周辺回路と
    を備えるメモリデバイス。
  2. 前記複数のブロックの各ブロックが、複数のページを備え、
    前記周辺回路が、前記ブロックにおける前記複数のページの中の少なくとも1つのページがプログラムされていなければ、前記ブロックはオープンブロックであると判定するようにさらに構成されている、請求項1に記載のメモリデバイス。
  3. 前記複数のブロックの各ブロックが、複数のページを備え、
    前記メモリデバイスが、前記ブロックにおける前記複数のページの中の少なくとも1つのページがプログラムされていなければ、前記ブロックはオープンブロックであると判定するように構成されて、前記周辺回路に結合されたメモリコントローラをさらに備える、請求項2に記載のメモリデバイス。
  4. 前記周辺回路が、
    前記複数のブロックのうち1つまたは複数のブロックのオープンブロック情報を記憶するように構成されたレジスタと、
    前記レジスタに記憶された前記オープンブロック情報に基づいて前記ブロックがオープンブロックであると判定するように構成されて、前記レジスタに結合された制御論理と
    を備える、請求項2に記載のメモリデバイス。
  5. 前記読み出し動作を実行するために、
    前記制御論理が、前記オープンブロック情報に基づいて、前記補償された読み出し電圧を判定するようにさらに構成されており、
    前記周辺回路が、前記メモリセルに結合されたワードラインに対して前記補償された読み出し電圧を印加するように構成されて、前記制御論理に結合されたワードラインドライバをさらに備える、請求項4に記載のメモリデバイス。
  6. 前記オープンブロック情報が、自動の動的開始電圧(ADSV)リストを含み、
    前記制御論理が、前記ブロックが前記ADSVリストに載っている場合には、前記ブロックはオープンブロックであると判定するように構成されている、請求項4または5に記載のメモリデバイス。
  7. 前記オープンブロック情報が、前記ブロックにおける前記複数のページのうち最後のプログラムされたページを指示し、
    前記補償された読み出し電圧を判定するために、前記制御論理が、前記最後のプログラムされたページに基づいて、前記ブロックの前記デフォルト読み出し電圧から、前記補償された読み出し電圧の前記オフセットを判定するように構成されている、請求項5に記載のメモリデバイス。
  8. 前記オフセットを判定するために、前記制御論理が、前記最後のプログラムされたページおよび前記ブロックにおけるページの総数に基づいて、前記オフセットを計算するように構成されている、請求項7に記載のメモリデバイス。
  9. 前記制御論理が、
    前記最後のプログラムされたページに基づいて、前記ブロックにおけるプログラムされたページの総数を計算し、
    前記プログラムされたページの総数と前記ブロックにおけるページの総数との間の比を計算し、
    前記比と最大のオフセットとに基づいて前記オフセットを計算する
    ようにさらに構成されている、請求項8に記載のメモリデバイス。
  10. 前記ブロックにおける前記複数のページが、複数の区域に分割され、
    前記複数の区域が、それぞれ複数の事前設定のオフセットに関連付けられており、
    前記オフセットを判定するために、前記制御論理が、前記最後のプログラムされたページが前記ブロックの中にある前記複数の区域のうちの1つに基づいて、前記複数の事前設定のオフセットから前記オフセットを選択するように構成されている、請求項7に記載のメモリデバイス。
  11. 前記複数の区域が、前記メモリデバイスの製作後の調整によって前記複数の事前設定のオフセットに関連付けられる、請求項10に記載のメモリデバイス。
  12. 前記周辺回路が、前記ブロックがフルブロックであることに応じて、前記ブロックの前記デフォルト読み出し電圧を使用して、前記メモリセルに対する読み出し動作を実行するようにさらに構成されている、請求項1から11のいずれか一項に記載のメモリデバイス。
  13. 前記メモリセルアレイが、NAND型フラッシュメモリセルを備える、請求項1から12のいずれか一項に記載のメモリデバイス。
  14. 前記制御論理が、前記オープンブロック情報および追加のオフセット要因に基づいて前記オフセットを判定するように構成されている、請求項4から11のいずれか一項に記載のメモリデバイス。
  15. 前記追加のオフセット要因が、温度、ワードラインの物理的位置、またはシステム調節のうち少なくとも1つを含む、請求項14に記載のメモリデバイス。
  16. 複数のブロックに配置されたメモリセルアレイと、
    前記複数のブロックのうち1つまたは複数のブロックのオープンブロック情報を記憶するように構成されたレジスタと、
    前記オープンブロック情報に基づいて、前記1つまたは複数のブロックのうちのあるブロックのデフォルト読み出し電圧からオフセットを判定するように構成されて、前記レジスタに結合された制御論理と、
    前記メモリセルアレイのメモリセルに対する読み出し動作において、前記ブロックにおける前記メモリセルに結合されたワードラインに対して、前記オフセットを有する補償された読み出し電圧を印加するように構成されて、前記制御論理に結合されたワードラインドライバと
    を備えるNAND型フラッシュメモリ。
  17. 前記制御論理が、前記レジスタに記憶された前記オープンブロック情報に基づいて前記ブロックがオープンブロックであると判定するようにさらに構成されている、請求項16に記載のNAND型フラッシュメモリ。
  18. 前記NAND型フラッシュメモリが、前記レジスタに記憶された前記オープンブロック情報に基づいて前記ブロックがオープンブロックであると判定するように構成されて、前記制御論理に結合されたメモリコントローラをさらに備える、請求項17に記載のNAND型フラッシュメモリ。
  19. 前記複数のブロックの各ブロックが、複数のページを備え、
    前記制御論理または前記メモリコントローラが、前記ブロックにおける前記複数のページの中の少なくとも1つのページがプログラムされていなければ、前記ブロックはオープンブロックであると判定するように構成されている、請求項18に記載のNAND型フラッシュメモリ。
  20. 前記オープンブロック情報が、自動の動的開始電圧(ADSV)リストを含み、
    前記制御論理または前記メモリコントローラが、前記ブロックが前記ADSVリストに載っている場合には、前記ブロックはオープンブロックであると判定するように構成されている、請求項19に記載のNAND型フラッシュメモリ。
  21. 前記オープンブロック情報が、前記ブロックにおける前記複数のページのうち最後のプログラムされたページを指示し、
    前記制御論理が、前記最後のプログラムされたページに基づいて前記オフセットを判定するように構成されている、請求項19または20に記載のNAND型フラッシュメモリ。
  22. 前記オフセットを判定するために、前記制御論理が、前記最後のプログラムされたページおよび前記ブロックにおけるページの総数に基づいて、前記オフセットを計算するように構成されている、請求項21に記載のNAND型フラッシュメモリ。
  23. 前記オフセットを計算するために、前記制御論理が、
    前記最後のプログラムされたページに基づいて、前記ブロックにおけるプログラムされたページの総数を計算し、
    前記プログラムされたページの総数と前記ブロックにおけるページの総数との間の比を計算し、
    前記比と最大のオフセットとに基づいて前記オフセットを計算する
    ように構成されている、請求項22に記載のNAND型フラッシュメモリ。
  24. 前記ブロックにおける前記複数のページが、複数の区域に分割され、
    前記複数の区域が、それぞれ複数の事前設定のオフセットに関連付けられ、
    前記オフセットを判定するために、前記制御論理が、前記最後のプログラムされたページが前記ブロックの中にある前記複数の区域のうちの1つに基づいて、前記複数の事前設定のオフセットから前記オフセットを選択するように構成されている、請求項21に記載のNAND型フラッシュメモリ。
  25. 前記複数の区域が、前記NAND型フラッシュメモリの製作後の調整によって前記複数の事前設定のオフセットに関連付けられる、請求項24に記載のNAND型フラッシュメモリ。
  26. 前記制御論理が、前記オープンブロック情報および追加のオフセット要因に基づいて前記オフセットを判定するように構成されている、請求項16から25のいずれか一項に記載のNAND型フラッシュメモリ。
  27. 前記追加のオフセット要因が、温度、ワードラインの物理的位置、またはシステム調節のうち少なくとも1つを含む、請求項26に記載のNAND型フラッシュメモリ。
  28. 複数のブロックに配置されたメモリセルアレイ、
    前記複数のブロックのうち1つまたは複数のブロックのオープンブロック情報を記憶するように構成されたレジスタ、
    前記オープンブロック情報に基づいて、前記1つまたは複数のブロックのうちのあるブロックのデフォルト読み出し電圧からオフセットを判定するように構成されて、前記レジスタに結合された制御論理、および
    前記メモリセルアレイのメモリセルに対する読み出し動作において、前記ブロックにおける前記メモリセルに結合されたワードラインに対して、前記オフセットを有する補償された読み出し電圧を印加するように構成されて、前記制御論理に結合されたワードラインドライバ
    を備えるNAND型フラッシュメモリと、
    前記オープンブロック情報を開始するように構成されて、前記NAND型フラッシュメモリに結合されたホストと
    を備える、システム。
  29. 前記ホストが、前記制御論理に、追加のオフセット要因を指示する命令を送るようにさらに構成されており、
    前記制御論理が、前記オープンブロック情報および前記追加のオフセット要因に基づいて前記オフセットを判定するように構成されている、請求項28に記載のシステム。
  30. 前記追加のオフセット要因が、温度、ワードラインの物理的位置、またはシステム調節のうち少なくとも1つを含む、請求項29に記載のシステム。
  31. 前記オープンブロック情報を開始するために、前記ホストが、システム再始動に応答して前記メモリセルアレイを走査するか、または前記オープンブロック情報のバックアップコピーを回復するように構成されている、請求項28から30のいずれか一項に記載のシステム。
  32. 前記制御論理が、前記メモリセルアレイに対するプログラム動作における前記オープンブロック情報を更新するようにさらに構成されている、請求項28から31のいずれか一項に記載のシステム。
  33. 前記オープンブロック情報が、自動の動的開始電圧(ADSV)リストを含み、
    前記制御論理が、前記ブロックが前記ADSVリストに載っている場合には、前記ブロックはオープンブロックであると判定するように構成されている、請求項28から32のいずれか一項に記載のシステム。
  34. 前記複数のブロックの各ブロックが、複数のページを備え、
    前記オープンブロック情報が、前記ブロックにおける前記複数のページのうち最後のプログラムされたページを指示し、
    前記制御論理が、前記最後のプログラムされたページに基づいて前記オフセットを判定するように構成されている、請求項28から33のいずれか一項に記載のシステム。
  35. 前記オフセットを判定するために、前記制御論理が、前記最後のプログラムされたページおよび前記ブロックにおけるページの総数に基づいて、前記オフセットを計算するように構成されている、請求項34に記載のシステム。
  36. 前記オフセットを計算するために、前記制御論理が、
    前記最後のプログラムされたページに基づいて、前記ブロックにおけるプログラムされたページの総数を計算し、
    前記プログラムされたページの総数と前記ブロックにおけるページの総数との間の比を計算し、
    前記比と最大のオフセットとに基づいて前記オフセットを計算するように構成されている、請求項35に記載のシステム。
  37. 前記ブロックにおける前記複数のページが、複数の区域に分割され、
    前記複数の区域が、それぞれ複数の事前設定のオフセットに関連付けられ、
    前記オフセットを判定するために、前記制御論理が、前記最後のプログラムされたページが前記ブロックの中にある前記複数の区域のうちの1つに基づいて、前記複数の事前設定のオフセットから前記オフセットを選択するように構成されている、請求項34に記載のシステム。
  38. 前記複数の区域が、前記NAND型フラッシュメモリの製作後の調整によって前記複数の事前設定のオフセットに関連付けられる、請求項37に記載のシステム。
  39. 前記制御論理が、初期の閾値電圧シフトに基づいて、前記ブロックの前記デフォルト読み出し電圧を調節するようにさらに構成されている、請求項28から38のいずれか一項に記載のシステム。
  40. 複数のブロックに配置されたメモリセルアレイを備えるメモリデバイスを作動させるための方法であって、
    前記複数のブロックのうちのあるブロックがオープンブロックであると判定するステップと、
    前記ブロックのデフォルト読み出し電圧からのオフセットを有する補償された読み出し電圧を使用して、前記ブロックにおける前記メモリセルアレイのメモリセルに対して読み出し動作を実行するステップと
    を含む方法。
  41. 前記複数のブロックの各ブロックが、複数のページを備え、
    前記ブロックにおける前記複数のページのうち少なくとも1つのページがプログラムされていなければ、前記ブロックはオープンブロックである、請求項40に記載の方法。
  42. 前記複数のブロックのうち1つまたは複数のブロックのオープンブロック情報を記憶するステップと、
    前記オープンブロック情報に基づいて、前記ブロックがオープンブロックであると判定するステップと
    をさらに含む、請求項40または41に記載の方法。
  43. 前記読み出し動作を実行するステップが、
    前記オープンブロック情報に基づいて、前記補償された読み出し電圧を判定するステップと、
    前記メモリセルに結合されたワードラインに対して、前記補償された読み出し電圧を印加するステップと
    を含む、請求項42に記載の方法。
  44. 前記オープンブロック情報が、自動の動的開始電圧(ADSV)リストを含み、
    前記ブロックは、前記ADSVリストに載っている場合には、オープンブロックである、
    請求項42または43に記載の方法。
  45. 前記オープンブロック情報が、前記ブロックにおける前記複数のページのうち最後のプログラムされたページを指示し、
    前記補償された読み出し電圧を判定するステップが、前記最後のプログラムされたページに基づいて、前記ブロックの前記デフォルト読み出し電圧から、前記補償された読み出し電圧の前記オフセットを判定するステップを含む、請求項43に記載の方法。
  46. 前記オフセットを判定するステップが、前記最後のプログラムされたページおよび前記ブロックにおけるページの総数に基づいて、前記オフセットを計算するステップを含む、請求項45に記載の方法。
  47. 前記オフセットを計算するステップが、
    前記最後のプログラムされたページに基づいて、前記ブロックにおけるプログラムされたページの総数を計算するステップと、
    前記プログラムされたページの総数と前記ブロックにおけるページの総数との間の比を計算するステップと、
    前記比と最大のオフセットとに基づいて前記オフセットを計算するステップと
    を含む、請求項46に記載の方法。
  48. 前記ブロックにおける前記複数のページが、複数の区域に分割され、
    前記複数の区域が、それぞれ複数の事前設定のオフセットに関連付けられ、
    前記オフセットを判定するステップが、前記最後のプログラムされたページが前記ブロックにある前記複数の区域のうちの1つに基づいて、前記複数の事前設定のオフセットから前記オフセットを選択するステップを含む、請求項47に記載の方法。
  49. 前記複数の区域が、前記メモリデバイスの製作後の調整によって前記複数の事前設定のオフセットに関連付けられる、請求項48に記載の方法。
  50. 前記オープンブロック情報を開始するステップをさらに含む、請求項42から49のいずれか一項に記載の方法。
  51. 前記オープンブロック情報を開始するステップが、システム再始動に応答して、前記メモリセルアレイを走査するかまたは前記オープンブロック情報のバックアップコピーを回復するステップを含む、請求項50に記載の方法。
  52. 前記メモリセルアレイに対するプログラム動作における前記オープンブロック情報を更新するステップをさらに含む、請求項42から51のいずれか一項に記載の方法。
  53. 前記ブロックがフルブロックであると判定するステップと、
    前記ブロックの前記デフォルト読み出し電圧に基づいて、前記メモリセルに対する読み出し動作を実行するステップと
    をさらに含む、請求項40から42のいずれか一項に記載の方法。
  54. 前記メモリセルアレイがNAND型フラッシュメモリセルを備える、請求項40から53のいずれか一項に記載の方法。
JP2022578913A 2021-03-11 2021-03-11 メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償 Active JP7392182B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023196161A JP2024014973A (ja) 2021-03-11 2023-11-17 メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/080130 WO2022188085A1 (en) 2021-03-11 2021-03-11 Open block-based read offset compensation in read operation of memory device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023196161A Division JP2024014973A (ja) 2021-03-11 2023-11-17 メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償

Publications (2)

Publication Number Publication Date
JP2023531032A true JP2023531032A (ja) 2023-07-20
JP7392182B2 JP7392182B2 (ja) 2023-12-05

Family

ID=76876021

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2022578913A Active JP7392182B2 (ja) 2021-03-11 2021-03-11 メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償
JP2023196161A Pending JP2024014973A (ja) 2021-03-11 2023-11-17 メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023196161A Pending JP2024014973A (ja) 2021-03-11 2023-11-17 メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償

Country Status (5)

Country Link
US (2) US11862250B2 (ja)
JP (2) JP7392182B2 (ja)
KR (1) KR20230009991A (ja)
CN (2) CN113168879B (ja)
WO (1) WO2022188085A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230135452A (ko) * 2022-03-16 2023-09-25 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449700B2 (en) * 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
KR102578153B1 (ko) * 2016-08-25 2023-09-14 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102299186B1 (ko) 2017-03-21 2021-09-08 마이크론 테크놀로지, 인크. 자동화된 동적 워드 라인 시작 전압을 위한 장치 및 방법
US10553301B2 (en) 2017-06-03 2020-02-04 Sandisk Technologies Llc Dynamic read table block filter
KR102596407B1 (ko) * 2018-03-13 2023-11-01 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10559366B2 (en) * 2018-03-30 2020-02-11 Western Digital Technologies, Inc. Boundary word line voltage shift
US10614881B2 (en) * 2018-08-13 2020-04-07 International Business Machines Corporation Calibration of open blocks in NAND flash memory
KR20200044460A (ko) * 2018-10-19 2020-04-29 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20200122522A (ko) * 2019-04-18 2020-10-28 에스케이하이닉스 주식회사 컨트롤러 및 그 동작 방법

Also Published As

Publication number Publication date
US20220293187A1 (en) 2022-09-15
US20240071512A1 (en) 2024-02-29
JP7392182B2 (ja) 2023-12-05
US11862250B2 (en) 2024-01-02
CN117059153A (zh) 2023-11-14
CN113168879B (zh) 2023-09-15
JP2024014973A (ja) 2024-02-01
WO2022188085A1 (en) 2022-09-15
CN113168879A (zh) 2021-07-23
KR20230009991A (ko) 2023-01-17

Similar Documents

Publication Publication Date Title
US11749347B2 (en) Memory device with page buffer circuit and program operation thereof
US8659945B2 (en) Nonvolatile memory device and method of operating same
US20230035225A1 (en) Memory device and program operation thereof
US20240071512A1 (en) Open block-based read offset compensation in read operation of memory device
WO2023173867A1 (en) Page buffer, memory device, and method for programming thereof
US11538535B2 (en) Apparatus for rapid data destruction
US11527292B2 (en) Memory device and erase operation thereof
US20220129199A1 (en) Nonvolatile memory device, storage device including nonvolatile memory device, and operating method of storage device
US20210049067A1 (en) Memory device and method of operating the same
US20240112741A1 (en) Memory device, operating method thereof, and memory system
US11848069B2 (en) Page buffer including latches and memory device including the page buffer
US20240029793A1 (en) Memory device, the operation method thereof and memory system
TWI838053B (zh) 儲存裝置及其操作方法、儲存系統
WO2024066033A1 (en) Memory device, operating method thereof, and memory system
US20240170073A1 (en) Memory device, memory system, and operation method thereof
US12009036B2 (en) NAND flash memory device and method of reducing program disturb thereof
WO2024138879A1 (en) Memory device and read operation thereof
US20230290388A1 (en) Page buffer, memory device, and method for programming thereof
US20240220125A1 (en) Memory device and read operation thereof
WO2024138986A1 (en) Memory device and operation thereof
US20240078038A1 (en) Method of controlling memory, memory and memory system
CN118266033A (en) Memory device, operation method thereof and memory system
CN115497539A (zh) 存储器的操作方法、存储器及存储系统
CN115206386A (zh) 存储器的操作方法、存储器、存储器系统及电子设备
CN115565580A (zh) 存储器装置及其操作方法、存储器系统

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221220

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231023

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231122

R150 Certificate of patent or registration of utility model

Ref document number: 7392182

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150