CN117059153A - 存储器件的读取操作中的基于开放块的读取偏移量补偿 - Google Patents

存储器件的读取操作中的基于开放块的读取偏移量补偿 Download PDF

Info

Publication number
CN117059153A
CN117059153A CN202311052176.7A CN202311052176A CN117059153A CN 117059153 A CN117059153 A CN 117059153A CN 202311052176 A CN202311052176 A CN 202311052176A CN 117059153 A CN117059153 A CN 117059153A
Authority
CN
China
Prior art keywords
block
open block
pages
offset
open
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311052176.7A
Other languages
English (en)
Inventor
郭晓江
J·H·康
何有信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202311052176.7A priority Critical patent/CN117059153A/zh
Publication of CN117059153A publication Critical patent/CN117059153A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Abstract

公开了存储器件的读取操作中的基于开放块的读取偏移量补偿。例如，一种存储器件包括布置在多个块中的存储单元阵列、以及耦合到存储单元阵列的外围电路。该外围电路被配置为响应于多个块中的块是开放块而使用补偿读取电压对块中的存储单元阵列中的存储单元执行读取操作。补偿读取电压相对于块的默认读取电压具有偏移量。

Description

存储器件的读取操作中的基于开放块的读取偏移量补偿
本申请是申请日为2021年03月11日、申请号为202180000807.3、发明名称为“存储器件的读取操作中的基于开放块的读取偏移量补偿”的中国专利申请的分案申请。
技术领域
本公开涉及存储器件及其操作。
背景技术
闪速存储器是一种能够被电擦除并且重新编程的低成本高密度非易失性固态存储介质。闪速存储器包括NOR闪速存储器和NAND闪速存储器。可以由闪速存储器执行各种操作，例如读取、编程(写入)和擦除，从而将每个存储单元的阈值电压改变到期望的电平。对于NAND闪速存储器而言，可以在块级上执行擦除操作，可以在页级上执行编程操作，并且可以在单元级上执行读取操作。
发明内容
在一个方面中，存储器件包括布置在多个块中的存储单元阵列以及耦合到存储单元阵列的外围电路。该外围电路被配置为响应于多个块中的块是开放块(open block)而使用补偿读取电压对块中的存储单元阵列中的存储单元执行读取操作。补偿读取电压相对于块的默认读取电压具有偏移量。
在另一方面中，NAND闪速存储器包括布置在多个块中的存储单元阵列、寄存器、耦合到寄存器的控制逻辑单元以及耦合到控制逻辑单元的字线驱动器。寄存器被配置为存储多个块中的一个或多个块的开放块信息。控制逻辑单元被配置为基于开放块信息确定相对于一个或多个块中的块的默认读取电压的偏移量。字线驱动器被配置为在对块中的存储单元阵列中的存储单元的读取操作中将具有偏移量的补偿读取电压施加至与块中的存储单元阵列中的存储单元耦合的字线。
在又一方面中，系统包括NAND闪速存储器和耦合到NAND闪速存储器的主机，该主机被配置为初始化开放块信息。该NAND闪速存储器包括布置在多个块中的存储单元阵列、寄存器、耦合到寄存器的控制逻辑单元以及耦合到控制逻辑单元的字线驱动器。寄存器被配置为存储多个块中的一个或多个块的开放块信息。控制逻辑单元被配置为基于开放块信息确定相对于一个或多个块中的块的默认读取电压的偏移量。字线驱动器被配置为在对块中的存储单元阵列中的存储单元的读取操作中将具有偏移量的补偿读取电压施加至与块中的存储单元阵列中的存储单元耦合的字线。
在又一方面中，公开了用于操作存储器件的方法。该存储器件包括布置在多个块中的存储单元阵列。多个块中的块被确定是开放块。使用补偿读取电压对块中的存储单元阵列中的存储单元执行读取操作。补偿读取电压相对于块的默认读取电压具有偏移量。
附图说明
被并入本文并形成说明书的一部分的附图说明了本公开的方面，并与说明书一起进一步用以解释本公开，并使相关领域的技术人员能够制作和使用本公开。
图1示出了根据本公开的一些方面的具有存储器件的示例性系统的块图。
图2A示出了根据本公开的一些方面的具有存储器件的示例性存储卡的图示。
图2B示出了根据本公开的一些方面的具有存储器件的示例性固态驱动(SSD)的图示。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器件的示意图。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储串的示例性存储单元阵列的截面的侧视图和平面图。
图5示出了根据本公开的一些方面的包括存储单元阵列和外围电路的示例性存储器件的块图。
图6示出了根据本公开的一些方面的在执行基于开放块的读取偏移量补偿时图3-5中的存储器件的示例性外围电路的详细块图。
图7示出了根据本公开的一些方面的在存储器件的读取操作中的示例性阈值电压分布的图示。
图8示出了根据本公开的一些方面的存储器件的示例性开放块信息的图示。
图9A和图9B示出了根据本公开的各个方面的开放块的示例性读取偏移量计算方案。
图10示出了根据本公开的一些方面的用于操作存储器件的示例性方法的流程图。
图11示出了根据本公开的一些方面的用于基于开放块信息读取偏移量补偿的示例性方法的流程图。
将参考附图描述本公开的方面。
具体实施方式
尽管讨论了具体构造和布置，但是应当理解这只是为了说明性目的。照此，在不脱离本公开的范围的情况下可以使用其他构造和布置。而且，还可以在各种各样的其他应用中采用本公开。如在本公开中描述的功能和结构特征可以彼此组合、调整、和修改，并且以未在附图中具体描绘的方式组合、调整、和修改，使得这些组合、调整、和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地根据上下文，本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构、或特性，或者可以用于描述复数意义上的特征、结构、或特性的组合。类似地，至少部分地根据上下文，诸如“一个”或“所述”的术语可以同样被理解为表达单数用法或表达复数用法。另外，至少部分地根据上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定清楚描述的附加因素。
一些存储器件(例如，NAND闪速存储器件)能够在页级上执行编程(写入)操作，即同时对同一选定页中的所有存储单元编程。取决于块的所有页是否已被编程，NAND闪速存储器的块可以是满块(full block)或者开放块。在读取操作中，由于所谓的背面图案(back-pattern)效应，在相同的读取条件下开放块中的存储单元的阈值电压低于满块中的存储单元的阈值电压。然而，已知的NAND闪存器件一般基于满块情况设置其内部读取条件(例如，读取电压电平)，在读取开放块中的存储单元时，由于开放块中的负移阈值电压，将所述内部读取条件施加到开放块可能引起更多的读取错误。
为了解决一个或多个前述问题，本公开介绍了一种解决方案，在这种解决方案中，在读取开放块时对读取条件(例如，读取电压电平)进行调整。在读取开放块中的存储单元时，可以确定相对于默认读取电压具有偏移量的补偿读取电压，并且该补偿读取电压用于补偿因背面图案效应引起的阈值电压漂移，由此减少读取错误(例如，故障位)。可以使用各种方法来计算偏移量，例如，基于开放块中的最后编程页。在一些实施方式中，根据由NAND闪速存储器件所保存并更新的开放块信息来识别开放块，例如，根据用于记录编程起始电压以加快编程速度的自动动态起始电压(ADSV)列表。在一些实施方式中，用其他类型的读取偏移量执行基于开放块的读取偏移量补偿，并且因而该补偿不对器件性能引入过多开销。
图1示出了根据本公开的一些方面的具有存储器件的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者任何其他适当的具有其中的存储设备的电子设备。如图1中所示，系统100可以包括主机108和存储系统102，存储系统102具有一个或多个存储器件104和存储控制器106。主机108可以是电子设备的处理器，例如，中央处理单元(CPU)，或片上系统(SoC)，例如，应用处理器(AP)。主机108可以被配置为向或从存储器件104发送或接收数据。
存储器件104可以是本公开中公开的任何存储器件。与本公开的一些方面一致，在一些实施方式中，存储器件104(例如，NAND闪速存储器件)可以执行管芯上的基于开放块的读取偏移量补偿，以补偿在读取操作中由背面图案效应引起的开放块中的存储单元的阈值电压漂移，由此减少读取错误，如下文详细描述的。
根据一些实施方式，存储控制器106耦合到存储器件104和主机108，并且被配置为控制存储器件104。存储控制器106可以管理存储在存储器件104中的数据，并且与主机108通信。在一些实施方式中，存储控制器106被设计为在低占空比环境下操作，所述低占空比环境比如安全数字(SD)卡、紧凑闪存(CF)卡、通用串行总线(USB)闪速驱动器或者在诸如个人计算机、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储控制器106被设计为在高占空比环境下操作，所述高占空比环境比如SSD或嵌入式多媒体卡(eMMC)，其被用作用于诸如智能电话、平板电脑、膝上型计算机等的移动设备的数据存储设备以及企业存储阵列。存储控制器106可以被配置为控制存储器件104的操作，例如读取、擦除和编程操作。存储控制器106还可以被配置为管理与存储在或者将被存储在存储器件104中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储控制器106还被配置为处理与从存储器件104读取或者被写入到存储器件104的数据有关的纠错码(ECC)。还可以由存储控制器106执行任何其他适当的功能，例如，对存储器件104格式化。与本公开的一些方面一致，在一些实施方式中，存储控制器106被配置为完全或者部分地执行基于开放块的读取偏移量补偿，如下文所详细描述的。
存储控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储控制器106可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储控制器106和一个或多个存储器件104可以被集成到各种类型的存储设备中，例如，被包括在同一封装(例如通用闪速存储(UFS)封装或eMMC封装)中。也就是说，存储系统102可以被实施并且封装到不同类型的最终电子产品中。在如图2A中所示的一个示例中，存储控制器106和单个存储器件104可以被集成到存储卡202中。存储卡202可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡202还可以包括将存储卡202与主机(例如，图1中的主机108)耦合的存储卡连接器204。在如图2B中所示的另一示例中，存储控制器106和多个存储器件104可以被集成到SSD 206中。SSD 206还可以包括将SSD206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度高于存储卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器件300的示意性电路图。存储器件300可以是图1中的存储器件104的示例。存储器件300可以包括存储单元阵列301和耦合到存储单元阵列301的外围电路302。存储单元阵列301可以是NAND闪速存储单元阵列，其中，存储单元306是以均在衬底(未示出)以上垂直延伸的NAND存储串308的阵列的形式提供的。在一些实施方式中，每个NAND存储串308包括串联耦合并且垂直堆叠的多个存储单元306。每个存储单元306能够保持连续的模拟值，例如，电压或电荷，其取决于在存储单元306的区域内捕获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元，或者可以是包括电荷捕获晶体管的电荷捕获类型的存储单元。
在一些实施方式中，每个存储单元306是具有两种可能的存储状态并且因而能够存储一位数据的单级单元(SLC)。例如，第一存储状态“0”可以对应于第一范围的电压，并且第二存储状态“1”可以对应于第二范围的电压。在一些实施方式中，每个存储单元306是能够在四个以上的存储状态中存储一位以上的数据的多级单元(MLC)。例如，MLC能够每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为假定一定范围的可能的标称存储值。在一个示例中，如果每个MLC存储两位数据，那么可以通过将三个可能的标称存储值中的一个写入到单元而将MLC从擦除状态被编程为假定三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
如图3中所示，每个NAND存储串308可以包括在其源极端部处的源极选择栅(SSG)310以及在其漏极端部处的漏极选择栅(DSG)312。SSG 310和DSG 312可以被配置为在读取和编程操作期间激活选定的NAND存储串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储串308的源极通过同一源极线(SL)314(例如，公共SL)被耦合。换言之，根据一些实施方式，同一块304中的所有NAND存储串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储串308的DSG 312耦合到相应的位线316，能够经由输出总线(未示出)从相应的位线316读取或写入数据。在一些实施方式中，每个NAND存储串308被配置为通过经由一条或多条DSG线313向相应的DSG 312施加选择电压(例如，超过具有DSG 312的晶体管的阈值电压)或取消选择电压(例如，0V)和/或通过经由一条或多条SSG线315向相应的SSG310施加选择电压(例如，超过具有SSG 310的晶体管的阈值电压)或取消选择电压(例如，0V)而被选择或取消选择。
如图3中所示，可以将NAND存储串308组织成多个块304，块304中的每个可以具有例如耦合到ACS的公共源极线314。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储单元306同时被擦除。为了擦除选定块304中的存储单元306，可以用擦除电压(Vers)(例如高的正电压(例如，20V或更高))对耦合到选定块304以及与选定块304在同一平面中的未选定块304的源极线314进行偏置。应当理解，在一些示例中，可以在半块级上、四分之一块级上或者具有任何适当数量的块或适当分数的块的级上执行擦除操作。相邻NAND存储串308的存储单元306可以通过字线318被耦合，字线318选择哪一行的存储单元306受到读取和编程操作的影响。在一些实施方式中，每条字线318耦合到存储单元306的页320，页320是用于编程操作的基本数据单元。一个页320的以位来衡量的尺寸可以涉及由一个块304中的字线318耦合的NAND存储串308的数量。为了便于描述，一个页320中的存储单元306可以耦合到同一字线318，并且术语“页”和“字线”在本公开中可以互换使用。然而，应当理解，在一些示例中，一个页320中的存储单元306可以耦合到不止一条字线318。每条字线318可以包括在相应的页320中的每个存储单元306处的多个控制栅(栅电极)以及耦合控制栅的栅极线。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储串308的示例性存储单元阵列301的截面的侧视图和平面图。如图4A中所示，NAND存储串308可以在衬底402以上垂直地延伸穿过存储堆叠层404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当的材料。
存储堆叠层404可以包括交替的栅极导电层406和栅极到栅极电介质层408。存储堆叠层404中的栅极导电层406和栅极到栅极电介质层408的对的数量可以确定存储单元阵列301中的存储单元306的数量。栅极导电层406可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂的硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层406包括掺杂的多晶硅层。每个栅极导电层406可以包括围绕存储单元306的控制栅、DSG 312或SSG 310，并且可以作为存储堆叠层404的顶部处的DSG线313、存储堆叠层404的底部处的SSG线315或者在DSG线313和SSG线315之间的字线318来横向延伸。
如图4A中所示，NAND存储串308包括垂直地延伸穿过存储堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(一种或多种)半导体材料(例如，作为半导体沟道420)和(一种或多种)电介质材料(例如，作为存储膜418)的沟道孔。在一些实施方式中，半导体沟道420包括硅，例如，多晶硅。在一些实施方式中，存储膜418是包括隧穿层426、存储层424(又称为“电荷捕获/存储层”)和阻隔层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424和阻隔层422从柱的中心朝向外表面按此顺序沿径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻隔层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
根据一些实施方式，如图4A中所示，在衬底402中形成阱414(例如，P阱和/或N阱)，并且NAND存储串308的源极端部与阱414接触。例如，源极线314可以耦合到阱414，从而在擦除操作期间向阱414(即NAND存储串308的源极)施加擦除电压。在一些实施方式中，NAND存储串308还包括在NAND存储串308的漏极端部处的沟道插塞416。
如图4B的平面图中所示，可以通过狭缝结构430(例如，栅极线狭缝(GLS))将存储单元阵列301的NAND存储串308布置到块304中，狭缝结构430在相邻块304之间将字线318电分隔，从而能够在读取、编程和擦除操作中对每个块304单独控制。在一些实施方式中，通过DSG切口432将每个块304进一步划分成更小的区域(例如，指状部434)，DSG切口432在相邻指状部434之间将DSG线313电分隔，从而能够在读取和编程操作中对每个指状部434单独控制。应当理解，尽管在图4A和图4B中未示出，但是存储单元阵列301的附加部件可以被形成为包括但不限于局部触点、互连层等。
如图3中所示，与本公开的范围一致，由于对于每个块304而言在页/字线级上执行编程操作，因而每个块304可以是开放块或满块，取决于相应块304中的所有页是否已被编程。在一些实施方式中，如果块304中的至少一个页320未被编程，即块304中的至少一个页320中的存储单元306处于擦除状态，那么块304是开放块。例如，开放块可以包括一个或多个未被编程的页。在一些实施方式中，如果块304中的所有页320被编程，即块304中的所有页320中的存储单元306处于编程状态，那么块304为满块。例如，满块可以不包括任何未被编程的页。外围电路302可以被配置为响应于块304是开放块而使用相对于默认读取电压具有偏移量的补偿读取电压对开放块中的存储单元306执行读取操作。相反，外围电路302还可以被配置为响应于块304是满块而使用默认读取电压对满块中的存储单元306执行读取操作。
外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储单元阵列301。外围电路302可以包括任何适当的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313向和从每个目标存储单元306施加和感测电压信号和/或电流信号来促进存储单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。应当理解，还可以包括图5中未示出的附加外围电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑单元512的控制信号从和向存储单元阵列301读取和编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储将被编程到存储单元阵列301的一个页320中的一页编程数据(写入数据)。在另一个示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储单元306中。在又一示例中，页缓冲器/感测放大器504还可以在读取操作中从位线316感测表示存储在存储单元306中的数据位的低功率信号，并且将小电压摆幅放大到可识别逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制，并且通过施加由电压发生器510生成的位线电压而选择一个或多个NAND存储串308。
行解码器/字线驱动器508可以被配置为由控制逻辑单元512控制，并且选择/取消选择存储单元阵列301的块304，并且选择/取消选择块304的字线318。行解码器/字线驱动器508还可以被配置为使用由电压发生器510生成的字线电压驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并驱动SSG线315和DSG线313。如下文所详细描述的，行解码器/字线驱动器508被配置为在对耦合到选定字线318的存储单元306的读取操作中向选定字线318施加读取电压。在向开放块中的字线318施加读取电压时，读取电压可以是具有基于开放块的读取偏移量的补偿读取电压，或者在向满块中的字线318施加读取电压时，读取电压可以是不具有基于开放块的读取偏移量的默认读取电压。
电压发生器510可以被配置为由控制逻辑单元512控制，并且生成将被提供到存储单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。如下文所详细描述的，取决于是在开放块中还是在满块中执行读取操作，控制逻辑单元512可以控制电压发生器510以向行解码器/字线驱动器508提供默认读取电压或者相对于默认读取电压具有偏移量的补偿读取电压。
控制逻辑单元512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作代码(OP代码)和命令地址。如下文所详细描述的，寄存器514的状态寄存器可以包括被配置为存储指示存储单元阵列301中的所有块304中的(一个或多个)开放块的开放块信息(例如，具有ADSV列表)的一个或多个寄存器。在一些实施方式中，开放块信息还指示每个开放块的最后的编程页。
接口516可以耦合到控制逻辑单元512，并且充当控制缓冲器，以缓冲从主机(未示出)接收到的控制命令并将其转发给控制逻辑单元512，并且缓冲从控制逻辑单元512接收到的状态信息并将其转发给主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据输入/输出(I/O)接口和数据缓冲器，从而对往返于存储单元阵列301的数据进行缓冲和转发。
图6示出了根据本公开的一些方面的在执行基于开放块的读取偏移量补偿时的图3-5中的存储器件300的示例性外围电路302的详细块图。如图6中所示，在一些实施方式中，在执行基于开放块的读取偏移量补偿中，控制逻辑单元512包括开放块处理模块602、偏移量计算模块604、补偿读取电压模块606、默认读取电压模块608以及开放块/满块切换模块610。本文描述的控制逻辑单元512的每个模块可以是在为控制逻辑单元512的一部分的处理器(例如，微控制器单元(MCU))上运行的软件模块，或者可以是有限状态机(FSM)的硬件模块(例如，集成电路(IC，例如，专用IC(ASIC)、现场可编程门阵列(FPGA)等))，或者可以是软件模块和硬件模块的组合。
开放块处理模块602可以耦合到寄存器514，并且被配置为基于存储在寄存器514中的开放块信息确定块是否是开放块。根据一些实施方式，块包括具有将通过读取操作被读取的存储单元的每个块，即读取操作中的选定块。块信息可以指示块中的一个或多个开放块。在一些实施方式中，块信息指示所有当前的(一个或多个)开放块，并且随着编程操作的进行而被更新。例如，控制逻辑单元512的开放块处理模块602可以被配置为在对存储单元阵列的编程操作中更新开放块信息。在一些实施方式中，主机108耦合到寄存器514，并且被配置为初始化开放块信息。例如，为了初始化开放块信息，主机108可以被配置为响应于系统重启来扫描存储单元阵列或者恢复开放块信息的备份副本。也就是说，根据一些实施方式，具有针对功率损耗和/或错误处理情况的信号交换机制，从而允许主机108初始化开放块信息。主机108可以负责在功率损失和/或错误处理时将开放块信息重新输入回存储器件300的寄存器514。在一些实施方式中，在因功率损失或者错误处理而引起的系统重启时，主机108对存储单元阵列进行扫描，从而从存储单元阵列收集开放块信息，并且将开放块信息存储到寄存器514中。在一些实施方式中，主机108在正常操作期间将开放块信息的备份副本保存到存储器件300(例如，与寄存器514相对的非易失性存储单元)中，并且在系统重启时恢复最新开放块信息的保存的备份副本并且将其存储到寄存器514中。应当理解，在一些示例中，主机108可以负责在存储器件300的正常操作之前初始化开放块信息，同时开放块处理模块602负责在存储器件300的正常操作期间更新开放块信息。
例如，图8示出了根据本公开的一些方面的存储器件300的示例性开放块信息802的图示。开放块信息802可以指示所有块1-n中的每个开放块806i。在一些实施方式中，开放块信息802包括每个开放块806但不是满块的标识符(ID)，例如逻辑地址或物理地址，如图8中所示。在一些实施方式中，开放块信息802包括每个块，且每个块具有指示该块是开放块还是满块的字段(未示出)。开放块信息802还可以指示块中的最后的编程页。例如，如图8中所示，对于每个开放块806i而言，开放块i中的所有页1-k中的最后的编程页808j也可以包括在开放块信息802中。也就是说，开放块信息802可以包括每个开放块806i的最后的编程页808j。应当理解，在开放块信息802中还包括满块的情况中，最后的编程页可能不是必需的，因为对于每个满块而言最后的编程页是已知的。
在一些实施方式中，开放块信息包括ADSV列表，并且开放块处理模块602被配置为如果块在ADSV列表上则确定该块是开放块。开放块处理模块602还被配置为如果块不在ADSV列表上则确定该块是满块。存储器件300均可以利用ADSV列表来跟踪用于对对应块/字线进行编程的起始电压电平。对于针对该特定存储位置的后续编程事件(例如，编程操作)，存储器件300可以参考所存储的编程起始电压，这样可以导致改善的编程时间(Tprog)性能。也就是说，存储器件300(例如，控制逻辑单元512)被配置为在编程操作中更新并且跟踪存储在寄存器514中的ADSV列表，以加快编程时间。由于ADSV列表还针对读取操作中的基于开放块的读取偏移量补偿来记录块编程信息，例如，特定块的所有页/字线是否已经全部被编程，因而存储器件300(例如，控制逻辑单元512)可以“借用”ADSV列表，并且将其作为开放块信息的至少一部分使用。在一些实施方式中，主机108被配置为在系统重启时通过扫描存储单元阵列并且将初始ADSV列表存储到寄存器514中而初始化ADSV列表，并且控制逻辑单元512被配置为基于由存储器件300执行的编程操作来保持、跟踪和更新ADSV列表。在一些实施方式中，ADSV列表还包括每个块的最后的编程页。例如，如图8中所示，开放块信息可以包括指示每个开放块806i及其最后的编程页808j的ADSV列表804。
重新参考图6，为了对存储单元执行读取操作，开放块处理模块602可以从寄存器514检索开放块信息(例如，ADSV列表)，并且基于开放块信息确定存储单元所属的块是开放块还是满块。在开放块信息指示每个开放块但不指示满块的一个示例中，开放块处理模块602可以查看块是否与开放块信息匹配。例如，控制逻辑单元512的开放块处理模块602可以被配置为如果块在ADSV列表上则确定该块是开放块。在开放块信息包括所有块的另一示例中，开放块处理模块602可以在开放块信息中寻找该块，并且找到该块的开放块/满块状态/字段。如下文所详细描述的，根据一些实施方式，由开放块处理模块602将该块是否是开放块的结果提供给开放块/满块切换模块610，使得开放块/满块切换模块610控制字线驱动器508，以向耦合到将被读取的存储单元的字线施加补偿读取电压或默认读取电压。
如上文所述，由于背面图案效应，与满块中的存储单元相比，在开放块中的存储单元的阈值电压可能被负移。已经发现，在编程操作从块的源极侧(例如，从图3中的底部页/字线)开始时，其可能表现出更宽的编程电压(PV)分布。在NAND存储串中的很多页/字线被编程时，存储单元阵列负载电阻可能极大地增加，从而引起较早编程的存储单元的阈值电压Vth移位，其被称为背面图案效应。背面图案效应的主要机制可以源自于在漏极侧的其他页/字线被编程时选定字线的下降的实质漏极电势。
如图7中所示，与满块中的存储单元的阈值电压Vth分布(由虚线表示)相比，在编程状态和擦除状态两者中的开放块中的存储单元的阈值电压Vth分布(由实线表示)可能因背面图案效应被负移。因此，基于满块中的存储单元的阈值电压Vth分布设置的默认读取电压Vdr可能不再能够在读取操作中区分用于开放块中的存储单元的编程状态和擦除状态。相反，可能必须施加相对于默认读取电压Vdr的偏移量，以补偿因开放块引起的阈值电压Vth移位，从而形成用于读取开放块中的存储单元的补偿读取电压。
参考图6，在块是开放块的情况下，控制逻辑单元512的偏移量计算模块604可以被配置为基于开放块信息确定具有相对于该块的默认读取电压的偏移量的补偿读取电压。如上文所述，开放块中的阈值电压移位是由背面图案效应导致的，其可能受到开放块中已经被编程的页/字线的数量的影响。因而，在一些实施方式中，偏移量计算模块604还被配置为基于最后的编程页确定用于补偿阈值电压移位的偏移量。如上文所述，开放块信息还可以指示每个开放块的最后的编程页(例如，图8中的最后的编程页808j)，并且因此偏移量计算模块604可以从开放块信息(例如，ADSV列表)获得最后的编程页。
在一些实施方式中，偏移量计算模块604被配置为基于最后的编程页和开放块中的页的总数计算偏移量。例如，如图9A中所示，开放块可以包括总数K个页1-k，其中，J个页是编程页1-j，如最后的编程页j所指示的。偏移量计算模块604可以基于最后的编程页j计算该块中的J个编程页的总数，并且之后计算编程页的总数J和该块中的N个页的总数之间的比值a，例如，a＝J/K。之后，偏移量计算模块604可以基于比值a和最大偏移量Vtot计算偏移量Voff，例如，Voff＝(1-a)×Vtot。最大偏移量Vtot可以是在开放块中尚未有页被编程的情况(其可以引起与满块相比的最大阈值电压移位)中预定的。随着编程页的数量J增加，对应的偏移量Voff相应地下降，因为与满块相比，阈值电压移位也下降。应当理解，上文描述的计算偏移量的示例仅出于说明性目的，并且不排除基于最后的编程页和开放块中的页的总数计算偏移量的任何其他适当方式。例如，可以对该计算添加权以调整比值，或者可以在偏移量和最大偏移量之间引入非线性关系。
在一些实施方式中，偏移量计算模块604被配置为基于在开放块中最后的编程页所位于的、多个区段中的一个区段从多个预设偏移量选择偏移量。每个块中的页可以被分成分别与多个预设偏移量相关联的多个区段。在一些实施方式中，区段通过存储器件300的制作后修整与预设偏移量关联。制作后修整可以用于抵消制造工艺变动对半导体器件(例如，存储器件300)的特定关键电参数的影响。可以通过将修整电路的电阻值调整至特定离散值(例如，对应于预设偏移量)而以迭代方式执行修整。例如，如图9B中所示，开放块的K个页1-k可以被分成多个区段，例如，三个区段1-3。通过制作存储器件300之后的制作后修整，每个区段可以基于字线在开放块中的物理位置(例如，图4A中的栅极导电层406在z方向上的垂直位置)与相应的预设偏移量关联。取决于编程方向，与下部区段相比，上部区段可以与更小的偏移量关联，反之亦然。可以基于最后的编程页j所落在的区段(例如，图9B中的区段2)从预设偏移量选择偏移量Voff。与图9A中的基于计算的方法相比，图9B中的基于区段的方法可以具有较低的复杂性，但是具有较高的粗略性。
重新参考图6，在一些实施方式中，控制逻辑单元512的偏移量计算模块604耦合到主机108，并且被配置为基于开放块信息和附加的偏移量因素确定偏移量。附加的偏移量因素可以包括温度、字线物理位置或系统调整中的至少一个。在一些实施方式中，主机108被配置为向控制逻辑单元512的偏移量计算模块604发送指示附加偏移量因素(例如温度、字线物理位置或系统调整)的命令。也就是说，除了基于开放块的读取偏移量补偿之外，可以基于来自主机108的指令执行附加的读取偏移量补偿。例如，主机108可以确定基于温度的读取偏移量、基于字线物理位置的偏移量或者对读取电压电平的任何系统调整，并且指导控制逻辑单元512的偏移量计算模块604，以在确定补偿读取电压相对于默认读取电压的偏移量时将这些附加偏移量因素考虑在内。
控制逻辑单元512的默认读取电压模块608可以被配置为确定用于满块的默认读取电压，并且控制电压发生器510以将处于默认读取电压电平的读取电压提供给字线驱动器508。默认读取电压模块608还可以将默认读取电压作为基线提供给补偿读取电压模块606，以计算用于开放块的补偿读取电压。在一些实施方式中，控制逻辑单元512的默认读取电压模块608还被配置为基于初始阈值电压移位(IVS)调整默认读取电压。也就是说，随着时间的推移，开放块或者满块中的存储单元的阈值电压可以被负移。因而，默认读取电压模块608可以通过更负向地调整阈值电压移位而补偿因IVS导致的阈值电压移位。可以使用经IVS调整的默认读取电压读取满块中的存储单元，这取决于存储单元的保持持续时间，并且经IVS调整的默认读取电压还可以随着基线变化而影响补偿读取电压。
控制逻辑单元512的补偿读取电压模块606可以被配置为基于由偏移量计算模块604确定的偏移量以及由默认读取电压模块608确定的默认读取电压确定用于开放块的补偿读取电压，例如，通过将该偏移量添加到默认读取电压，从而与满块相比将用于开放块的读取电压电平更负向地移位，如图7中所示。如上文所述，偏移量和补偿读取电压的电平在不同开放块之间可以变化，例如，随着不同开放块中的最后的编程页的变化而变化。与默认读取电压模块608类似，补偿读取电压模块606也可以控制电压发生器510，以将处于补偿读取电压电平的读取电压提供给字线驱动器508。
应当理解，尽管上文针对作为存储器件300的一部分的控制逻辑单元512中的各种模块描述了基于开放块的读取偏移量补偿方案(即管芯上实施方式，因为控制逻辑单元512可以与存储单元阵列301处于同一管芯上)，但是在一些示例中，可以通过耦合到存储器件300的存储控制器(例如，图1中的存储控制器106)实施本文公开的基于开放块的读取偏移量补偿方案的一部分或全部(即管芯外实施方式)。例如，存储控制器可以被配置为基于开放块信息确定块是开放块还是满块。
字线驱动器508可以被配置为：在读取操作中，响应于来自控制逻辑单元512的开放块/满块切换模块610的指示当前读取块是开放块还是满块的指令，接收来自电压发生器510的对应的补偿读取电压或默认读取电压，并且将对应的补偿读取电压或默认读取电压施加至与开放块或满块中的将要读取的目标存储单元耦合的字线。
图10示出了根据本公开的一些方面的用于操作存储器件的方法1000的流程图。该存储器件可以是本文公开的任何适当的存储器件，例如，存储器件300。方法1000可以是由外围电路302实施的，外围电路302例如行解码器/字线驱动器508、电压发生器510、控制逻辑单元512和寄存器514。应当理解，方法1000中所示的操作可以不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，操作中的一些可以是同时执行的或者是按照不同于图10中所示的顺序执行的。
参考图10，方法1000开始于操作1002，其中，确定块是开放块还是满块。在一些实施方式中，每个块包括多个页，并且如果块中的多个页中的至少一个页未被编程，那么该块为开放块。例如，控制逻辑单元512或存储控制器106可以基于存储在寄存器514中的开放块信息确定块是开放块还是满块。在一些实施方式中，如图11中所示，在1102处，例如，由主机108响应于系统重启来通过扫描存储单元阵列301或者恢复开放块信息的备份副本而初始化开放块信息。在1104处，可以将多个块中的一个或多个开放块的开放块信息存储到例如寄存器514中。在1106处，可以由例如控制逻辑单元512的开放块处理模块602基于开放块信息确定该块是开放块还是满块。在一些实施方式中，可以由例如开放块处理模块602在对存储单元的阵列的编程操作中更新开放块信息。在一些实施方式中，开放块信息包括ADSV列表。
方法1000进行至操作1004，如图10中所示，其中，如果块是满块，那么使用默认读取电压对该块中的存储单元执行读取操作。例如，控制逻辑单元512可以确定默认读取电压，控制电压发生器510以提供默认读取电压，并且控制字线驱动器508以将默认读取电压施加至与满块中的存储单元耦合的字线。
方法1000进行至操作1006，如图10中所示，其中，如果块是开放块，那么使用相对于默认读取电压具有偏移量的补偿读取电压对该块中的存储单元执行读取操作。例如，控制逻辑单元512可以基于开放块信息确定偏移量，基于偏移量和默认读取电压确定补偿读取电压，控制电压发生器510以提供补偿读取电压，并且控制字线驱动器508以将补偿读取电压施加至与开放块中的存储单元耦合的字线。在一些实施方式中，如图11中所示，在1108处，可以由例如控制逻辑单元512的偏移量计算模块604基于开放块信息中的最后的编程页确定偏移量。如上文针对图9A和图9B详细所述的，可以通过基于计算的方法、基于区段的方法或者基于最后的编程页的任何其他适当的方法来确定偏移量。在1110处，可以由例如控制逻辑单元512的补偿读取电压模块606确定相对于默认读取电压具有偏移量的补偿读取电压。
根据本公开的一个方面，一种存储器件包括布置在多个块中的存储单元阵列以及耦合到存储单元阵列的外围电路。该外围电路被配置为响应于多个块中的块是开放块而使用补偿读取电压对块中的存储单元阵列的存储单元执行读取操作。补偿读取电压相对于块的默认读取电压具有偏移量。
在一些实施方式中，多个块中的每个块包括多个页，并且外围电路还被配置为：如果块中的多个页中的至少一个页未被编程，则确定该块为开放块。
在一些实施方式中，多个块中的每个块包括多个页，并且存储器件还包括存储控制器，该存储控制器耦合到外围电路并且被配置为：如果块中的多个页中的至少一个页未被编程，则确定该块为开放块。
在一些实施方式中，外围电路包括：寄存器，其被配置为存储多个块中的一个或多个块的开放块信息；以及控制逻辑单元，其耦合到寄存器并且被配置为基于存储在寄存器中的开放块信息确定块为开放块。
在一些实施方式中，为了执行读取操作，该控制逻辑单元还被配置为基于开放块信息确定补偿读取电压，并且外围电路还包括字线驱动器，该字线驱动器耦合到控制逻辑单元并且被配置为将补偿读取电压施加至与存储单元耦合的字线。
在一些实施方式中，开放块信息包括ADSV列表，并且控制逻辑单元被配置：如果块在ADSV列表上，则确定该块是开放块。
在一些实施方式中，开放块信息指示块中的多个页中的最后的编程页，并且为了确定补偿读取电压，控制逻辑单元被配置为基于最后的编程页确定补偿读取电压相对于块的默认读取电压的偏移量。
在一些实施方式中，为了确定该偏移量，控制逻辑单元被配置为基于最后的编程页和块中的页的总数计算偏移量。
在一些实施方式中，控制逻辑单元还被配置为：基于最后的编程页计算块中的编程页的总数，计算编程页的总数与块中的页的总数之间的比值，并且基于该比值和最大偏移量计算偏移量。
在一些实施方式中，将块中的多个页分成多个区段，所述多个区段分别与多个预设偏移量相关联，并且为了确定偏移量，控制逻辑单元被配置为基于在块中最后的编程页所位于的、多个区段中的一个区段从多个预设偏移量选择偏移量。
在一些实施方式中，多个区段通过存储器件的制作后修整与多个预设偏移量关联。
在一些实施方式中，外围电路还被配置为响应于块是满块而使用块的默认读取电压对存储单元执行读取操作。
在一些实施方式中，存储单元的阵列包括NAND闪速存储单元。
在一些实施方式中，控制逻辑单元被配置为基于开放块信息和附加偏移量因素确定偏移量。
在一些实施方式中，附加偏移量因素包括温度、字线物理位置或系统调整中的至少一个。
根据本公开的另一方面，一种NAND闪速存储器包括布置在多个块中的存储单元阵列、寄存器、耦合到寄存器的控制逻辑单元以及耦合到控制逻辑单元的字线驱动器。寄存器被配置为存储多个块中的一个或多个块的开放块信息。控制逻辑单元被配置为基于开放块信息确定相对于一个或多个块中的块的默认读取电压的偏移量。字线驱动器被配置为在对块中的存储单元阵列中的存储单元的读取操作中将具有偏移量的补偿读取电压施加至与块中的存储单元阵列中的存储单元耦合的字线。
在一些实施方式中，控制逻辑单元还被配置为基于存储在寄存器中的开放块信息确定块为开放块。
在一些实施方式中，NAND闪速存储器还包括存储控制器，该存储控制器耦合到控制逻辑单元并且被配置为基于存储在寄存器中的开放块信息确定块为开放块。
在一些实施方式中，多个块中的每个块包括多个页，并且控制逻辑单元或存储控制器被配置为：如果块中的多个页中的至少一个页未被编程，则确定该块为开放块。
在一些实施方式中，开放块信息包括ADSV列表，并且控制逻辑单元或存储控制器被配置为：如果块在ADSV列表上，则确定该块是开放块。
在一些实施方式中，开放块信息指示块中的多个页中的最后的编程页，并且控制逻辑单元被配置为基于最后的编程页确定偏移量。
在一些实施方式中，为了确定偏移量，控制逻辑单元被配置为基于最后的编程页和块中的页的总数计算偏移量。
在一些实施方式中，为了计算偏移量，控制逻辑单元被配置为：基于最后的编程页计算块中的编程页的总数，计算编程页的总数与块中的页的总数之间的比值，并且基于该比值和最大偏移量计算偏移量。
在一些实施方式中，将块中的多个页分成多个区段，所述多个区段分别与多个预设偏移量相关联，并且为了确定偏移量，控制逻辑单元被配置为基于在块中最后的编程页所位于的、多个区段中的一个区段从多个预设偏移量选择偏移量。
在一些实施方式中，多个区段通过NAND闪速存储器的制作后修整与多个预设偏移量关联。
在一些实施方式中，控制逻辑单元被配置为基于开放块信息和附加偏移量因素确定偏移量。
在一些实施方式中，附加偏移量因素包括温度、字线物理位置或系统调整中的至少一个。
根据本公开的又一方面，一种系统包括NAND闪速存储器和耦合到NAND闪速存储器的主机，该主机被配置为初始化开放块信息。NAND闪速存储器包括布置在多个块中的存储单元阵列、寄存器、耦合到寄存器的控制逻辑单元以及耦合到控制逻辑单元的字线驱动器。寄存器被配置为存储多个块中的一个或多个块的开放块信息。控制逻辑单元被配置为基于开放块信息确定相对于一个或多个块中的块的默认读取电压的偏移量。字线驱动器被配置为在对块中的存储单元阵列中的存储单元的读取操作中将具有偏移量的补偿读取电压施加至与块中的存储单元阵列中的存储单元耦合的字线。
在一些实施方式中，该主机还被配置为：向控制逻辑单元发送指示附加偏移量因素的命令，并且控制逻辑单元被配置为基于开放块信息和附加偏移量因素确定偏移量。
在一些实施方式中，附加偏移量因素包括温度、字线物理位置或系统调整中的至少一个。
在一些实施方式中，为了初始化开放块信息，主机被配置为响应于系统重启而扫描存储单元阵列或者恢复开放块信息的备份副本。
在一些实施方式中，控制逻辑单元还被配置为在对存储单元阵列的编程操作中更新开放块信息。
在一些实施方式中，开放块信息包括ADSV列表，并且控制逻辑单元被配置：如果块在ADSV列表上，则确定该块是开放块。
在一些实施方式中，多个块中的每个块包括多个页，开放块信息指示块中的多个页中的最后的编程页，并且控制逻辑单元被配置为基于最后的编程页确定偏移量。
在一些实施方式中，为了确定偏移量，控制逻辑单元被配置为基于最后的编程页和块中的页的总数计算偏移量。
在一些实施方式中，为了计算偏移量，控制逻辑单元被配置为：基于最后的编程页计算块中的编程页的总数，计算编程页的总数与块中的页的总数之间的比值，并且基于该比值和最大偏移量计算偏移量。
在一些实施方式中，将块中的多个页分成多个区段，所述多个区段分别与多个预设偏移量相关联，并且为了确定偏移量，控制逻辑单元被配置为基于在块中最后的编程页所位于的、多个区段中的一个区段从多个预设偏移量选择偏移量。
在一些实施方式中，多个区段通过NAND闪速存储器的制作后修整与多个预设偏移量关联。
在一些实施方式中，控制逻辑单元还被配置为基于初始阈值电压移位调整块的默认读取电压。
根据本公开的又一方面，公开了一种用于操作存储器件的方法。该存储器件包括布置在多个块中的存储单元阵列。多个块中的块被确定是开放块。使用补偿读取电压对块中的存储单元阵列中的存储单元执行读取操作。补偿读取电压相对于块的默认读取电压具有偏移量。
在一些实施方式中，多个块中的每个块包括多个页，并且如果块中的多个页中的至少一个页未被编程，则该块为开放块。
在一些实施方式中，存储多个块中的一个或多个块的开放块信息，并且基于开放块信息确定块为开放块。
在一些实施方式中，为了执行读取操作，基于开放块信息确定补偿读取电压，并且将补偿读取电压施加至与存储单元耦合的字线。
在一些实施方式中，开放块信息包括ADSV列表，并且如果块在ADSV列表上，则该块是开放块。
在一些实施方式中，开放块信息指示块中的多个页中的最后的编程页，并且为了确定补偿读取电压，基于最后的编程页确定补偿读取电压相对于块的默认读取电压的偏移量。
在一些实施方式中，为了确定偏移量，基于最后的编程页和块中的页的总数计算偏移量。
在一些实施方式中，为了计算偏移量，基于最后的编程页计算块中的编程页的总数，计算编程页的总数与块中的页的总数之间的比值，并且基于该比值和最大偏移量计算偏移量。
在一些实施方式中，将块中的多个页分成多个区段，所述多个区段分别与多个预设偏移量相关联，并且为了确定偏移量，基于在块中最后的编程页所位于的、多个区段中的一个区段从多个预设偏移量选择偏移量。
在一些实施方式中，多个区段通过存储器件的制作后修整与多个预设偏移量关联。
在一些实施方式中，初始化开放块信息。
在一些实施方式中，为了初始化开放块信息，响应于系统重启而扫描存储单元阵列或者恢复开放块信息的备份副本。
在一些实施方式中，在对存储单元阵列的编程操作中更新开放块信息。
在一些实施方式中，确定该块为满块，并且基于块的默认读取电压对存储单元执行读取操作。
在一些实施方式中，存储单元阵列包括NAND闪速存储单元。
可以容易地针对各种应用来修改和/或适应具体实施方式的前文描述。因此，基于文中提供的教导和指导，这样的适应和修改旨在落在所公开的实施方式的等同物的意义和范围内。
本公开的广度和范围不应当由任何上述示例性实施方式限制，而应当仅根据所附权利要求及其等同物来定义。

Claims (57)

1.一种存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个块；以及
外围电路，所述外围电路耦合到所述存储单元阵列，并且被配置为：
基于开放块信息确定所述多个块中的块是开放块；所述开放块信息包括自动动态起始电压(ADSV)列表；
响应于所述多个块中的块是开放块而使用补偿读取电压对所述块中的存储单元执行读取操作，所述补偿读取电压相对于所述块的默认读取电压具有偏移量。
2.根据权利要求1所述的存储器件，其中，
所述多个块中的每个块包括多个页；
所述ADSV列表包括所述开放块及所述开放块的多个页中的最后的编程页。
3.根据权利要求2所述的存储器件，其中，
所述外围电路被配置为：如果所述块在所述ADSV列表上，则确定所述块是开放块。
4.根据权利要求1所述的存储器件，其中，
所述外围电路被配置为基于由所述存储器件执行的编程操作来更新所述ADSV列表。
5.根据权利要求1所述的存储器件，其中，
所述外围电路包括寄存器，所述寄存器被配置为存储所述开放块信息。
6.根据权利要求5所述的存储器件，其中，
初始化所述开放块信息时，初始开放块信息被从所述存储单元阵列存储到所述寄存器中。
7.根据权利要求1所述的存储器件，其中，
所述外围电路还被配置为：
基于所述开放块信息确定所述补偿读取电压；以及
在执行所述读取操作时，将所述补偿读取电压施加至与所述存储单元耦合的字线。
8.根据权利要求7所述的存储器件，其中，
所述多个块中的每个块包括多个页，所述开放块信息指示所述开放块的多个页中的最后的编程页；并且
所述外围电路被配置为：
基于所述开放块的所述多个页中的所述最后的编程页，确定所述补偿读取电压相对于所述默认读取电压的所述偏移量。
9.根据权利要求8所述的存储器件，其中，
所述外围电路被配置为：基于所述开放块的所述多个页中的所述最后的编程页和所述开放块的页的总数，计算所述偏移量。
10.根据权利要求9所述的存储器件，其中，所述外围电路还被配置为：
基于所述开放块的所述多个页中的所述最后的编程页，计算所述开放块的所述多个页中的编程页的总数；
计算所述开放块的所述多个页中的所述编程页的总数与所述开放块的页的总数之间的比值；以及
基于所述比值和最大偏移量计算所述偏移量。
11.根据权利要求10所述的存储器件，其中，所述最大偏移量与所述多个块中尚未有页被编程的块相关联。
12.根据权利要求8所述的存储器件，其中，
将所述块的所述多个页分成多个区段，所述多个区段分别与多个预设偏移量相关联，并且
所述外围电路被配置为：基于在所述开放块的所述多个页中的所述最后的编程页所位于的、所述多个区段中的一个区段，从所述多个预设偏移量选择所述偏移量。
13.根据权利要求12所述的存储器件，其中，所述多个区段通过所述存储器件的制作后修整与所述多个预设偏移量关联。
14.根据权利要求1所述的存储器件，其中，所述外围电路还被配置为响应于所述块是满块而使用所述块的所述默认读取电压对所述存储单元执行读取操作。
15.根据权利要求8所述的存储器件，其中，所述外围电路被配置为基于所述开放块信息和附加偏移量因素来确定所述偏移量。
16.根据权利要求15所述的存储器件，其中，所述附加偏移量因素包括温度、字线物理位置或系统调整中的至少一个。
17.根据权利要求10所述的存储器件，其中，所述开放块的所述多个页中的编程页的总数越大，所述偏移量越低。
18.一种NAND闪速存储器，包括：
存储单元阵列，所述存储单元阵列包括多个块；
寄存器，所述寄存器被配置为存储所述多个块中的一个或多个块的开放块信息，其中，所述开放块信息用于指示所述一个或多个块中的块是否为开放块；
控制逻辑单元，所述控制逻辑单元耦合到所述寄存器，并且被配置为基于所述开放块信息确定相对于所述块的默认读取电压的偏移量；以及
字线驱动器，所述字线驱动器耦合到所述控制逻辑单元，并且被配置为在对所述块中的所述存储单元阵列中的存储单元的读取操作中将具有所述偏移量的补偿读取电压施加至与所述块中的所述存储单元阵列中的所述存储单元耦合的字线。
19.根据权利要求18所述的NAND闪速存储器，其中，所述控制逻辑单元还被配置为基于存储在所述寄存器中的所述开放块信息确定所述块为开放块。
20.根据权利要求19所述的NAND闪速存储器，其中，
所述开放块信息包括自动动态起始电压(ADSV)列表；并且
所述控制逻辑单元被配置为：如果所述块在所述ADSV列表上，则确定所述块为开放块。
21.根据权利要求20所述的NAND闪速存储器，其中，
所述多个块中的每个块包括多个页，所述开放块信息指示所述开放块中的多个页中的最后的编程页；并且
所述控制逻辑单元被配置为基于所述开放块中的所述多个页中的所述最后的编程页确定所述偏移量。
22.根据权利要求21所述的NAND闪速存储器，其中，所述控制逻辑单元被配置为基于所述开放块中的所述多个页中的所述最后的编程页和所述开放块的页的总数计算所述偏移量。
23.根据权利要求22所述的NAND闪速存储器，其中，所述控制逻辑单元被配置为：
基于所述开放块中的所述多个页中的所述最后的编程页计算所述开放块的所述多个页中的编程页的总数；
计算所述开放块的所述多个页中的编程页的总数与所述开放块的页的总数之间的比值；并且
基于所述比值和最大偏移量计算所述偏移量。
24.根据权利要求23所述的NAND闪速存储器，其中，所述最大偏移量与所述多个块中尚未有页被编程的块相关联。
25.根据权利要求21所述的NAND闪速存储器，其中，
将所述块中的所述多个页分成多个区段，所述多个区段分别与多个预设偏移量相关联，并且
所述控制逻辑单元被配置为基于在所述开放块的所述多个页中的所述最后的编程页所位于的、所述多个区段中的一个区段，从所述多个预设偏移量选择所述偏移量。
26.根据权利要求25所述的NAND闪速存储器，其中，所述多个区段通过所述NAND闪速存储器的制作后修整与所述多个预设偏移量关联。
27.根据权利要求18所述的NAND闪速存储器，其中，所述控制逻辑单元被配置为基于所述开放块信息和附加偏移量因素来确定所述偏移量。
28.根据权利要求27所述的NAND闪速存储器，其中，所述附加偏移量因素包括温度、字线物理位置或系统调整中的至少一个。
29.根据权利要求23所述的NAND闪速存储器，其中，所述开放块的所述多个页中的编程页的总数越大，所述偏移量越低。
30.一种用于存储器件的读取操作的存储系统，包括：
NAND闪速存储器，所述NAND闪速存储器包括：
存储单元阵列，所述存储单元阵列包括多个块；
寄存器，所述寄存器被配置为存储所述多个块中的一个或多个块的开放块信息，并且所述开放块信息用于指示所述一个或多个块中的块是否为开放块；
控制逻辑单元，所述控制逻辑单元耦合到所述寄存器，并且被配置为基于所述开放块信息确定相对于所述块的默认读取电压的偏移量；以及
字线驱动器，所述字线驱动器耦合到所述控制逻辑单元，并且被配置为在对所述块中的存储单元的读取操作中将具有所述偏移量的补偿读取电压施加至与所述块中的所述存储单元耦合的字线；以及
存储控制器，所述存储控制器耦合到所述NAND闪速存储器并且被配置为控制所述NAND闪存存储器。
31.根据权利要求30所述的存储系统，其中，
所述存储控制器还被配置为向所述控制逻辑单元发送指示附加偏移量因素的命令；并且
所述控制逻辑单元被配置为基于所述开放块信息和所述附加偏移量因素确定所述偏移量。
32.根据权利要求31所述的存储系统，其中，所述附加偏移量因素包括温度、字线物理位置或系统调整中的至少一个。
33.根据权利要求30-32中的任一项所述的存储系统，其中，所述存储控制器被配置为响应于系统重启而控制扫描所述存储单元阵列或者恢复所述开放块信息的备份副本。
34.根据权利要求30-32中的任一项所述的存储系统，其中，所述控制逻辑单元还被配置为基于对所述存储单元阵列的编程操作来更新所述开放块信息。
35.根据权利要求30-32中的任一项所述的存储系统，其中，所述存储控制器被配置为：初始化所述开放块信息，将初始开放块信息从所述存储单元阵列存储到所述寄存器中。
36.根据权利要求30-32中的任一项所述的存储系统，其中，
所述开放块信息包括自动动态起始电压(ADSV)列表；并且
所述控制逻辑单元被配置为：如果所述块在所述ADSV列表上，则确定所述块是开放块。
37.根据权利要求30-32中的任一项所述的存储系统，其中，
所述多个块中的每个块包括多个页；
所述开放块信息指示所述开放块中的多个页中的最后的编程页；并且
所述控制逻辑单元被配置为基于所述最后的编程页确定所述偏移量。
38.根据权利要求37所述的存储系统，其中，所述控制逻辑单元被配置为基于所述最后的编程页和所述开放块的页的总数计算所述偏移量。
39.根据权利要求38所述的存储系统，其中，所述控制逻辑单元被配置为：
基于所述最后的编程页计算所述开放块的所述多个页中的编程页的总数；
计算所述开放块的所述多个页中的编程页的总数与所述开放块的页的总数之间的比值；并且
基于所述比值和最大偏移量计算所述偏移量。
40.根据权利要求39所述的存储系统，其中，所述开放块的所述多个页中的编程页的总数越大，所述偏移量越低。
41.根据权利要求39所述的存储系统，其中，所述最大偏移量与所述多个块中尚未有页被编程的块的相关联。
42.根据权利要求37所述的存储系统，其中，
将所述块中的所述多个页分成多个区段，所述多个区段分别与多个预设偏移量相关联，并且
所述控制逻辑单元被配置为：基于在所述开放块的所述多个页中的所述最后的编程页所位于的、所述多个区段中的一个区段，从所述多个预设偏移量选择所述偏移量。
43.根据权利要求42所述的存储系统，其中，所述多个区段通过所述NAND闪速存储器的制作后修整与所述多个预设偏移量关联。
44.根据权利要求30-32中的任一项所述的存储系统，其中，所述控制逻辑单元还被配置为基于初始阈值电压移位来调整所述块的所述默认读取电压。
45.一种用于操作包括具有多个块的存储单元阵列的存储器件的方法，所述方法包括：
基于开放块信息确定所述多个块中的块是开放块，其中，所述开放块信息用于指示所述多个块中的一个或多个块是否为开放块，所述开放块信息包括ADSV列表；以及
使用补偿读取电压对所述块中的所述存储单元阵列中的存储单元执行读取操作，所述补偿读取电压相对于所述块的默认读取电压具有偏移量。
46.根据权利要求45所述的方法，其中，
所述多个块中的每个块包括多个页；
所述ADSV列表包括所述开放块及所述开放块的多个页中的最后的编程页。
47.根据权利要求46所述的方法，其中，
如果所述块在所述ADSV列表上，则确定所述块是开放块。
48.根据权利要求45所述的方法，其中，执行所述读取操作包括：
基于所述开放块信息确定所述补偿读取电压；以及
将所述补偿读取电压施加至与所述存储单元耦合的字线。
49.根据权利要求48所述的方法，其中，
所述多个块中的每个块包括多个页；
所述开放块信息指示所述开放块的多个页中的最后的编程页；并且
确定所述补偿读取电压包括：基于所述最后的编程页确定所述补偿读取电压相对于所述块的所述默认读取电压的所述偏移量。
50.根据权利要求49所述的方法，其中，确定所述偏移量包括：基于所述开放块的所述多个页中的所述最后的编程页和所述开放块的页的总数计算所述偏移量。
51.根据权利要求50所述的方法，其中，计算所述偏移量包括：
基于所述开放块的所述多个页中的所述最后的编程页计算所述开放块的编程页的总数；
计算所述开放块的编程页的总数与所述开放块的页的总数之间的比值；以及
基于所述比值和最大偏移量计算所述偏移量。
52.根据权利要求50所述的方法，其中，
将所述块中的所述多个页分成多个区段，所述多个区段分别与多个预设偏移量相关联，并且
确定所述偏移量包括：基于在所述开放块的所述多个页中的所述最后的编程页所位于的、所述多个区段中的一个区段，从所述多个预设偏移量选择所述偏移量。
53.根据权利要求52所述的方法，其中，所述多个区段通过所述存储器件的制作后修整与所述多个预设偏移量关联。
54.根据权利要求45所述的方法，还包括初始化所述开放块信息。
55.根据权利要求54所述的方法，其中，初始化所述开放块信息包括：响应于系统重启而扫描所述存储单元阵列或者恢复所述开放块信息的备份副本。
56.根据权利要求45所述的方法，还包括：
基于对所述存储单元阵列的编程操作，更新所述开放块信息。
57.根据权利要求45所述的方法，还包括：
确定所述块为满块；以及
基于所述块的所述默认读取电压对所述存储单元执行读取操作。
CN202311052176.7A 2021-03-11 2021-03-11 存储器件的读取操作中的基于开放块的读取偏移量补偿 Pending CN117059153A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311052176.7A CN117059153A (zh) 2021-03-11 2021-03-11 存储器件的读取操作中的基于开放块的读取偏移量补偿

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
PCT/CN2021/080130 WO2022188085A1 (en) 2021-03-11 2021-03-11 Open block-based read offset compensation in read operation of memory device
CN202180000807.3A CN113168879B (zh) 2021-03-11 2021-03-11 存储器件的读取操作中的基于开放块的读取偏移量补偿
CN202311052176.7A CN117059153A (zh) 2021-03-11 2021-03-11 存储器件的读取操作中的基于开放块的读取偏移量补偿

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202180000807.3A Division CN113168879B (zh) 2021-03-11 2021-03-11 存储器件的读取操作中的基于开放块的读取偏移量补偿

Publications (1)

Publication Number Publication Date
CN117059153A true CN117059153A (zh) 2023-11-14

Family

ID=76876021

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202311052176.7A Pending CN117059153A (zh) 2021-03-11 2021-03-11 存储器件的读取操作中的基于开放块的读取偏移量补偿
CN202180000807.3A Active CN113168879B (zh) 2021-03-11 2021-03-11 存储器件的读取操作中的基于开放块的读取偏移量补偿

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202180000807.3A Active CN113168879B (zh) 2021-03-11 2021-03-11 存储器件的读取操作中的基于开放块的读取偏移量补偿

Country Status (5)

Country Link
US (2) US11862250B2 (zh)
JP (2) JP7392182B2 (zh)
KR (1) KR20230009991A (zh)
CN (2) CN117059153A (zh)
WO (1) WO2022188085A1 (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449700B2 (en) * 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
KR102578153B1 (ko) 2016-08-25 2023-09-14 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
WO2018174857A1 (en) 2017-03-21 2018-09-27 Micron Technology, Inc. Apparatuses and methods for automated dynamic word line start voltage
US10553301B2 (en) 2017-06-03 2020-02-04 Sandisk Technologies Llc Dynamic read table block filter
KR102596407B1 (ko) * 2018-03-13 2023-11-01 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10559366B2 (en) * 2018-03-30 2020-02-11 Western Digital Technologies, Inc. Boundary word line voltage shift
US10614881B2 (en) * 2018-08-13 2020-04-07 International Business Machines Corporation Calibration of open blocks in NAND flash memory
KR20200044460A (ko) * 2018-10-19 2020-04-29 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20200122522A (ko) * 2019-04-18 2020-10-28 에스케이하이닉스 주식회사 컨트롤러 및 그 동작 방법

Also Published As

Publication number Publication date
US11862250B2 (en) 2024-01-02
KR20230009991A (ko) 2023-01-17
JP7392182B2 (ja) 2023-12-05
JP2024014973A (ja) 2024-02-01
JP2023531032A (ja) 2023-07-20
CN113168879B (zh) 2023-09-15
US20220293187A1 (en) 2022-09-15
CN113168879A (zh) 2021-07-23
US20240071512A1 (en) 2024-02-29
WO2022188085A1 (en) 2022-09-15

Similar Documents

Publication Publication Date Title
US20230035225A1 (en) Memory device and program operation thereof
US20230352094A1 (en) Memory device and program operation thereof
US11742037B2 (en) Memory device and multi-pass program operation thereof
US20230238067A1 (en) Method of programming and verifying memory device and related memory device
CN113421601B (zh) 闪存存储器的操作方法以及闪存存储器
US11527292B2 (en) Memory device and erase operation thereof
CN114999552A (zh) 一种存储装置、控制方法和存储器系统
CN113168879B (zh) 存储器件的读取操作中的基于开放块的读取偏移量补偿
CN113994433A (zh) 多遍编程中的负栅极应力操作机器存储器件
CN113228186B (zh) 多遍编程中的负栅极应力操作机器存储器件
CN113544781B (zh) 在3d nand存储器设备中通过阵列源极耦合减少编程干扰的方法
WO2023165440A1 (en) Method for programming memory device, memory device and memory system
US20240126478A1 (en) Memory systems and operation methods thereof, memory controllers and memories
US20240029793A1 (en) Memory device, the operation method thereof and memory system
WO2021190448A1 (en) Memory device and program operation thereof
US20230282285A1 (en) Method for programming memory device, memory device and memory system
WO2022205198A1 (en) Program and read operations using different gray codes and memory device for performing the same
CN115620790A (zh) 存储器及其操作方法、存储器系统
CN114175165A (zh) 存储装置及其编程操作
CN118053479A (zh) 存储器装置及其操作方法、存储器系统及其操作方法
CN115565580A (zh) 存储器装置及其操作方法、存储器系统
CN114974363A (zh) 三维存储器的读取方法、三维存储器及存储器系统
CN115497539A (zh) 存储器的操作方法、存储器及存储系统
CN113853655A (zh) 存储器件及其编程操作

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination