KR20230009991A

KR20230009991A - 메모리 디바이스의 판독 동작에서의 개방 블록-기반 판독 오프셋 보상

Info

Publication number: KR20230009991A
Application number: KR1020227044612A
Authority: KR
Inventors: 샤오지앙 궈; 강종훈; 유신 허
Original assignee: 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date: 2021-03-11
Filing date: 2021-03-11
Publication date: 2023-01-17
Also published as: JP2024014973A; US11862250B2; WO2022188085A1; JP2023531032A; CN117059153A; CN113168879A; US20220293187A1; JP7392182B2; CN113168879B; US20240071512A1

Abstract

메모리 디바이스의 판독 동작에서 개방 블록-기반 판독 오프셋 보상이 개시된다. 예를 들어, 메모리 디바이스는 복수의 블록에 배열된 메모리 셀의 어레이 및 상기 메모리 셀의 어레이에 결합된 주변 회로를 포함한다. 주변 회로는, 복수의 블록의 블록이 개방 블록인 것에 응답하여, 보상 판독 전압을 사용하여 블록에서 메모리 셀의 어레이의 메모리 셀에 대한 판독 동작을 수행하도록 구성된다. 보상 판독 전압은 블록의 디폴트 판독 전압으로부터의 오프셋을 가진다.

Description

메모리 디바이스의 판독 동작에서의 개방 블록-기반 판독 오프셋 보상

본 개시는 메모리 디바이스 및 그 동작에 관한 것이다.

플래시 메모리는 전기적으로 소거되고 재프로그램될 수 있는 저-비용, 고-밀도, 비-휘발성 고체-상태 저장 매체이다. 플래시 메모리는 NOR 플래시 메모리 및 NAND 플래시 메모리를 포함한다. 각각의 메모리 셀의 임계 전압을 원하는 레벨로 변경하기 위해, 판독, 프로그램(기록), 및 소거와 같은, 다양한 동작이 플래시 메모리에 의해 수행될 수 있다. NAND 플래시 메모리에 대해, 소거 동작은 블록 레벨에서 수행될 수 있고, 프로그램 동작은 페이지 레벨에서 수행될 수 있으며, 판독 동작은 셀 레벨에서 수행될 수 있다.

일 양상에서, 메모리 디바이스는 복수의 블록에 배열된 메모리 셀의 어레이 및 상기 메모리 셀에 결합된 주변 회로를 포함한다. 주변 회로는, 복수의 블록의 블록이 개방 블록인 것에 응답하여, 보상 판독 전압을 사용하여 블록에서의 메모리 셀의 어레이의 메모리 셀에 대해 판독 동작을 수행하도록 구성된다. 보상 판독 전압은 블록의 디폴트 판독 전압으로부터의 오프셋을 가진다.

또 다른 양상에서, NAND 플래시 메모리는 복수의 블록에 배열된 메모리 셀의 어레이, 레지스터, 상기 레지스터에 결합된 제어 로직, 및 상기 제어 로직에 결합된 워드 라인 구동기를 포함한다. 레지스터는 복수의 블록 중 하나 이상의 블록의 개방 블록 정보를 저장하도록 구성된다. 제어 로직은 개방 블록 정보에 기초하여 하나 이상의 블록 중 블록의 디폴트 판독 전압으로부터 오프셋을 결정하도록 구성된다. 워드 라인 구동기는 메모리 셀 상에서의 판독 동작에서 블록에서의 메모리 셀의 어레이의 메모리 셀에 결합된 워드 라인으로 오프셋을 가진 보상 판독 전압을 인가하도록 구성된다.

또 다른 양상에서, 시스템은 NAND 플래시 메모리 및 상기 NAND 플래시 메모리에 결합되고 개방 블록 정보를 개시하도록 구성된 호스트를 포함한다. NAND 플래시 메모리는 복수의 블록에 배열된 메모리 셀의 어레이, 레지스터, 상기 레지스터에 결합된 제어 로직, 및 상기 제어 로직에 결합된 워드 라인 구동기를 포함한다. 레지스터는 복수의 블록의 하나 이상의 블록의 개방 블록 정보를 저장하도록 구성된다. 제어 로직은 개방 블록 정보에 기초하여 하나 이상의 블록 중 블록의 디폴트 판독 전압으로부터 오프셋을 결정하도록 구성된다. 워드 라인 구동기는 메모리 셀 상에서의 판독 동작에서 블록에서의 메모리 셀의 어레이의 메모리 셀에 결합된 워드 라인으로 오프셋을 가진 보상 판독 전압을 인가하도록 구성된다.

또 다른 양상에서, 메모리 디바이스를 동작시키기 위한 방법이 개시된다. 메모리 디바이스는 복수의 블록에 배열된 메모리 셀의 어레이를 포함한다. 복수의 블록의 블록은 개방 블록인 것으로 결정된다. 판독 동작은 보상 판독 전압을 사용하여 블록에서의 메모리 셀의 어레이의 메모리 셀에 대해 수행된다. 보상 판독 전압은 블록의 디폴트 판독 전압으로부터의 오프셋을 가진다.

본원에 통합되며 명세서의 일부를 형성하는, 수반된 도면은 본 개시의 양상을 예시하며, 설명과 함께, 또한 본 개시를 설명하며 관련 기술에서의 숙련자가 본 개시를 만들고 사용할 수 있게 하도록 작용한다.
도 1은 본 개시의 양상에 따른, 메모리 디바이스를 가진 대표적인 시스템의 블록도를 예시한다.
도 2a는 본 개시의 일부 양상에 따른, 메모리 디바이스를 가진 대표적인 메모리 카드의 다이어그램을 예시한다.
도 2b는 본 개시의 일부 양상에 따른, 메모리 디바이스를 가진 대표적인 고체-상태 드라이브(SSD)의 다이어그램을 예시한다.
도 3은 본 개시의 일부 양상에 따른, 주변 회로를 포함한 대표적인 메모리 디바이스의 개략도를 예시한다.
도 4a 및 도 4b는 본 개시의 일부 양상에 따라, 각각 NAND 메모리 스트링을 포함한 대표적인 메모리 셀 어레이의 단면의 측면도 및 평면도를 예시한다.
도 5는 본 개시의 일부 양상에 따른, 메모리 셀 어레이 및 주변 회로를 포함한 대표적인 메모리 디바이스의 블록도를 예시한다.
도 6은 본 개시의 일부 양상에 따라, 개방 블록-기반 판독 오프셋 보상을 수행할 때 도 3 내지 도 5에서 메모리 디바이스의 대표적인 주변 회로의 상세한 블록도를 예시한다.
도 7은 본 개시의 일부 양상에 따른, 메모리 디바이스의 판독 동작에서 대표적인 임계 전압 분포의 다이어그램을 예시한다.
도 8은 본 개시의 일부 양상에 따른, 메모리 디바이스의 대표적인 개방 블록 정보의 다이어그램을 예시한다.
도 9a 및 도 9b는 본 개시의 다양한 양상에 따른, 개방 블록의 대표적인 판독 오프셋 산출 기법을 예시한다.
도 10은 본 개시의 일부 양상에 따른, 메모리 디바이스를 동작시키기 위한 대표적인 방법의 흐름도를 예시한다.
도 11은 본 개시의 일부 양상에 따른, 개방 블록 정보에 기초한 판독 오프셋 보상을 위한 대표적인 방법의 흐름도를 예시한다.
본 개시의 양상은 수반된 도면을 참조하여 설명될 것이다.

특정 구성 및 배열이 논의되지만, 이것은 단지 예시적인 목적을 위해 행해진다는 것을 이해해야 한다. 이와 같이, 다른 구성 및 배열은 본 개시의 범위로부터 벗어나지 않고 사용될 수 있다. 또한, 본 개시는 또한 다양한 다른 애플리케이션에서 이용될 수 있다. 본 개시에서 설명된 바와 같이 기능적 및 구조적 특징은 서로 및 도면에서 구체적으로 묘사되지 않은 방식으로 조합되고, 조정되며, 수정될 수 있으며, 따라서 이들 조합, 조정, 및 수정은 본 개시의 범위 내에 있다.

일반적으로, 전문 용어가 적어도 부분적으로 맥락에서의 사용으로부터 이해될 수 있다. 예를 들어, 본원에서 사용된 바와 같이 용어 "하나 이상"은 적어도 부분적으로 맥락에 의존하여, 단수형 의미로 임의의 특징, 구조, 또는 특성을 설명하기 위해 사용될 수 있거나 또는 복수형 의미로 특징, 구조, 또는 특성의 조합을 설명하기 위해 사용될 수 있다. 유사하게, "a", "an", 또는 "the"와 같은 용어는 다시, 적어도 부분적으로 맥락에 의존하여, 단수형 사용을 전달하거나 또는 복수형 사용을 전달하는 것으로 이해될 수 있다. 또한, 용어 "~에 기초하여"는 반드시 인자들의 배타적 세트를 전달하도록 의도되는 것은 아닌 것으로 이해될 수 있으며 대신에, 다시 적어도 부분적으로 맥락에 의존하여, 반드시 명확하게 설명되는 것은 아닌 부가적인 인자들의 존재를 허용할 수 있다.

NAND 플래시 메모리 디바이스와 같은, 일부 메모리 디바이스는 페이지 레벨에서 프로그램 (기록) 동작을 수행할 수 있으며, 즉 동일한 선택된 페이지에서 메모리 셀 모두를 동시에 프로그램할 수 있다. 블록의 페이지 모두가 프로그램되었는지에 의존하여, NAND 플래시 메모리의 블록은 전체 블록 또는 개방 블록일 수 있다. 판독 동작에서, 개방 블록에서의 메모리 셀의 임계 전압은 소위 역-패턴(back-pattern) 효과로 인해 동일한 판독 조건하에서 전체 블록에서보다 낮게 보인다. 그러나, 알려진 NAND 플래시 디바이스는 일반적으로 전체 블록 경우에 기초하여 그것들의 내부 판독 조건(예컨대, 판독 전압 레벨)을 설정하며, 이것은 개방 블록에 인가될 때, 개방 블록에서 음으로 시프트된 임계 전압으로 인해 개방 블록에서 메모리 셀을 판독할 때 더 많은 판독 에러를 야기할 수 있다.

하나 이상의 앞서 언급한 이유를 다루기 위해, 본 개시는 개방 블록을 판독할 때 판독 조건(예컨대, 판독 전압 레벨)이 조정되는 해법을 소개한다. 개방 블록에서 메모리 셀을 판독할 때, 디폴트 판독 전압으로부터의 오프셋을 가진 보상 판독 전압은 역-패턴 효과로 인한 임계 전압 시프트를 보상하기 위해 결정되고 사용될 수 있으며, 그에 의해 판독 에러(예컨대, 실패 비트)를 감소시킨다. 다양한 접근법이 예를 들어, 개방 블록에서 마지막 프로그램된 페이지에 기초하여, 오프셋을 산출하기 위해 사용될 수 있다. 일부 구현예에서, 개방 블록은 프로그램 속도를 높이기 위해 프로그램 시작 전압을 기록하기 위해 사용된 자동 동적 시작 전압(ADSV) 리스트로부터와 같은, NAND 플래시 메모리에 의해 저장되고 업데이트된 개방 블록 정보로부터 식별된다. 일부 구현예에서, 개방 블록-기반 판독 오프셋 보상은 다른 유형의 판독 오프셋을 갖고 수행되며, 따라서 디바이스 성능에 많은 오버헤드를 도입하지 않는다.

도 1은 본 개시의 일부 양상에 따른, 메모리 디바이스를 가진 대표적인 시스템(100)의 블록도를 예시한다. 시스템(100)은 이동 전화, 데스크탑 컴퓨터, 랩탑 컴퓨터, 태블릿, 차량 컴퓨터, 게이밍 콘솔, 프린터, 위치결정 디바이스, 착용 가능한 전자 디바이스, 스마트 센서, 가상 현실(VR) 디바이스, 증강 현실(AR) 디바이스, 또는 그 안에 저장장치를 가진 임의의 다른 적절한 전자 디바이스일 수 있다. 도 1에 도시된 바와 같이, 시스템(100)은 호스트(108) 및 하나 이상의 메모리 디바이스(104) 및 메모리 제어기(106)를 가진 메모리 시스템(102)을 포함할 수 있다. 호스트(108)는 중앙 프로세싱 유닛(CPU), 또는 애플리케이션 프로세서(AP)와 같은, 시스템-온-칩(SoC)과 같은, 전자 디바이스의 프로세서일 수 있다. 호스트(108)는 메모리 디바이스(104)로 또는 그로부터 데이터를 전송하거나 또는 수신하도록 구성될 수 있다.

메모리 디바이스(104)는 본 개시에 개시된 임의의 메모리 디바이스일 수 있다. 본 개시의 일부 양상과 일치하여, 일부 구현예에서, NAND 플래시 메모리 디바이스와 같은, 메모리 디바이스(104)는, 이하에서 상세하게 설명되는 바와 같이, 역-패턴 효과로 인한 판독 동작에서 개방 블록에서의 메모리 셀의 임계 전압 시프트를 보상하기 위해 온-다이 개방 블록-기반 판독 오프셋 보상을 수행하며, 그에 의해 판독 에러를 감소시킬 수 있다.

메모리 제어기(106)는, 일부 구현예에 따라, 메모리 디바이스(104) 및 호스트(108)에 결합되며 메모리 디바이스(104)를 제어하도록 구성된다. 메모리 제어기(106)는 메모리 디바이스(104)에 저장된 데이터를 관리하며 호스트(108)와 통신할 수 있다. 일부 구현예에서, 메모리 제어기(106)는 보안 디지털(SD) 카드, 컴팩트 플래시(CF) 카드, 범용 직렬 버스(USB) 플래시 드라이브, 또는 개인용 컴퓨터, 디지털 카메라, 이동 전화 등과 같은, 전자 디바이스에서의 사용을 위한 다른 미디어처럼 저 듀티-사이틀 환경에서 동작하기 위해 설계된다. 일부 구현예에서, 메모리 제어기(106)는 스마트폰, 태블릿, 랩탑 컴퓨터 등과 같은 이동 전화를 위한 데이터 저장장치, 및 기업 저장 어레이로서 사용된 고 듀티-사이클 환경 SSD 또는 내장형 멀티-미디어-카드(eMMC들)에서 동작하기 위해 설계된다. 메모리 제어기(106)는 판독, 소거, 및 프로그램 동작과 같은, 메모리 디바이스(104)의 동작을 제어하도록 구성될 수 있다. 메모리 제어기(106)는 또한 이에 제한되지 않지만, 불량-블록 관리, 가비지 컬렉션, 논리-대-물리 어드레스 변환, 마모 레벨링 등을 포함한 메모리 디바이스(104)에 저장되거나 또는 저장될 데이터에 대하여 다양한 기능을 관리하도록 구성될 수 있다. 일부 구현예에서, 메모리 제어기(106)는 또한 메모리 디바이스(104)로부터 판독되거나 또는 그것으로 기록된 데이터에 대하여 에러 정정 코드(ECC들)를 프로세싱하도록 구성된다. 임의의 다른 적절한 기능, 예를 들어 메모리 디바이스(104)를 포맷팅하는 것이 또한 메모리 제어기(106)에 의해 수행될 수 있다. 본 개시의 일부 양상에 일치하여, 일부 구현예에서, 메모리 제어기(106)는 이하에서 상세하게 설명되는 바와 같이, 개방 블록-기반 판독 오프셋 보상을 전체적으로 또는 부분적으로 수행하도록 구성된다.

메모리 제어기(106)는 특정한 통신 프로토콜에 따라 외부 디바이스(예컨대, 호스트(108))와 통신할 수 있다. 예를 들어, 메모리 제어기(106)는 USB 프로토콜, MMC 프로토콜, 주변 구성요소 상호연결(PCI) 프로토콜, PCI-고속(PCI-E) 프로토콜, 고급 기술 접속(ATA) 프로토콜, 직렬-ATA 프로토콜, 병렬-ATA 프로토콜, 소형 컴퓨터 소형 인터페이스(SCSI) 프로토콜, 강화된 소형 디스크 인터페이스(ESDI) 프로토콜, 통합 드라이브 전자장치(IDE) 프로토콜, 파이어와이어(Firewire) 프로토콜 등과 같은, 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 외부 디바이스와 통신할 수 있다.

메모리 제어기(106) 및 하나 이상의 메모리 디바이스(104)는 다양한 유형의 저장 디바이스로 통합될 수 있으며, 예를 들어 범용 플래시 저장(UFS) 패키지 또는 eMMC 패키지와 같은, 동일한 패키지에 포함될 수 있다. 즉, 메모리 시스템(102)은 상이한 유형의 최종 전자 제품으로 구현되고 패키징될 수 있다. 도 2a에 도시된 바와 같이 일 예에서, 메모리 제어기(106) 및 단일 메모리 디바이스(104)는 메모리 카드(202)로 통합될 수 있다. 메모리 카드(202)는 PC 카드(PCMCIA, 개인용 컴퓨터 메모리 카드 국제 협회), CF 카드, 스마트 미디어(SM) 카드, 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(202)는 또한 호스트(예컨대, 도 1에서의 호스트(108))와 메모리 카드(202)를 결합한 메모리 카드 커넥터(204)를 포함할 수 있다. 도 2b에 도시된 바와 같이 또 다른 예에서, 메모리 제어기(106) 및 다수의 메모리 디바이스(104)는 SSD(206)로 통합될 수 있다. SSD(206)는 호스트(예컨대, 도 1에서의 호스트(108))와 SSD(206)를 결합한 SSD 커넥터(208)를 추가로 포함할 수 있다. 일부 구현예에서, SSD(206)의 저장 용량 및/또는 동작 속도는 메모리 카드(202)의 것보다 크다.

도 3은 본 개시의 일부 양상에 따른, 주변 회로를 포함한 대표적인 메모리 디바이스(300)의 개략적인 회로도를 예시한다. 메모리 디바이스(300)는 도 1에서의 메모리 디바이스(104)의 예일 수 있다. 메모리 디바이스(300)는 메모리 셀 어레이(301) 및 메모리 셀 어레이(301)에 결합된 주변 회로(302)를 포함할 수 있다. 메모리 셀 어레이(301)는 메모리 셀(306)이 각각 기판(도시되지 않음) 위에서 수직으로 연장된 NAND 메모리 스트링(308)의 어레이의 형태로 제공되는 NAND 플래시 메모리 셀 어레이일 수 있다. 일부 구현예에서, 각각의 NAND 메모리 스트링(308)은 직렬로 결합되며 수직으로 적층된 복수의 메모리 셀(306)을 포함한다. 각각의 메모리 셀(306)은 메모리 셀(306)의 영역 내에 포획된 전자의 수에 의존하는 전기 전압 또는 전하와 같은, 연속적인, 아날로그 값을 유지할 수 있다. 각각의 메모리 셀(306)은 플로팅-게이트 트랜지스터를 포함한 플로팅 게이트 유형의 메모리 셀 또는 전하-트랩 트랜지스터를 포함한 전하 트랩 유형의 메모리 셀일 수 있다.

일부 구현예에서, 각각의 메모리 셀(306)은 두 개의 가능한 메모리 상태를 가지며 따라서, 1비트의 데이터를 저장할 수 있는 단일-레벨 셀(SLC)이다. 예를 들어, 제1 메모리 상태 "0"은 제1 범위의 전압에 대응할 수 있고, 제2 메모리 상태 "1"은 제2 범위의 전압에 대응할 수 있다. 일부 구현예에서, 각각의 메모리 셀(306)은 4개 이상의 메모리 상태에서 단일 비트 이상의 데이터를 저장할 수 있는 다중-레벨 셀(MLC)이다. 예를 들어, MLC는 셀 당 2비트, 셀 당 3비트(또한, 삼중-레벨 셀(TLC)로서 알려짐), 또는 셀 당 4비트(또한, 사중-레벨 셀(QLC)로 알려짐)를 저장할 수 있다. 각각의 MLC는 가능한 공칭 저장 값의 범위를 가정하도록 프로그램될 수 있다. 일 예에서, 각각의 MLC가 2비트의 데이터를 저장한다면, MLC는 셀로 3개의 가능한 공칭 저장 값 중 하나를 기록함으로써 소거 상태로부터 3개의 가능한 프로그래밍 레벨 중 하나를 가정하도록 프로그램될 수 있다. 4번째 공칭 저장 값은 소거 상태를 위해 사용될 수 있다.

도 3에 도시된 바와 같이, 각각의 NAND 메모리 스트링(308)은 그것의 소스 단부에 소스 선택 게이트(SSG)(310) 및 그것의 드레인 단부에 드레인 선택 게이트(DSG)(312)를 포함할 수 있다. SSG(310) 및 DSG(312)는 판독 및 프로그램 동작 동안 선택된 NAND 메모리 스트링(308)(어레이의 컬럼)을 활성화하도록 구성될 수 있다. 일부 구현예에서, 동일한 블록(304)에서 NAND 메모리 스트링(308)의 소스는 동일한 소스 라인(SL)(314), 예컨대, 공통 SL을 통해 결합된다. 다시 말해서, 동일한 블록(304)에서 모든 NAND 메모리 스트링(308)은, 일부 구현예에 따라, 어레이 공통 소스(ACS)를 가진다. 각각의 NAND 메모리 스트링(308)의 DSG(312)는, 일부 구현예에 따라, 데이터가 출력 버스(도시되지 않음)를 통해 판독되거나 또는 기록될 수 있는 각각의 비트 라인(316)에 결합된다. 일부 구현예에서, 각각의 NAND 메모리 스트링(308)은 하나 이상의 DSG 라인(313)을 통해 각각의 DSG(312)로 선택 전압(예컨대, DSG(312)를 가진 트랜지스터의 임계 전압을 초과한) 또는 선택해제 전압(예컨대, 0V)을 인가함으로써 및/또는 하나 이상의 SSG 라인(315)을 통해 각각의 SSG(310)로 선택 전압(예컨대, SSG(310)를 가진 트랜지스터의 임계 전압을 초과한) 또는 선택해제 전압(예컨대, 0V)을 인가함으로써 선택되거나 또는 선택해제되도록 구성된다.

도 3에 도시된 바와 같이, NAND 메모리 스트링(308)은 그 각각이 예컨대, ACS에 결합된, 공통 소스 라인(314)을 가질 수 있는, 다수의 블록(304)으로 조직될 수 있다. 일부 구현예에서, 각각의 블록(304)은 소거 동작을 위한 기본 데이터 단위이며, 즉 동일한 블록(304) 상에서의 모든 메모리 셀(306)은 동시에 소거된다. 선택된 블록(304)에서 메모리 셀(306)을 소거하기 위해, 선택된 블록(304)뿐만 아니라 선택된 블록(304)과 동일한 평면에서의 선택되지 않은 블록(304)에 결합된 소스 라인(314)은 높은 포지티브 전압(예컨대, 20V 이상)과 같은, 소거 전압(Vers)을 갖고 바이어싱될 수 있다. 일부 예에서, 소거 동작은 1/2-블록 레벨, 1/4-블록 레벨, 또는 임의의 적절한 수의 블록을 가진 레벨 또는 블록의 임의의 적절한 부분에서 수행될 수 있다. 인접한 NAND 메모리 스트링(308)의 메모리 셀(306)은 메모리 셀(306)의 어떤 로우가 판독 및 프로그램 동작에 의해 영향을 받는지를 선택하는 워드 라인(318)을 통해 결합될 수 있다. 일부 구현예에서, 각각의 워드 라인(318)은 메모리 셀(306)의 페이지(320)에 결합되며, 이것은 프로그램 동작을 위한 기본 데이터 단위이다. 비트에서 하나의 페이지(320)의 크기는 하나의 블록(304)에서 워드 라인(318)에 의해 결합된 NAND 메모리 스트링(308)의 수와 관련될 수 있다. 설명의 용이함을 위해, 하나의 페이지(320)에서 메모리 셀(306)은 동일한 워드 라인(318)에 결합될 수 있으며, 용어 "페이지" 및 "워드 라인"은 본 개시에서 상호 교환 가능하게 사용될 수 있다. 그러나, 일부 예에서, 하나의 페이지(320)에서 메모리 셀(306)은 하나 이상의 워드 라인(318)에 결합될 수 있다는 것이 이해된다. 각각의 워드 라인(318)은 각각의 페이지(320)에서의 복수의 제어 게이트(게이트 전극) 및 제어 게이트에 결합한 게이트 라인을 포함할 수 있다.

도 4a 및 도 4b는 본 개시의 일부 양상에 따라, 각각, NAND 메모리 스트링(308)을 포함한 대표적인 메모리 셀(301)의 단면의 측면도 및 평면도를 예시한다. 도 4a에 도시된 바와 같이, NAND 메모리 스트링(308)은 기판(402) 위에서 메모리 스택(404)을 통해 수직으로 연장될 수 있다. 기판(402)은 실리콘(예컨대, 단일 결정질 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs), 게르마늄(Ge), 실리콘 온 절연체(SOI, 게르마늄 온 절연체(GOI), 또는 임의의 다른 적절한 재료를 포함할 수 있다.

메모리 스택(404)은 인터리빙된 게이트 도전성 층(406) 및 게이트-대-게이트 유전성 층(408)을 포함할 수 있다. 메모리 스택(404)에서 게이트 도전성 층(406) 및 게이트-대-게이트 유전성 층(408)의 쌍의 수는 메모리 셀 어레이(301)에서 메모리 셀(306)의 수를 결정할 수 있다. 게이트 도전성 층(406)은 이에 제한되지 않지만, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑 실리콘, 규화물, 또는 그것의 임의의 조합을 포함한 도전성 재료를 포함할 수 있다. 일부 구현예에서, 각각의 게이트 도전성 층(406)은 텅스텐 층과 같은, 금속 층을 포함한다. 일부 구현예에서, 각각의 게이트 도전성 층(406)은 도핑된 폴리실리콘 층을 포함한다. 각각의 게이트 도전성 층(406)은 메모리 셀(306), DSG(312), 또는 SSG(310)를 둘러싼 제어 게이트를 포함할 수 있으며, 메모리 스택(404)의 최상부에서 DSG 라인(313), 메모리 스택(404)의 최하부에서의 SSG 라인(315), 또는 DSG 라인(313)과 SSG 라인(316) 사이에서의 워드 라인으로서 측방향으로 연장될 수 있다.

도 4a에 도시된 바와 같이, NAND 메모리 스트링(308)은 메모리 스택(404)을 통해 수직으로 연장된 채널 구조(412)를 포함한다. 일부 구현예에서, 채널 구조(412)는 반도체 재료(들)(예컨대, 반도체 채널(420)로서) 및 유전성 재료(들)(예컨대, 메모리 필름(418)으로서)로 채워진 채널 홀을 포함한다. 일부 구현예에서, 반도체 채널(420)은 폴리실리콘과 같은, 실리콘을 포함한다. 일부 구현예에서, 메모리 필름(418)은 터널링 층(426), 저장 층(424)(또한 "전하 트랩/저장 층"으로서 알려짐), 및 차단 층(422)을 포함한 복합 유전성 층이다. 채널 구조(412)는 원통 형태(예컨대, 기둥 형태)를 가질 수 있다. 반도체 채널(420), 터널링 층(426), 저장 층(424), 차단 층(422)은 일부 구현예에 따라, 이러한 순서로 중심으로부터 기둥의 외부 표면을 향해 방사상으로 배열된다. 터널링 층(426)은 실리콘 산화물, 실리콘 산화질화물, 또는 그것의 임의의 조합을 포함할 수 있다. 저장 층(424)은 실리콘 질화물, 실리콘 산화질화물, 실리콘, 또는 그것의 임의의 조합을 포함할 수 있다. 차단 층(422)은 실리콘 산화물, 실리콘 산화질화물, 고 유전 상수(하이-k) 유전체, 또는 그것의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(418)은 실리콘 산화물/실리콘 산화질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.

도 4a에 도시된 바와 같이, 일부 구현예에 따라, 웰(414)(예컨대, P-웰 및/또는 N-웰)은 기판(402)에 형성되며, NAND 메모리 스트링(308)의 소스 단부는 웰(414)과 접촉한다. 예를 들어, 소스 라인(314)은 소거 동작 동안, 웰(414), 즉 NAND 메모리 스트링(308)의 소스로 소거 전압을 인가하기 위해 웰(414)에 결합될 수 있다. 일부 구현예에서, NAND 메모리 스트링(308)은 NAND 메모리 스트링(308)의 드레인 단부에 채널 플러그(416)를 추가로 포함한다.

도 4b의 평면도에 도시된 바와 같이, 메모리 셀 어레이(301)의 NAND 메모리 스트링(308)은 인접한 블록(304) 사이에서 워드 라인(318)을 전기적으로 분리하는 슬릿 구조(430)(예컨대, 게이트 라인 슬릿(GLS들))에 의해 블록(304)으로 배열될 수 있으며, 따라서 각각의 블록(304)은 판독, 프로그램, 및 소거 동작에서 개별적으로 제어될 수 있다. 일부 구현예에서, 각각의 블록(304)은 인접한 핑거(434) 사이에서 DSG 라인(313)을 전기적으로 분리하는, DSG 컷(432)에 의해 더 작은 면적(예컨대, 핑거(434))으로 추가로 분할될 수 있으며, 따라서 각각의 핑거(434)는 판독 및 프로그램 동작에서 개별적으로 제어될 수 있다. 도 4a 및 도 4b에 도시되지 않지만, 이에 제한되지 않지만, 국소 접촉, 상호연결 층 등을 포함한 메모리 셀 어레이(301)의 부가적인 구성요소가 형성될 수 있다는 것이 이해된다.

도 3에 도시된 바와 같이, 본 개시의 범위에 일치하여, 프로그램 동작이 각각의 블록(304)에 대해 페이지/워드 라인 레벨에서 수행되므로, 각각의 블록(304)은 각각의 블록(304)에서의 모든 페이지가 모두 프로그램되었는지에 의존하여 개방 블록 또는 전체 블록일 수 있다. 일부 구현예에서, 블록(304)은 블록(304)에서 적어도 하나의 페이지(320)가 프로그램되지 않았다면, 즉, 블록(304)에서 적어도 하나의 페이지(320)에서의 메모리 셀(306)이 소거 상태에 있다면 개방 블록이다. 예를 들어, 개방 블록은 하나 이상의 프로그램되지 않은 페이지를 포함할 수 있다. 일부 구현예에서, 블록(304)은 블록(304)에서의 모든 페이지(320)가 프로그램된다면, 즉 블록(304)에서의 모든 페이지(320)에서 메모리 셀(306)이 프로그램 상태에 있다면 전체 블록이다. 예를 들어, 전체 블록은 임의의 프로그램되지 않은 페이지를 포함하지 않을 수 있다. 주변 회로(302)는 블록(304)이 개방 블록인 것에 응답하여, 디폴트 판독 전압으로부터의 오프셋을 가진, 보상 판독 전압을 사용하여 개방 블록에서 메모리 셀(306)에 대한 판독 동작을 수행하도록 구성될 수 있다. 반대로, 주변 회로(302)는 또한 블록(304)이 전체 블록인 것에 응답하여, 디폴트 판독 전압을 사용하여 전체 블록에서 메모리 셀(306)에 대한 판독 동작을 수행하도록 구성될 수 있다.

주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315), 및 DSG 라인(313)을 통해 메모리 셀 어레이(301)에 결합될 수 있다. 주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315), 및 DSG 라인(313)을 통해 각각의 타깃 메모리 셀(306)로 및 그로부터 전압 신호 및/또는 전류 신호를 인가하고 감지함으로써 메모리 셀 어레이(301)의 동작을 가능하게 하기 위해 임의의 적절한 아날로그, 디지털, 및 혼합-신호 회로를 포함할 수 있다. 주변 회로(302)는 금속-산화물-반도체(MOS) 기술을 사용하여 형성된 다양한 유형의 주변 회로를 포함할 수 있다. 예를 들어, 도 5는 페이지 버퍼/감지 증폭기(504), 컬럼 디코더/비트 라인 구동기(506), 로우 디코더/워드 라인 구동기(508), 전압 발생기(510), 제어 로직(512), 레지스터(514), 인터페이스(516), 및 데이터 버스(518)를 포함한 일부 대표적인 주변 회로를 예시한다. 일부 예에서, 도 5에 도시되지 않은 부가적인 주변 회로가 또한 포함될 수 있다는 것이 이해된다.

페이지 버퍼/감지 증폭기(504)는 제어 로직(512)으로부터의 제어 신호에 따라 메모리 셀 어레이(301)로부터 및 그것으로 데이터를 판독하고 프로그램(기록)하도록 구성될 수 있다. 일 예에서, 페이지 버퍼/감지 증폭기(504)는 메모리 셀 어레이(301)의 하나의 페이지(320)로 프로그램될 프로그램 데이터(기록 데이터)의 하나의 페이지를 저장할 수 있다. 또 다른 예에서, 페이지 버퍼/감지 증폭기(504)는 데이터가 선택된 워드 라인(318)에 결합된 메모리 셀(306)로 적절히 프로그램되었음을 보장하기 위해 프로그램 검증 동작을 수행할 수 있다. 또 다른 예에서, 페이지 버퍼/감지 증폭기(504)는 또한 메모리 셀(306)에 저장된 데이터 비트를 나타내는 비트 라인(316)으로부터 저 전력 신호를 감지하고 판독 동작에서 인식 가능한 논리 레벨로 작은 전압 스윙을 증폭시킬 수 있다. 컬럼 디코더/비트 라인 구동기(506)는 제어 로직(512)에 의해 제어되며 전압 발생기(510)로부터 생성된 비트 라인 전압을 인가함으로써 하나 이상의 NAND 메모리 스트링(308)을 선택하도록 구성될 수 있다.

로우 디코더/워드 라인 구동기(508)는 제어 로직(512) 및 메모리 셀 어레이(301)의 선택/선택해제 블록(304) 및 블록(304)의 선택/선택해제 워드 라인(318)에 의해 제어되도록 구성될 수 있다. 로우 디코더/워드 라인 구동기(508)는 또한 전압 발생기(510)로부터 생성된 워드 라인 전압을 사용하여 워드 라인(318)을 구동하도록 구성될 수 있다. 일부 구현예에서, 로우 디코더/워드 라인 구동기(508)는 또한 SSG 라인(315) 및 DSG 라인(313)을 또한 선택/선택해제하고 이를 구동할 수 있다. 이하에서 상세하게 설명되는 바와 같이, 로우 디코더/워드 라인 구동기(508)는 선택된 워드 라인(318)에 결합된 메모리 셀(306)에 대한 판독 동작에서 선택된 워드 라인(318)에 판독 전압을 인가하도록 구성된다. 판독 전압은 판독 전압이 개방 블록에서 워드 라인(318)에 인가될 때 개방 블록-기반 판독 오프셋을 가진 보상 판ㄷ고 전압 또는 판독 전압이 전체 블록에서 워드 라인(318)에 인가될 때 개방 블록-기반 판독 오프셋이 없는 디폴트 판독 전압일 수 있다.

전압 발생기(510)는 제어 로직(512)에 의해 제어되며 메모리 셀 어레이(301)에 공급될 워드 라인 전압(예컨대, 판독 전압, 프로그램 전압, 패스 전압, 로컬 전압, 검증 전압 등), 비트 라인 전압, 및 소스 라인 전압을 생성하도록 구성될 수 있다. 이하에서 상세하게 설명되는 바와 같이, 판독 전압이 개방 블록 또는 전체 블록에서 수행되는지에 의존하여, 제어 로직(512)은 디폴트 판독 전압 또는 디폴트 판독 전압으로부터의 오프셋을 가진 보상 판독 전압을 로우 디코더/워드 라인 구동기(508)로 제공하도록 전압 발생기(510)를 제어할 수 있다.

제어 로직(512)은 상기 설명된 각각의 주변 회로에 결합되며 각각의 주변 회로의 동작을 제어하도록 구성될 수 있다. 레지스터(514)는 제어 로직(512)에 결합되며 각각의 주변 회로의 동작을 제어하기 위한 상태 정보, 명령 동작 코드(OP 코드), 및 명령 어드레스를 저장하기 위해 상태 레지스터, 명령 레지스터, 및 어드레스 레지스터를 포함할 수 있다. 이하에서 상세하게 설명되는 바와 같이, 레지스터(514)의 상태 레지스터는 ADSV 리스트를 가진 것과 같은, 메모리 셀 어레이(301)에서 모든 블록(304)의 개방 블록(들)을 나타내는 개방 블록 정보를 저장하도록 구성된 하나 이상의 레지스터를 포함할 수 있다. 일부 구현예에서, 개방 블록 정보는 또한 각각의 개방 블록의 마지막 프로그램된 페이지를 나타낸다.

인터페이스(516)는 제어 로직(512)에 결합되며 호스트(도시되지 않음)로부터 수신된 제어 명령을 제어 로직(512)으로 및 제어 로직(512)으로부터 수신된 상태 정보를 호스트로 버퍼링하고 전달하기 위해 제어 버퍼로서 동작할 수 있다. 인터페이스(516)는 또한 데이터 버스(518)를 통해 컬럼 디코더/비트 라인 구동기(506)에 결합되며 메모리 셀 어레이(301)로 및 그로부터 데이터를 버퍼링하고 전달하기 위해 데이터 입력/출력(I/O) 인터페이스 및 데이터 버퍼로서 동작할 수 있다.

도 6은 본 개시의 일부 양상에 따라, 개방 블록-기반 판독 오프셋 보상을 수행할 때 도 3 내지 도 5에서의 메모리 디바이스(300)의 대표적인 주변 회로(302)의 상세한 블록도를 예시한다. 도 6에 도시된 바와 같이, 일부 구현예에서, 개방 블록-기반 판독 오프셋 보상을 수행할 때, 제어 로직(512)은 개방 블록 프로세스 모듈(602), 오프셋 산출 모듈(604), 보상 판독 전압 모듈(606), 디폴트 판독 전압 모듈(608), 및 개방/전체 블록 스위치 모듈(610)을 포함한다. 본원에서 설명된 제어 로직(512)의 각각의 모듈은 제어 로직(512)의 부분인, 마이크로제어기 유닛(MCU)과 같은, 프로세서상에서 구동하는 소프트웨어 모듈, 또는 집적 회로(IC, 예컨대, 애플리케이션-특정 IC(ASIC), 필드-프로그램 가능한 게이트 어레이(FPGA) 등)와 같은 유한-상태 기계(FSM)의 하드웨어 모듈, 또는 소프트웨어 모듈 및 하드웨어 모듈의 조합일 수 있다.

개방 블록 프로세스 모듈(602)은 레지스터(514)에 결합되며 레지스터(514)에 저장된 개방 블록 정보에 기초하여 블록이 개방 블록인지를 결정하도록 구성될 수 있다. 블록은 일부 구현예에 따라, 판독 동작에 의해 판독될 메모리 셀을 가진 각각의 블록, 즉 판독 동작에서의 선택된 블록을 포함한다. 블록 정보는 블록의 하나 이상의 개방 블록을 나타낼 수 있다. 일부 구현예에서, 블록 정보는 현재 개방 블록(들) 모두를 나타내며 프로그램 동작이 진행되는 것으로 업데이트된다. 예를 들어, 제어 로직(512)의 개방 블록 프로세스 모듈(602)은 메모리 셀 어레이에서의 프로그램 동작에서 개방 블록 정보를 업데이트하도록 구성될 수 있다. 일부 구현예에서, 호스트(108)는 레지스터(514)에 결합되며 개방 블록 정보를 개시하도록 구성된다. 예를 들어, 개방 블록 정보를 개시하기 위해, 호스트(108)는 시스템 재시작에 응답하여, 메모리 셀 어레이를 스캔하거나 또는 개방 블록 정보의 백업 사본을 복원하도록 구성될 수 있다. 즉, 일부 구현예에 따라, 호스트(108)가 개방 블록 정보를 개시하도록 허용하기 위해 전력 손실 및/또는 에러 핸들링 경우를 위한 핸드쉐이킹 메커니즘이 있다. 호스트(108)는 전력 손실 및/또는 에러 핸들링 시 개방 블록 정보를 다시 메모리 디바이스(300)의 레지스터(514)로 재-입력할 책임이 있을 수 있다. 일부 구현예에서, 전력 손실 또는 에러 핸들링으로 인한 시스템 재시작 시, 호스트(108)는 메모리 셀 어레이로부터 개방 블록 정보를 수집하고 개방 블록 정보를 레지스터(514)로 저장하기 위해 메모리 셀 어레이를 스캔한다. 일부 구현예에서, 호스트(108)는 정상 동작 동안 메모리 디바이스(300)(레지스터(514)와 대조적으로 비-휘발성 메모리 셀)로 개방 블록 정보의 백업 사본을 저장하며 시스템 재시작 시, 가장-최근의 개방 블록 정보의 저장된 백업 사본을 복원하며 그것을 레지스터(514)로 저장한다. 일부 예에서, 호스트(108)는 메모리 디바이스(300)의 정상 동작 전에 개방 블록 정보를 개시할 책임이 있을 수 있지만, 개방 블록 프로세스 모듈(502)은 메모리 디바이스(300)의 정상 동작 동안 개방 블록 정보를 업데이트할 책임이 있다는 것이 이해된다.

예를 들어, 도 8은 본 개시의 일부 양상에 따른, 메모리 디바이스(300)의 대표적인 개방 블록 정보(802)의 다이어그램을 예시한다. 개방 블록 정보(802)는 모든 블록(1 내지 n)의 각각의 개방 블록(806)(i)을 나타낼 수 있다. 일부 구현예에서, 개방 블록 정보(802)는 도 8에 도시된 바와 같이, 전체 블록이 아닌, 각각의 개방 블록(806)의, 논리 어드레스 또는 물리 어드레스와 같은, 식별자(ID들)를 포함한다. 일부 구현예에서, 개방 블록 정보(802)는 이러한 블록이 개방 블록인지 또는 전체 블록(도시되지 않음)인지를 나타내는 필드를 가진 각각의 블록을 포함한다. 개방 블록 정보(802)는 또한 블록에서 마지막 프로그램된 페이지를 나타낼 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 각각의 개방 블록(806)(i)에 대해, 개방 블록(i)에서 모든 페이지(1 내지 k)의 마지막 프로그램된 페이지(808)(j)가 또한 개방 블록 정보(802)에 포함될 수 있다. 즉, 개방 블록 정보(802)는 각각의 개방 블록(806)(i)의 마지막 프로그램된 페이지(808)(j)를 포함할 수 있다. 전체 블록이 또한 개방 블록 정보(802)에 포함되는 경우에, 마지막 프로그램된 페이지는 각각의 전체 블록에 대해 알려지므로 필요하지 않을 수 있다는 것이 이해된다.

일부 구현예에서, 개방 블록 정보는 ADSV 리스트를 포함하며, 개방 블록 프로세스 모듈(602)은 블록이 ADSV 리스트 상에 있다면 블록이 개방 블록이라고 결정하도록 구성된다. 개방 블록 프로세스 모듈(602)은 또한 블록이 ADSV 리스트 상에 없다면 블록이 전체 블록임을 결정하도록 구성된다. 메모리 디바이스(300)는 각각 대응하는 블록/워드 라인을 프로그램하기 위해 사용되는 시작 전압 레벨을 추적하기 위해 ADSV 리스트를 이용할 수 있다. 상기 특정한 메모리 위치로의 뒤이은 프로그래밍 이벤트(예컨대, 프로그램 동작)를 위해, 메모리 디바이스(300)는 저장된 프로그래밍 시작 전압을 나타낼 수 있으며, 이것은 개선된 프로그래밍 시간(Tprog) 성능을 야기할 수 있다. 즉, 메모리 디바이스(300), 예를 들어, 제어 로직(512)은 프로그래밍 시간의 속도를 높이기 위해 프로그램 동작에서 레지스터(514)에 저장된 DSV 리스트를 업데이트하고 추적하도록 구성된다. ADSV 리스트가 또한 블록 프로그래밍 정보, 예컨대, 특정한 블록의 모든 페이지/워드 라인이 모두 프로그램되었는지를 기록하므로, 판독 동작에서 개방 블록-기반 판독 오프셋 보상을 위해, 메모리 디바이스(300), 예를 들어, 제어 로직(512)은 ADSV 리스트를 "빌리며" 그것을 개방 블록 정보의 적어도 부분으로서 사용할 수 있다. 일부 구현예에서, 호스트(108)는 시스템 재시작 시 메모리 셀 어레이를 스캔하고 초기 ADSV 리스트를 레지스터(514)로 저장함으로써 ADSV 리스트를 개시하도록 구성되며, 제어 로직(512)은 메모리 디바이스(300)에 의해 수행된 프로그램 동작에 기초하여 ADSV 리스트를 유지하고, 추적하며, 업데이트하도록 구성된다. 일부 구현예에서, ADSV 리스트는 또한 각각의 블록의 마지막 프로그램된 페이지를 포함한다. 예를 들어, 도 8에 도시된 바와 같이, 개방 블록 정보는 각각의 개방 블록(806)(i) 및 그것의 마지막 프로그램된 페이지(808)(j)를 나타내는 ADSV 리스트(804)를 포함할 수 있다.

도 6을 다시 참조하면, 메모리 셀에 대한 판독 동작을 수행하기 위해, 개방 블록 프로세스 모듈(602)은 레지스터(514)로부터 개방 블록 정보, 예컨대 ADSV 리스트를 검색하며 개방 블록 정보에 기초하여 메모리 셀이 속한 블록이 개방 블록인지 또는 전체 블록인지를 결정할 수 있다. 개방 블록 정보가 전체 블록이 아닌, 각각의 개방 블록을 나타내는 일 예에서, 개방 블록 프로세스 모듈(602)은 블록이 개방 블록 정보와 일치하는지를 알기 위해 확인할 수 있다. 예를 들어, 제어 로직(512)의 개방 블록 프로세스 모듈(602)은 블록이 ADSV 리스트 상에 있다면 블록이 개방 블록이라고 결정하도록 구성될 수 있다. 개방 블록 정보가 블록 모두를 포함하는 또 다른 예에서, 개방 블록 프로세스 모듈(602)은 개방 블록 정보에서 블록을 검색하고 블록의 개방/전체 블록 상태/필드를 찾을 수 있다. 블록이 개방 블록인지 여부의 결과는 개방 블록 프로세스 모듈(602)에 의해 개방/전체 블록 스위치 모듈(610)로 제공되며, 따라서 개방/전체 블록 스위치 모듈(610)은 이하에서 더 상세하게 설명되는 바와 같이, 일부 구현예에 따라, 판독될 메모리 셀에 결합된 워드 라인으로 보상 판독 전압 또는 디폴트 판독 전압을 인가하도록 워드 라인 구동기(508)를 제어한다.

상기 설명된 바와 같이, 개방 블록에서 메모리 셀의 임계 전압은 역-패턴 효과로 인해 전체 블록에서의 메모리 셀과 비교하여 음으로 시프트할 수 있다. 프로그램 동작이 블록의 소스 층으로부터(예컨대, 도 3에서의 최하부 페이지/워드 라인으로부터) 시작할 때, 그것은 더 넓은 프로그램 전압(PV) 분포를 보일 수 있다는 것을 알게 된다. 많은 페이지/워드 라인이 NAND 메모리 스트링에 프로그램될 때, 메모리 셀 어레이 로딩 저항은 크게 증가하여, 역-패턴 효과로 불리우는, 이전-프로그램된 메모리 셀에 대한 임계 전압(Vth) 시프트를 야기할 수 있다. 역-패턴 효과의 주요 메커니즘은 드레인-측 다른 페이지/워드 라인이 프로그램될 때 선택된 워드 라인의 감소된 가상 드레인 전위로부터 올 수 있다.

도 7에 도시된 바와 같이, 프로그램 상태 및 소거 상태 양쪽 모두에서 개방 블록(실선으로 표시됨)에서의 메모리 셀의 임계 전압(Vth) 분포는 역-패턴 효과로 인해 전체 블록(파선으로 표시됨)에서의 메모리 셀과 비교하여 음으로 시프트할 수 있다. 그 결과, 전체 블록에서의 메모리 셀의 임계 전압(Vth) 분포에 기초하여 설정되는 디폴트 판독 전압(Vdr)은 판독 동작에서 개방 블록에서의 메모리 셀에 대해 프로그램 상태 및 소거 상태를 더 이상 구별할 수 없을 것이다. 대신에, 디폴트 판독 전압(Vdr)으로부터의 오프셋은 개방 블록으로 인한 임계 전압(Vth) 시프트를 보상하기 위해 적용될 필요가 있으며, 그에 의해 개방 블록에서 메모리 셀을 판독하기 위한 보상 판독 전압을 형성할 수 있다.

도 6을 다시 참조하면, 블록이 개방 블록인 경우에, 제어 로직(512)의 오프셋 산출 모듈(604)은 개방 블록 정보에 기초하여 블록에 대한 디폴트 판독 전압으로부터의 오프셋을 가진 보상 판독 전압을 결정하도록 구성될 수 있다. 상기 설명된 바와 같이, 개방 블록에서의 임계 전압 시프트는 역-패턴 효과에 의해 야기되며, 이것은 개방 블록에서 프로그램된 페이지/워드 라인의 수에 의해 영향을 받을 수 있다. 따라서, 일부 구현예에서, 오프셋 산출 모듈(604)은 또한 마지막 프로그램된 페이지에 기초하여 임계 전압 시프트를 보상하기 위한 오프셋을 결정하도록 구성된다. 상기 설명된 바와 같이, 개방 블록 정보는 또한 각각의 개방 블록의 마지막 프로그램된 페이지(예컨대, 도 8에서의 마지막 프로그램된 페이지(808)(j))를 나타낼 수 있으며, 따라서 오프셋 산출 모듈(604)은 ADSV 리스트와 같은, 개방 블록 정보로부터 마지막 프로그램된 페이지를 획득할 수 있다.

일부 구현예에서, 오프셋 산출 모듈(604)은 마지막 프로그램된 페이지 및 개방 블록에서의 페이지의 총 수에 기초하여 오프셋을 산출하도록 구성된다. 예를 들어, 도 9a에 도시된 바와 같이, 개방 블록은 마지막 프로그램된 페이지(j)에 의해 표시된 바와 같이, K개의 페이지(1 내지 k)의 총 수를 포함할 수 있으며, 그것의 J는 프로그램된 페이지(1-j)이다. 오프셋 산출 모듈(604)은 마지막 프로그램된 페이지(j)에 기초하여 블록에서 J개의 프로그램된 페이지의 총 수를 산출할 수 있으며, 그 후 프로그램된 페이지의 총 수(J)와 블록에서의 N개 페이지의 총 수 간의 비(a), 예를 들어, a = J/K를 산출할 수 있다. 오프셋 산출 모듈(604)은 그 후 비(a) 및 최대 오프셋(Vtot)에 기초하여 오프셋(Voff), 예를 들어, Voff = (1-a)×Vtot를 산출할 수 있다. 최대 오프셋(Vtot)은 개방 블록에서 페이지 중 어떤 것도 이전에 프로그램되지 않은 경우에 미리 결정될 수 있으며, 이것은 전체 블록과 비교하여 최대 임계 전압 시프트를 야기할 수 있다. 프로그램된 페이지(J)의 수가 증가함에 따라, 임계 전압 시프트가 전체 블록과 비교하여 또한 감소하므로 대응하는 오프셋(Voff)은 그에 따라 감소한다. 상기 설명된 오프셋을 산출하는 예는 단지 예시적인 목적을 위한 것이며 마지막 프로그램 페이지 및 개방 블록에서의 페이지의 총 수에 기초하여 오프셋을 산출하는 임의의 다른 적절한 방식을 배제하지 않는다는 것이 이해된다. 예를 들어, 비를 조정하기 위해 가중치가 산출에 부가될 수 있거나, 또는 비-선형 관계가 오프셋과 최대 오프셋 사이에 도입될 수 있다.

일부 구현예에서, 오프셋 산출 모듈(604)은 마지막 프로그램된 페이지가 개방 블록에 있는 복수의 구역 중 하나에 기초하여 복수의 사전설정 오프셋으로부터 오프셋을 선택하도록 구성된다. 각각의 블록에서의 페이지는 각각, 복수의 사전설정 오프셋과 연관된 복수의 구역으로 분리될 수 있다. 일부 구현예에서, 구역은 메모리 디바이스(300)의 제작-후 트리밍에 의해 사전설정 오프셋과 연관된다. 제작-후 트리밍은 메모리 디바이스(300)와 같은, 반도체 디바이스의 특정한 중요 전기 파라미터에 대한 제조 프로세스 변화의 효과에 대응하기 위해 사용될 수 있다. 트리밍은 사전설정 오프셋에 대응하는 것과 같은, 특정 이산 값으로 트림 회로의 저항 값을 조정함으로써 반복적으로 수행될 수 있다. 예를 들어, 도 9b에 도시된 바오 k같이, 개방 블록의 K개 페이지(1 내지 k)가 다수의 구역, 예컨대, 3개의 구역(1 내지 3)으로 분리될 수 있다. 각각의 구역은 메모리 디바이스(300)를 제작한 후 제작-후 트리밍에 의해 개방 블록에서의 워드 라인의 물리적 위치(예컨대, 도 4a에서의 게이트 도전성 층(406)의 z-방향에서의 수직 자리)에 기초하여 각각의 사전설정 오프셋과 연관될 수 있다. 프로그래밍 방향에 의존하여, 상부 구역은 하부 구역보다 낮은 오프셋과 연관될 수 있으며, 그 반대 또한 마찬가지이다. 오프셋(Voff)은 도 9b에서 마지막 프로그램된 페이지(j)가 속하는 구역, 예컨대 구역 2에 기초하여 사전설정 오프셋으로부터 선택될 수 있다. 도 9a에서의 산출-기반 접근법과 비교하여, 도 9b에서의 구역-기반 접근법은 덜 복잡하지만 더 높은 조악성을 가질 수 있다.

도 6을 다시 참조하면, 일부 구현예에서, 제어 로직(512)의 오프셋 산출 모듈(604)은 호스트(108)에 결합되며 개방 블록 정보 및 부가적인 오프셋 인자에 기초하여 오프셋을 결정하도록 구성된다. 부가적인 오프셋 인자는 온도, 워드 라인 물리적 위치, 또는 시스템 조정 중 적어도 하나를 포함할 수 있다. 일부 구현예에서, 호스트(108)는 온도, 워드 라인 물리적 위치, 또는 시스템 조정과 같은, 부가적인 오프셋 인자를 나타내는 제어 로직(512)의 오프셋 산출 모듈(604)로 명령을 전송하도록 구성된다. 즉, 개방 블록-기반 판독 오프셋 보상 외에, 부가적인 판독 오프셋 보상이 호스트(108)로부터의 지시에 기초하여 수행될 수 있다. 예를 들어, 호스트(108)는 온도-기반 판독 오프셋, 워드 라인 물리적 위치-기반 오프셋, 또는 판독 전압 레벨에 대한 임의의 시스템 조정을 결정하며 디폴트 판독 전압으로부터 보상 판독 전압의 오프셋을 결정할 때 이들 부가적인 오프셋 인자를 고려하도록 제어 로직(512)의 오프셋 산출 모듈(604)에 지시할 수 있다.

제어 로직(512)의 디폴트 판독 전압 모듈(608)은 전체 블록에 대한 디폴트 판독 전압을 결정하며 디폴트 판독 전압 레벨에서의 판독 전압을 워드 라인 구동기(508)로 제공하도록 전압 발생기(510)를 제어하기 위해 구성될 수 있다. 디폴트 판독 전압 모듈(608)은 또한 개방 블록에 대한 보상 판독 전압을 산출하기 위해 보상 판독 전압 모듈(606)에 대한 베이스라인으로서 디폴트 판독 전압을 보상 판독 전압 모듈(606)에 제공할 수 있다. 일부 구현예에서, 제어 로직(512)의 디폴트 판독 전압 모듈(608)은 또한 초기 임계 전압 시프트(IVS)에 기초하여 디폴트 판독 전압을 조정하도록 구성된다. 즉, 개방 블록 또는 전체 블록에서, 메모리 셀의 임계 전압은 시간이 지남에 따라 음으로 시프트할 수 있다. 따라서, 디폴트 판독 전압 모듈(608)은 임계 전압 시프트를 더 음으로 조정함으로써 IVS로 인한 임계 전압 시프트를 보상할 수 있다. IVS-조정 디폴트 판독 전압은 메모리 셀의 보유 지속기간에 의존하여 전체 블록에서 메모리 셀을 판독하기 위해 사용될 수 있으며 또한 베이스라인이 변함에 따라 보상 판독 전압에 영향을 줄 수 있다.

제어 로직(512)의 보상 판독 전압 모듈(606)은, 도 7에 도시된 바와 같이, 예를 들어, 전체 블록과 비교하여 개방 블록에 대해 판독 전압 레벨을 더 음으로 시프트하기 위해 디폴트 판독 전압에 오프셋을 부가함으로써, 오프셋 산출 모듈(604)에 의해 결정된 오프셋 및 디폴트 판독 전압 모듈(608)에 의해 결정된 디폴트 판독 전압에 기초하여 개방 블록에 대한 보상 판독 전압을 결정하도록 구성될 수 있다. 상기 설명된 바와 같이, 오프셋 및 보상 판독 전압의 레벨은, 상이한 개방 블록 간에, 예를 들어, 마지막 프로그램된 페이지가 상이한 개방 블록에서 변함에 따라 달라진다. 디폴트 판독 전압 모듈(608)과 유사하게, 보상 판독 전압 모듈(606)은 또한 보상 판독 전압 레벨에서의 판독 전압을 워드 라인 구동기(508)에 제공하도록 전압 발생기(510)를 제어할 수 있다.

개방 블록-기반 판독 오프셋 보상 기법은 메모리 디바이스(300)의 부분인, 제어 로직(512)에서 다양한 모듈에 대하여 상기 설명되지만, 즉 제어 로직(512)으로서 온-다이 구현이 메모리 셀 어레이(301)와 동일한 다이 상에 있을 수 있지만, 일부 예에서, 본원에 개시된 개방 블록-기반 판독 오프셋 보상 기법의 일부 또는 전체는 메모리 디바이스(300)에 결합된 메모리 제어기(예컨대, 도 1에서의 메모리 제어기(106)), 즉 오프-다이 구현에 의해 구현될 수 있다는 것이 이해된다. 예를 들어, 메모리 제어기는 개방 블록 정보에 기초하여 블록이 개방 블록인지 또는 전체 블록인지를 결정하도록 구성될 수 있다.

워드 라인 구동기(508)는 개방 블록 또는 전체 블록인 현재 판독 블록을 나타내는 제어 로직(512)의 개방/전체 블록 스위치 모듈(610)로부터의 지시에 응답하여, 전압 발생기(510)로부터 대응하는 보상 판독 전압 또는 디폴트 판독 전압을 수신하고 판독 동작에서 개방 블록 또는 전체 블록에서 판독될 타깃 메모리 셀에 결합된 워드 라인으로 대응하는 보상 판독 전압 또는 디폴트 판독 전압을 인가하도록 구성될 수 있다.

도 10은 본 개시의 일부 양상에 따라, 메모리 디바이스를 동작시키기 위한 방법(1000)의 흐름도를 예시한다. 메모리 디바이스는 메모리 디바이스(300)와 같은, 본원에 개시된 임의의 적절한 메모리 디바이스일 수 있다. 방법(1000)은 로우 디코더/워드 라인 구동기(508), 전압 발생기(510), 제어 로직(512), 및 레지스터(514)와 같은, 주변 회로(302)에 의해 구현될 수 있다. 방법(1000)에 도시된 동작은 철저하지 않을 수 있으며 다른 동작이 또한 예시된 동작 중 임의의 것 전, 후, 또는 그 사이에서 수행될 수 있다는 것이 이해된다. 뿐만 아니라, 동작 중 일부는 동시에, 또는 도 10에 도시된 것과 상이한 순서로 수행될 수 있다.

도 10을 참조하면, 방법(1000)은 동작(1002)에서 시작하며, 여기에서 블록이 개방 블록인지 또는 전체 블록인지가 결정된다. 일부 구현예에서, 각각의 블록은 복수의 페이지를 포함하며, 블록은 블록에서 복수의 페이지 중 적어도 하나의 페이지가 프로그램되었다면 개방 블록이다. 예를 들어, 제어 로직(512) 또는 메모리 제어기(106)는 레지스터(514)에 저장된 개방 블록 정보에 기초하여 블록이 개방 블록인지 또는 전체 블록인지를 결정할 수 있다. 도 11에 도시된 바와 같이, 일부 구현예에서, 1102에서, 개방 블록 정보는, 예를 들어, 호스트(108)에 의해, 메모리 셀 어레이(301)를 스캔하거나 또는 개방 블록 정보의 백업 사본을 복원함으로써, 시스템 재시작에 응답하여, 개시된다. 1106에서, 블록이 개방 블록인지 또는 전체 블록인지는 개방 블록 정보에 기초하여, 예를 들어, 제어 로직(512)의 개방 블록 프로세스 모듈(602)에 의해 결정될 수 있다. 일부 구현예에서, 개방 블록 정보는 예를 들어, 개방 블록 프로세스 모듈(602)에 의해, 메모리 셀의 어레이에 대한 프로그램 동작에서 업데이트될 수 있다. 일부 구현예에서, 개방 블록 정보는 ADSV 리스트를 포함한다.

방법(1000)은 도 10에 예시된 바와 같이, 동작(1004)으로 진행되며, 여기에서 블록이 전체 블록이면 디폴트 판독 전압을 사용하여 판독 동작이 블록에서의 메모리 셀에 대해 수행된다. 예를 들어, 제어 로직(512)은 디폴트 판독 전압을 결정하고, 디폴트 판독 전압을 제공하도록 전압 발생기(510)를 제어하며, 전체 블록에서의 메모리 셀에 결합된 워드 라인으로 디폴트 판독 전압을 인가하도록 워드 라인 구동기(508)를 제어할 수 있다.

방법(1000)은 도 10에 예시된 바와 같이, 동작(1006)으로 진행되며, 여기에서 블록이 개방 블록이면 판독 동작이 디폴트 판독 전압으로부터의 오프셋을 가진 보상 판독 전압을 사용하여 블록에서의 메모리 셀에 대해 수행된다. 예를 들어, 제어 로직(512)은 개방 블록 정보에 기초하여 오프셋을 결정하고, 오프셋 및 디폴트 판독 전압에 기초하여 보상 판독 전압을 결정하고, 보상 판독 전압을 제공하도록 전압 발생기(510)를 제어하며, 개방 블록에서의 메모리 셀에 결합된 워드 라인으로 보상 판독 전압을 인가하도록 워드 라인 구동기(508)를 제어할 수 있다. 도 11에 도시된 바와 같이, 일부 구현예에서, 1108에서, 오프셋은 예를 들어, 제어 로직(512)의 오프셋 산출 모듈(604)에 의해, 개방 블록 정보에서 마지막 프로그램된 페이지에 기초하여 결정될 수 있다. 도 9a 및 도 9b에 대하여 상기 상세하게 설명된 바와 같이, 오프셋은 마지막 프로그램된 페이지에 기초하여 산출-기반 접근법, 구역-기반 접근법, 또는 임의의 다른 적절한 접근법에 의해 결정될 수 있다. 1110에서, 디폴트 판독 전압으로부터의 오프셋을 가진 보상 판독 전압은, 예를 들어, 제어 로직(512)의 보상 판독 전압 모듈(606)에 의해, 결정될 수 있다.

본 개시의 일 양상에 따르면, 메모리 디바이스는 복수의 블록에 배열된 메모리 셀의 어레이 및 메모리 셀의 어레이에 결합된 주변 회로를 포함한다. 주변 회로는 복수의 블록의 블록이 개방 블록인 것에 응답하여, 보상 판독 전압을 사용하여 블록에서 메모리 셀의 어레이의 메모리 셀에 대해 판독 동작을 수행하도록 구성된다. 보상 판독 전압은 블록의 디폴트 판독 전압으로부터의 오프셋을 가진다.

일부 구현예에서, 복수의 블록의 각각의 블록은 복수의 페이지를 포함하며, 주변 회로는 또한 블록에서 복수의 페이지 중 적어도 하나의 페이지가 프로그램되지 않았다면 블록이 개방 블록임을 결정하도록 구성된다.

일부 구현예에서, 복수의 블록의 각각의 블록은 복수의 페이지를 포함하며, 메모리 디바이스는 주변 회로에 결합되며 블록에서 복수의 페이지 중 적어도 하나의 페이지가 프로그램되지 않았다면 블록이 개방 블록임을 결정하도록 구성된 메모리 제어기를 추가로 포함한다.

일부 구현예에서, 주변 회로는 복수의 블록의 하나 이상의 블록의 개방 블록 정보를 저장하도록 결합된 레지스터, 및 레지스터에 결합되고 레지스터에 저장된 개방 블록 정보에 기초하여 블록이 개방 블록임을 결정하도록 구성된 제어 로직을 포함한다.

일부 구현예에서, 판독 동작을 수행하기 위해, 제어 로직은 또한 개방 블록 정보에 기초하여 보상 판독 전압을 결정하도록 구성되며, 주변 회로는 제어 로직에 결합되며 메모리 셀에 결합된 워드 라인으로 보상 판독 전압을 인가하도록 구성된 워드 라인 구동기를 추가로 포함한다.

일부 구현예에서, 개방 블록 정보는 ADSV 리스트를 포함하며, 제어 로직은 블록이 ADSV 리스트 상에 있다면 블록이 개방 블록임을 결정하도록 구성된다.

일부 구현예에서, 개방 블록 정보는 블록에서 복수의 페이지의 마지막 프로그램된 페이지를 나타내며, 보상 판독 전압을 결정하기 위해, 제어 로직은 마지막 프로그램된 페이지에 기초하여 블록의 디폴트 판독 전압으로부터 보상 판독 전압의 오프셋을 결정하도록 구성된다.

일부 구현예에서, 오프셋을 결정하기 위해, 제어 로직은 마지막 프로그램된 페이지 및 블록에서 페이지의 총 수에 기초하여 오프셋을 산출하도록 구성된다.

일부 구현예에서, 제어 로직은 또한 마지막 프로그램된 페이지에 기초하여 블록에서 프로그램된 페이지의 총 수를 산출하고, 프로그램된 페이지의 총 수와 블록에서 페이지의 총 수 간의 비를 산출하며, 비 및 최대 오프셋에 기초하여 오프셋을 산출하도록 구성된다.

일부 구현예에서, 블록에서 복수의 페이지는 복수의 구역으로 분리되며, 복수의 구역은 각각 복수의 사전설정 오프셋과 연관되며, 오프셋을 결정하기 위해, 제어 로직은 마지막 프로그램된 페이지가 블록에 있는 복수의 구역 중 하나에 기초하여 복수의 사전설정 오프셋으로부터 오프셋을 선택하도록 구성된다.

일부 구현예에서, 복수의 구역은 메모리 디바이스의 제작-후 트리밍에 의해 복수의 사전설정 오프셋과 연관된다.

일부 구현예에서, 주변 회로는 또한, 블록이 전체 블록인 것에 응답하여, 블록의 디폴트 판독 전압을 사용하여 메모리 셀에 대해 판독 동작을 수행하도록 구성된다.

일부 구현예에서, 메모리 셀의 어레이는 NAND 플래시 메모리 셀을 포함한다.

일부 구현예에서, 제어 로직은 개방 블록 정보 및 부가적인 오프셋 인자에 기초하여 오프셋을 결정하도록 구성된다.

일부 구현예에서, 부가적인 오프셋 인자는 온도, 워드 라인 물리적 위치, 또는 시스템 조정 중 적어도 하나를 포함한다.

본 개시의 또 다른 양상에 따르면, NAND 플래시 메모리는 복수의 블록에 배열된 메모리 셀의 어레이, 레지스터, 레지스터에 결합된 제어 로직, 및 제어 로직에 결합된 워드 라인 구동기를 포함한다. 레지스터는 복수의 블록의 하나 이상의 블록의 개방 블록 정보를 저장하도록 구성된다. 제어 로직은 개방 블록 정보에 기초하여 하나 이상의 블록 중 블록의 디폴트 판독 전압으로부터 오프셋을 결정하도록 구성된다. 워드 라인 구동기는 메모리 셀에 대한 판독 동작에서 블록에서의 메모리 셀의 어레이의 메모리 셀에 결합된 워드 라인으로 오프셋을 가진 보상 판독 전압을 인가하도록 구성된다.

일부 구현예에서, 제어 로직은 또한 레지스터에 저장된 개방 블록 정보에 기초하여 블록이 개방 블록임을 결정하도록 구성된다.

일부 구현예에서, NAND 플래시 메모리는 제어 로직에 결합되며 레지스터에 저장된 개방 블록 정보에 기초하여 블록이 개방 블록임을 결정하도록 구성된 메모리 제어기를 추가로 포함한다.

일부 구현예에서, 복수의 블록의 각각의 블록은 복수의 페이지를 포함하며, 제어 로직 또는 메모리 제어기는 블록에서 복수의 페이지 중 적어도 하나의 페이지가 프로그램되지 않았다면 블록이 개방 블록임을 결정하도록 구성된다.

일부 구현예에서, 개방 블록 정보는 ADSV 리스트를 포함하며, 제어 로직 또는 메모리 제어기는 블록이 ADSV 리스트 상에 있다면 블록이 개방 블록임을 결정하도록 구성된다.

일부 구현예에서, 개방 블록 정보는 블록에서 복수의 페이지의 마지막 프로그램된 페이지를 나타내며, 제어 로직은 마지막 프로그램된 페이지에 기초하여 오프셋을 결정하도록 구성된다.

일부 구현예에서, 오프셋을 결정하기 위해, 제어 로직은 마지막 프로그램된 페이지 및 블록에서의 페이지의 총 수에 기초하여 오프셋을 산출하도록 구성된다.

일부 구현예에서, 오프셋을 산출하기 위해, 제어 로직은 마지막 프로그램된 페이지에 기초하여 블록에서 프로그램된 페이지의 총 수를 산출하고, 프로그램된 페이지의 총 수 및 블록에서의 페이지의 총 수 간의 비를 산출하며, 비 및 최대 오프셋에 기초하여 오프셋을 산출하도록 구성된다.

일부 구현예에서, 블록에서 복수의 페이지는 복수의 구역으로 분리되고, 복수의 구역은 각각 복수의 사전설정 오프셋과 연관되며, 오프셋을 결정하기 위해, 제어 로직은 마지막 프로그램된 페이지가 블록에 있는 복수의 구역 중 하나에 기초하여 복수의 사전설정 오프셋으로부터 오프셋을 선택하도록 구성된다.

일부 구현예에서, 복수의 구역은 NAND 플래시 메모리의 제작-후 트리밍에 의해 복수의 사전설정 오프셋과 연관된다.

본 개시의 또 다른 양상에 따르면, 시스템은 NAND 플래시 메모리 및 상기 NAND 플래시 메모리에 결합되며 개방 블록 정보를 개시하도록 구성된 호스트를 포함한다. NAND 플래시 메모리는 복수의 블록에 배열된 메모리 셀의 어레이, 레지스터, 레지스터에 결합된 제어 로직, 및 제어 로직에 결합된 워드 라인 구동기를 포함한다. 레지스터는 복수의 블록의 하나 이상의 블록의 개방 블록 정보를 저장하도록 구성된다. 제어 로직은 개방 블록 정보에 기초하여 하나 이상의 블록 중 블록의 디폴트 판독 전압으로부터 오프셋을 결정하도록 구성된다. 워드 라인 구동기는 메모리 셀에 대한 판독 동작에서 블록에서의 메모리 셀의 어레이의 메모리 셀에 결합된 워드 라인으로 오프셋을 가진 보상 판독 전압을 인가하도록 구성된다.

일부 구현예에서, 호스트는 또한 부가적인 오프셋 인자를 나타내는 명령을 제어 로직으로 전송하도록 구성되며, 제어 로직은 개방 블록 정보 및 부가적인 오프셋 인자에 기초하여 오프셋을 결정하도록 구성된다.

일부 구현예에서, 개방 블록 정보를 개시하기 위해, 호스트는, 시스템 재시작에 응답하여, 메모리 셀의 어레이를 스캔하거나 또는 개방 블록 정보의 백업 사본을 복원하도록 구성된다.

일부 구현예에서, 제어 로직은 또한 메모리 셀의 어레이에 대한 프로그램 동작에서 개방 블록 정보를 업데이트하도록 구성된다.

일부 구현예에서, 복수의 블록의 각각의 블록은 복수의 페이지를 포함하고, 개방 블록 정보는 블록에서 복수의 페이지의 마지막 프로그램된 페이지를 나타내며, 제어 로직은 마지막 프로그램된 페이지에 기초하여 오프셋을 결정하도록 구성된다.

일부 구현예에서, 오프셋을 산출하기 위해, 제어 로직은 마지막 프로그램된 페이지에 기초하여 블록에서 프로그램된 페이지의 총 수를 산출하고, 프로그램된 페이지의 총 수와 블록에서의 페이지의 총 수 간의 비를 산출하며, 비 및 최대 오프셋에 기초하여 오프셋을 산출하도록 구성된다.

일부 구현예에서, 블록에서의 복수의 페이지는 복수의 구역으로 분리되고, 복수의 구역은 각각 복수의 사전설정 오프셋과 연관되며, 오프셋을 결정하기 위해, 제어 로직은 마지막 프로그램된 페이지가 블록에 있는 복수의 구역 중 하나에 기초하여 복수의 사전설정 오프셋으로부터 오프셋을 선택하도록 구성된다.

일부 구현예에서, 제어 로직은 또한 초기 임계 전압 시프트에 기초하여 블록의 디폴트 판독 전압을 조정하도록 구성된다.

본 개시의 또 다른 양상에 따르면, 메모리 디바이스를 동작시키기 위한 방법이 개시된다. 메모리 디바이스는 복수의 블록에 배열된 메모리 셀의 어레이를 포함한다. 복수의 블록의 블록은 개방 블록인 것으로 결정된다. 판독 동작은 보상 판독 전압을 사용하여 블록에서의 메모리 셀의 어레이의 메모리 셀에 대해 수행된다. 보상 판독 전압은 블록의 디폴트 판독 전압으로부터의 오프셋을 가진다.

일부 구현예에서, 복수의 블록의 각각의 블록은 복수의 페이지를 포함하며, 블록은 블록에서의 복수의 페이지 중 적어도 하나의 페이지가 프로그램되지 않았다면 개방 블록이다.

일부 구현예에서, 복수의 블록의 하나 이상의 블록의 개방 블록 정보가 저장되며, 블록은 개방 블록 정보에 기초하여 개방 블록인 것으로 결정된다.

일부 구현예에서, 판독 동작을 수행하기 위해, 보상 판독 전압은 개방 블록 정보에 기초하여 결정되며, 보상 판독 전압은 메모리 셀에 결합된 워드 라인에 인가된다.

일부 구현예에서, 개방 블록 정보는 ADSV 리스트를 포함하며, 블록은 블록이 ADSV 리스트 상에 있다면 개방 블록이다.

일부 구현예에서, 개방 블록 정보는 블록에서의 복수의 페이지의 마지막 프로그램된 페이지를 나타내며, 보상 판독 전압을 결정하기 위해, 블록의 디폴트 판독 전압으로부터의 보상 판독 전압의 오프셋은 마지막 프로그램된 페이지에 기초하여 결정된다.

일부 구현예에서, 오프셋을 결정하기 위해, 오프셋은 마지막 프로그램된 페이지 및 블록에서의 페이지의 총 수에 기초하여 산출된다.

일부 구현예에서, 오프셋을 산출하기 위해, 블록에서의 프로그램된 페이지의 총 수는 마지막 프로그램된 페이지에 기초하여 산출되고, 프로그램된 페이지의 총 수와 블록에서의 페이지의 총 수 간의 비가 산출되며, 오프셋은 비 및 최대 오프셋에 기초하여 산출된다.

일부 구현예에서, 블록에서의 복수의 페이지는 복수의 구역으로 분리되고, 복수의 구역은 각각 복수의 사전설정 오프셋과 연관되며, 오프셋을 결정하기 위해, 오프셋은 마지막 프로그램된 페이지가 블록에 있는 복수의 구역 중 하나에 기초하여 복수의 사전설정 오프셋으로부터 선택된다.

일부 구현예에서, 개방 블록 정보가 개시된다.

일부 구현예에서, 개방 블록 정보를 개시하기 위해, 시스템 재시작에 응답하여, 메모리 셀의 어레이가 스캔되거나, 또는 개방 블록 정보의 백업 사본이 복원된다.

일부 구현예에서, 개방 블록 정보는 메모리 셀의 어레이에 대한 프로그램 동작에서 업데이트된다.

일부 구현예에서, 블록은 전체 블록인 것으로 결정되며, 판독 동작은 블록의 디폴트 판독 전압에 기초하여 메모리 셀에 대해 수행된다.

특정 구현예에 대한 앞서 말한 설명은 다양한 애플리케이션을 위해 쉽게 수정되고 및/또는 적응될 수 있다. 그러므로, 이러한 적응화 및 수정은 본원에서 제공된 교시 및 안내에 기초하여, 개시된 구현예의 등가물의 의미 및 범위 내에 있도록 의도된다.

본 개시의 폭 및 범위는 상기 설명된 대표적인 구현예 중 임의의 것에 의해 제한되지 않아야 하며, 단지 이어지는 청구항 및 그것의 등가물에 따라서만 정의되어야 한다.

Claims

메모리 디바이스로서,
복수의 블록에 배열된 메모리 셀의 어레이; 및
상기 메모리 셀의 어레이에 결합되며 복수의 블록의 블록이 개방 블록인 것에 응답하여, 보상 판독 전압을 사용하여 상기 블록에서 메모리 셀의 어레이의 메모리 셀에 대한 판독 동작을 수행하도록 구성된 주변 회로로서, 상기 보상 판독 전압은 상기 블록의 디폴트 판독 전압으로부터의 오프셋을 갖는, 상기 주변 회로를 포함하는, 메모리 디바이스.
제1항에 있어서,
상기 복수 블록에서 각각의 블록은 복수의 페이지를 포함하며;
상기 주변 회로는 또한 상기 블록에서 복수의 페이지 중 적어도 하나의 페이지가 프로그램되지 않았다면 상기 블록이 개방 블록임을 결정하도록 구성되는, 메모리 디바이스.
제2항에 있어서,
상기 복수 블록에서 각각의 블록은 복수의 페이지를 포함하며;
상기 메모리 디바이스는 상기 주변 회로에 결합되며 상기 블록에서 복수의 페이지 중 적어도 하나의 페이지가 프로그램되지 않았다면 상기 블록이 개방 블록임을 결정하도록 구성된 메모리 제어기를 더 포함하는, 메모리 디바이스.
제2항에 있어서,
상기 주변 회로는:
상기 복수 블록의 하나 이상의 블록의 개방 블록 정보를 저장하도록 구성된 레지스터; 및
상기 레지스터에 결합되며 상기 레지스터에 저장된 개방 블록 정보에 기초하여 상기 블록이 개방 블록임을 결정하도록 구성된 제어 로직을 포함하는, 메모리 디바이스.
제4항에 있어서,
상기 판독 동작을 수행하기 위해,
상기 제어 로직은 또한 상기 개방 블록 정보에 기초하여 상기 보상 판독 전압을 결정하도록 구성되며;
상기 주변 회로는 상기 제어 로직에 결합되며 상기 메모리 셀에 결합된 워드 라인으로 상기 보상 판독 전압을 인가하도록 구성된 워드 라인 구동기를 더 포함하는, 메모리 디바이스.
제4항 또는 제5항에 있어서,
상기 개방 블록 정보는 자동 동적 시작 전압(ADSV) 리스트를 포함하며;
상기 제어 로직은 상기 블록이 상기 ADSV 리스트 상에 있다면 상기 블록이 개방 블록임을 결정하도록 구성되는, 메모리 디바이스.
제5항에 있어서,
상기 개방 블록 정보는 상기 블록에서의 복수의 페이지의 마지막 프로그램된 페이지를 나타내며;
상기 보상 판독 전압을 결정하기 위해, 상기 제어 로직은 상기 마지막 프로그램된 페이지에 기초하여 상기 블록의 디폴트 판독 전압으로부터 상기 보상 판독 전압의 오프셋을 결정하도록 구성되는, 메모리 디바이스.
제7항에 있어서,
상기 오프셋을 결정하기 위해, 상기 제어 로직은 상기 마지막 프로그램된 페이지 및 상기 블록에서의 페이지의 총 수에 기초하여 상기 오프셋을 산출하도록 구성되는, 메모리 디바이스.
제8항에 있어서,
상기 제어 로직은 또한:
상기 마지막 프로그램된 페이지에 기초하여 상기 블록에서 프로그램된 페이지의 총 수를 산출하고;
상기 프로그램된 페이지의 총 수 및 상기 블록에서의 페이지의 총 수 간의 비를 산출하며;
상기 비 및 최대 오프셋에 기초하여 상기 오프셋을 산출하도록 구성되는, 메모리 디바이스.
제7항에 있어서,
상기 블록에서의 복수의 페이지는 복수의 구역으로 분리되고, 상기 복수의 구역은 각각, 복수의 사전설정 오프셋과 연관되며,
상기 오프셋을 결정하기 위해, 상기 제어 로직은 상기 마지막 프로그램된 페이지가 상기 블록에 있는 상기 복수의 구역 중 하나에 기초하여 복수의 사전설정 오프셋으로부터 상기 오프셋을 선택하도록 구성되는, 메모리 디바이스.
제10항에 있어서,
상기 복수의 구역은 상기 메모리 디바이스의 제작-후 트리밍에 의해 상기 복수의 사전설정 오프셋과 연관되는, 메모리 디바이스.
제1항 내지 제11항 중 어느 한 항에 있어서,
상기 주변 회로는 또한, 상기 블록이 전체 블록인 것에 응답하여, 상기 블록의 디폴트 판독 전압을 사용하여 상기 메모리 셀에 대한 판독 전압을 수행하도록 구성되는, 메모리 디바이스.
제1항 내지 제12항 중 어느 한 항에 있어서,
상기 메모리 셀의 어레이는 NAND 플래시 메모리 셀을 포함하는, 메모리 디바이스.
제4항 내지 제11항 중 어느 한 항에 있어서,
상기 제어 로직은 상기 개방 블록 정보 및 부가적인 오프셋 인자에 기초하여 상기 오프셋을 결정하도록 구성되는, 메모리 디바이스.
제14항에 있어서,
상기 부가적인 오프셋 인자는 온도, 워드 라인 물리적 위치, 또는 시스템 조정 중 적어도 하나를 포함하는, 메모리 디바이스.
NAND 플래시 메모리로서,
복수의 블록에 배열된 메모리 셀의 어레이;
상기 복수의 블록의 하나 이상의 블록의 개방 블록 정보를 저장하도록 구성된 레지스터;
상기 레지스터에 결합되며 상기 개방 블록 정보에 기초하여 상기 하나 이상의 블록 중 블록의 디폴트 판독 전압으로부터 오프셋을 결정하도록 구성된 제어 로직; 및
상기 제어 로직에 결합되며 상기 메모리 셀에 대한 판독 동작에서 상기 블록에서의 메모리 셀의 어레이의 메모리 셀에 결합된 워드 라인으로 상기 오프셋을 가진 보상 판독 전압을 인가하도록 구성된 워드 라인 구동기를 포함하는, NAND 플래시 메모리.
제16항에 있어서,
상기 제어 로직은 또한 상기 레지스터에 저장된 개방 블록 정보에 기초하여 상기 블록이 개방 블록임을 결정하도록 구성되는, NAND 플래시 메모리.
제17항에 있어서,
상기 NAND 플래시 메모리는 상기 제어 로직에 결합되며 상기 레지스터에 저장된 개방 블록 정보에 기초하여 상기 블록이 개방 블록임을 결정하도록 구성된 메모리 제어기를 더 포함하는, NAND 플래시 메모리.
제18항에 있어서,
상기 복수의 블록의 각각의 블록은 복수의 페이지를 포함하며;
상기 제어 로직 또는 상기 메모리 제어기는 상기 블록에서의 복수의 페이지 중 적어도 하나의 페이지가 프로그램되지 않았다면 상기 블록이 개방 블록임을 결정하도록 구성되는, NAND 플래시 메모리.
제19항에 있어서,
상기 개방 블록 정보는 자동 동적 시작 전압(ADSV) 리스트를 포함하며;
상기 제어 로직 또는 상기 메모리 제어기는 상기 블록이 상기 ADSV 리스트 상에 있다면 상기 블록이 개방 블록임을 결정하도록 구성되는, NAND 플래시 메모리.
제19항 또는 제20항에 있어서,
상기 개방 블록 정보는 상기 블록에서의 복수의 페이지의 마지막 프로그램된 페이지를 나타내며;
상기 제어 로직은 상기 마지막 프로그램된 페이지에 기초하여 상기 오프셋을 결정하도록 구성되는, NAND 플래시 메모리.
제21항에 있어서,
상기 오프셋을 결정하기 위해, 상기 제어 로직은 상기 마지막 프로그램된 페이지 및 상기 블록에서의 페이지의 총 수에 기초하여 상기 오프셋을 산출하도록 구성되는, NAND 플래시 메모리.
제22항에 있어서,
상기 오프셋을 산출하기 위해, 상기 제어 로직은:
상기 마지막 프로그램된 페이지에 기초하여 상기 블록에서 프로그램된 페이지의 총 수를 산출하고;
상기 프로그램된 페이지의 총 수 및 상기 블록에서의 페이지의 총 수 간의 비를 산출하며;
상기 비 및 최대 오프셋에 기초하여 상기 오프셋을 산출하도록 구성되는, NAND 플래시 메모리.
제21항에 있어서,
상기 블록에서의 복수의 페이지는 복수의 구역으로 분리되고, 상기 복수의 구역은 각각, 복수의 사전설정 오프셋과 연관되며,
상기 오프셋을 결정하기 위해, 상기 제어 로직은 상기 마지막 프로그램된 페이지가 상기 블록에 있는 상기 복수의 구역 중 하나에 기초하여 상기 복수의 사전설정 오프셋으로부터 상기 오프셋을 선택하도록 구성되는, NAND 플래시 메모리.
제24항에 있어서,
상기 복수의 구역은 상기 NAND 플래시 메모리의 제작-후 트리밍에 의해 상기 복수의 사전설정 오프셋과 연관되는, NAND 플래시 메모리.
제16항 내지 제25항 중 어느 한 항에 있어서,
상기 제어 로직은 상기 개방 블록 정보 및 부가적인 오프셋 인자에 기초하여 상기 오프셋을 결정하도록 구성되는, NAND 플래시 메모리.
제26항에 있어서,
상기 부가적인 오프셋 인자는 온도, 워드 라인 물리적 위치, 또는 시스템 조정 중 적어도 하나를 포함하는, NAND 플래시 메모리.
시스템으로서,
NAND 플래시 메모리로서:
복수의 블록에 배열된 메모리 셀의 어레이;
상기 복수의 블록의 하나 이상의 블록의 개방 블록 정보를 저장하도록 구성된 레지스터;
상기 레지스터에 결합되며 상기 개방 블록 정보에 기초하여 상기 하나 이상의 블록 중 블록의 디폴트 판독 전압으로부터 오프셋을 결정하도록 구성된 제어 로직; 및
상기 제어 로직에 결합되며 상기 메모리 셀에 대한 판독 동작에서 상기 블록에서의 메모리 셀의 어레이의 메모리 셀에 결합된 워드 라인으로 상기 오프셋을 가진 보상 판독 전압을 인가하도록 구성된 워드 라인 구동기를 포함한, 상기 NAND 플래시 메모리; 및
상기 NAND 플래시 메모리에 결합되며 상기 개방 블록 정보를 개시하도록 구성된 호스트를 포함하는, 시스템.
제28항에 있어서,
상기 호스트는 또한 부가적인 오프셋 인자를 나타내는 명령을 상기 제어 로직으로 전송하도록 구성되며;
상기 제어 로직은 상기 개방 블록 정보 및 상기 부가적인 오프셋 인자에 기초하여 상기 오프셋을 결정하도록 구성되는, 시스템.
제29항에 있어서,
상기 부가적인 오프셋 인자는 온도, 워드 라인 물리적 위치, 또는 시스템 조정 중 적어도 하나를 포함하는, 시스템.
제28항 내지 제30항 중 어느 한 항에 있어서,
상기 개방 블록 정보를 개시하기 위해, 상기 호스트는, 시스템 재시작에 응답하여, 상기 메모리 셀의 어레이를 스캔하거나 또는 상기 개방 블록 정보의 백업 사본을 복원하도록 구성되는, 시스템.
제28항 내지 제31항 중 어느 한 항에 있어서,
상기 제어 로직은 또한 상기 메모리 셀의 어레이에 대한 프로그램 동작에서 상기 개방 블록 정보를 업데이트하도록 구성되는, 시스템.
제28항 내지 제32항 중 어느 한 항에 있어서,
상기 개방 블록 정보는 자동 동적 시작 전압(ADSV) 리스트를 포함하며;
상기 제어 로직은 상기 블록이 상기 ADSV 리스트 상에 있다면 상기 블록이 개방 블록임을 결정하도록 구성되는, 시스템.
제28항 내지 제33항 중 어느 한 항에 있어서,
상기 복수의 블록의 각각의 블록은 복수의 페이지를 포함하고;
상기 개방 블록 정보는 상기 블록에서의 복수의 페이지의 마지막 프로그램된 페이지를 나타내며;
상기 제어 로직은 상기 마지막 프로그램된 페이지에 기초하여 상기 오프셋을 결정하도록 구성되는, 시스템.
제34항에 있어서,
상기 오프셋을 결정하기 위해, 상기 제어 로직은 상기 마지막 프로그램된 페이지 및 상기 블록에서의 페이지의 총 수에 기초하여 상기 오프셋을 산출하도록 구성되는, 시스템.
제35항에 있어서,
상기 오프셋을 산출하기 위해, 상기 제어 로직은:
상기 마지막 프로그램된 페이지에 기초하여 상기 블록에서 프로그램된 페이지의 총 수를 산출하고;
상기 프로그램된 페이지의 총 수 및 상기 블록에서의 페이지의 총 수 간의 비를 산출하며;
상기 비 및 최대 오프셋에 기초하여 상기 오프셋을 산출하도록 구성되는, 시스템.
제34항에 있어서,
상기 블록에서의 복수의 페이지는 복수의 구역으로 분리되며, 상기 복수의 구역은 각각, 복수의 사전설정 오프셋과 연관되며,
상기 오프셋을 결정하기 위해, 상기 제어 로직은 상기 마지막 프로그램된 페이지가 상기 블록에 있는 상기 복수의 구역 중 하나에 기초하여 상기 복수의 사전설정 오프셋으로부터 상기 오프셋을 선택하도록 구성되는, 시스템.
제37항에 있어서,
상기 복수의 구역은 상기 NAND 플래시 메모리의 제작-후 트리밍에 의해 상기 복수의 사전설정 오프셋과 연관되는, 시스템.
제28항 내지 제38항 중 어느 한 항에 있어서,
상기 제어 로직은 또한 초기 임계 전압 시프트에 기초하여 상기 블록의 디폴트 판독 전압을 조정하도록 구성되는, 시스템.
복수의 블록에 배열된 메모리 셀의 어레이를 포함한 메모리 디바이스를 동작시키기 위한 방법으로서,
상기 복수의 블록의 블록이 개방 블록임을 결정하는 단계; 및
보상 판독 전압을 사용하여 상기 블록에서 메모리 셀의 어레이의 메모리 셀에 대한 판독 동작을 수행하는 단계로서, 상기 보상 판독 전압은 상기 블록의 디폴트 판독 전압으로부터 오프셋을 갖는, 상기 판독 동작을 수행하는 단계를 포함하는, 방법.
제40항에 있어서,
상기 복수의 블록의 각각의 블록은 복수의 페이지를 포함하며;
상기 블록은 상기 블록에서의 복수의 페이지 중 적어도 하나의 페이지가 프로그램되지 않았다면 개방 블록인, 방법.
제40항 또는 제41항에 있어서,
상기 복수의 블록의 하나 이상의 블록의 개방 블록 정보를 저장하는 단계; 및
상기 개방 블록 정보에 기초하여 상기 블록이 개방 블록임을 결정하는 단계를 더 포함하는, 방법.
제42항에 있어서,
상기 판독 동작을 수행하는 단계는:
상기 개방 블록 정보에 기초하여 상기 보상 판독 전압을 결정하는 단계; 및
상기 메모리 셀에 결합된 워드 라인으로 상기 보상 판독 전압을 인가하는 단계를 포함하는, 방법.
제42항 또는 제43항에 있어서,
상기 개방 블록 정보는 자동 동적 시작 전압(ADSV) 리스트를 포함하며;
상기 블록은 상기 블록이 상기 ADSV 리스트 상에 있다면 개방 블록인, 방법.
제43항에 있어서,
상기 개방 블록 정보는 상기 블록에서 복수의 페이지의 마지막 프로그램된 페이지를 나타내며;
상기 보상 판독 전압을 결정하는 단계는 상기 마지막 프로그램된 페이지에 기초하여 상기 블록의 디폴트 판독 전압으로부터 상기 보상 판독 전압의 오프셋을 결정하는 단계를 포함하는, 방법.
제45항에 있어서,
상기 오프셋을 결정하는 단계는 상기 마지막 프로그램된 페이지 및 상기 블록에서의 페이지의 총 수에 기초하여 상기 오프셋을 산출하는 단계를 포함하는, 방법.
제46항에 있어서,
상기 오프셋을 산출하는 단계는:
상기 마지막 프로그램된 페이지에 기초하여 상기 블록에서 프로그램된 페이지의 총 수를 산출하는 단계;
상기 프로그램된 페이지의 총 수 및 상기 블록에서의 페이지의 총 수 간의 비를 산출하는 단계; 및
상기 비 및 최대 오프셋에 기초하여 상기 오프셋을 산출하는 단계를 포함하는, 방법.
제47항에 있어서,
상기 블록에서의 복수의 페이지는 복수의 구역으로 분리되고, 상기 복수의 구역은 각각 복수의 사전설정 오프셋과 연관되며,
상기 오프셋을 결정하는 단계는 상기 마지막 프로그램된 페이지가 상기 블록에 있는 상기 복수의 구역 중 하나에 기초하여 상기 복수의 사전설정 오프셋으로부터 상기 오프셋을 선택하는 단계를 포함하는, 방법.
제48항에 있어서,
상기 복수의 구역은 상기 메모리 디바이스의 제작-후 트리밍에 의해 상기 복수의 사전설정 오프셋과 연관되는, 방법.
제42항 내지 제49항 중 어느 한 항에 있어서,
상기 개방 블록 정보를 개시하는 단계를 더 포함하는, 방법.
제50항에 있어서,
상기 개방 블록 정보를 개시하는 단계는, 시스템 재시작에 응답하여, 상기 메모리 셀의 어레이를 스캔하거나 또는 상기 개방 블록 정보의 백업 사본을 복원하는 단계를 포함하는, 방법.
제42항 내지 제51항 중 어느 한 항에 있어서,
상기 메모리 셀의 어레이에 대한 프로그램 동작에서 상기 개방 블록 정보를 업데이트하는 단계를 더 포함하는, 방법.
제40항 내지 제42항 중 어느 한 항에 있어서,
상기 블록이 전체 블록임을 결정하는 단계; 및
상기 블록의 디폴트 판독 전압에 기초하여 상기 메모리 셀에 대해 판독 동작을 수행하는 단계를 더 포함하는, 방법.
제40항 내지 제53항 중 어느 한 항에 있어서,
상기 메모리 셀의 어레이는 NAND 플래시 메모리 셀을 포함하는, 방법.