TWI838053B

TWI838053B - 儲存裝置及其操作方法、儲存系統

Info

Publication number: TWI838053B
Application number: TW111150479A
Authority: TW
Inventors: 曉江郭
Original assignee: 大陸商長江存儲科技有限責任公司
Priority date: 2022-03-08
Filing date: 2022-12-28
Publication date: 2024-04-01
Also published as: CN116779007A; KR20230132354A; TW202424976A; US20230290410A1; TW202336764A; US12106807B2; US20240274197A1

Abstract

一種儲存裝置包括耦合到同一字元線並分別耦合到位元線的儲存單元、以及透過所述字元線和所述位元線耦合到所述儲存單元的週邊電路。所述儲存單元中的每個處於狀態中的一種狀態中。所述週邊電路被配置為確定第一組儲存單元的第一數量和第二組儲存單元的第二數量。所述第一組儲存單元的閾值電壓在第一電壓與大於所述第一電壓的第二電壓之間。所述第二組儲存單元的閾值電壓在所述第二電壓與大於所述第二電壓的第三電壓之間。所述週邊電路還被配置為至少部分地基於所述第一數量和所述第二數量之間的比較來估計對應於所述狀態中的第一狀態的谷值電壓。

Description

儲存裝置及其操作方法、儲存系統

本發明涉及儲存裝置及其操作方法、儲存系統

快閃記憶體是一種可以電擦除和重新程式設計的低成本、高密度、非易失性固態儲存介質。快閃記憶體包括NOR快閃記憶體和NAND快閃記憶體。快閃記憶體可以執行各種操作，例如讀取、程式設計(寫入)和擦除，以將每個儲存單元的閾值電壓改變為所需的準位。對於NAND快閃記憶體，擦除操作可以在塊級別執行，而程式設計操作或讀取操作可以在頁級別執行。

在一個方面，一種儲存裝置包括耦合到同一字元線並分別耦合到複數位元線的儲存單元、以及透過字元線和複數位元線耦合到複數儲存單元的週邊電路。每個所述儲存單元處於一種狀態。週邊電路被配置為確定第一組儲存單元的第一數量和第二組儲存單元的第二數量。第一組儲存單元的閾值電壓處於第一電壓和大於第一電壓的第二電壓之間。第二組儲存單元的閾值電壓處於第二電壓和大於第二電壓的第三電壓之間。週邊電路還被配置為至少部分地基於第一數量和第二數量之間的比較來估計對應於所述狀態中的第一狀態的谷值電壓。

在一些實施方式中，當第一數量大於第二數量時，谷值電壓等於或大於第三電壓。在一些實施方式中，當第一數量小於第二數量時，谷值電壓等於或小於第一電壓。在一些實施方式中，當第一數量與第二數量相同時，谷值電壓等於第二電壓。

在一些實施方式中，第二電壓和第一電壓之間的差值與第三電壓和第二電壓之間的差值相同。

在一些實施方式中，複數儲存單元的閾值電壓具有分別對應於所述複數狀態的分佈。在一些實施方式中，第一電壓、第二電壓和第三電壓處於所述分佈中的兩個相鄰分佈的中心之間。在一些實施方式中，谷值電壓在兩個相鄰分佈之間的谷值處。

在一些實施方式中，為了確定第一數量和第二數量，週邊電路包括頁緩衝器，頁緩衝器透過位元線分別耦合到複數儲存單元，並且被配置為對所述複數儲存單元中的儲存單元的閾值電壓處於參考電壓和第一電壓之間的範圍內的第一次數進行計數，對所述複數儲存單元中的儲存單元的閾值電壓處於參考電壓和第二電壓之間的範圍內的第二次數進行計數，以及對所述複數儲存單元中的儲存單元的閾值電壓處於參考電壓和第三電壓之間的範圍內的第三次數進行計數。在一些實施方式中，為了確定第一數量和第二數量，週邊電路還包括控制邏輯單元，其耦合到頁緩衝器並且被配置為計算第二次數與第一次數之間的差值作為第一組儲存單元的第一數量，並計算第三次數與第二次數之間的差值作為第二組儲存單元的第二數量。

在一些實施方式中，參考電壓在兩個相鄰分佈之一內並且小於第一電壓。

在一些實施方式中，為了確定第一數量和第二數量，頁緩衝器還被配置為識別複數儲存單元中的具有小於參考電壓的閾值電壓的每個儲存單元，並且在確定第一次數、第二次數和第三次數時禁止所識別的儲存單元。

在一些實施方式中，為了確定第一數量和第二數量，週邊電路還包括字元線驅動器，該字元線驅動器透過字元線耦合到儲存單元並且被配置為向字元線施加讀取電壓。在一些實施方式中，為了確定第一數量和第二數量，頁緩衝器還被配置為在第一感測發展時間內對第一組位元線預充電，在第二感測發展時間內對第二組位元線預充電，以及在第三感測發展時間內對第三組位元線預充電。在一些實施方式中，第三感測發展時間長於第二感測發展時間，並且第二感測發展時間長於第一感測發展時間。

在一些實施方式中，控制邏輯單元還被配置為確定處於谷值電壓與對應於第一狀態的第一預設讀取電壓之間的對應於第一狀態的第一偏移，並且至少部分地基於第一偏移來確定對應於所述複數狀態中的第二狀態的第二偏移。

在一些實施方式中，控制邏輯單元還被配置為至少部分地基於第二偏移和對應於第二狀態的第二預設讀取電壓來確定對應於第二狀態的第二讀取電壓，並且至少使用第二讀取電壓對儲存單元發起讀取操作。

在一些實施方式中，第一狀態是所述複數狀態中的最高狀態。

在一些實施方式中，儲存裝置是3DNAND儲存裝置。

在另一方面，一種儲存系統包括被配置為儲存資料的儲存裝置、以及耦合到該儲存裝置的記憶體控制器。儲存裝置包括耦合到同一字元線並分別耦合到複數位元線的複數儲存單元、以及透過字元線和複數位元線耦合到複數儲存單元的週邊電路。每個所述儲存單元處於一種狀態。週邊電路被配置為確定第一組儲存單元的第一數量和第二組儲存單元的第二數量。第一組儲存單元的閾值電壓處於第一電壓和大於第一電壓的第二電壓之間。第二組儲存單元的閾值電壓處於第二電壓和大於第二電壓的第三電壓之間。週邊電路還被配置為至少部分地基於第一數量和第二數量之間的比較來估計對應於所述複數狀態中的第一狀態的谷值電壓。記憶體控制器被配置為向週邊電路發送命令以使週邊電路確定第一數量和第二數量並估計谷值電壓。

在一些實施方式中，週邊電路還被配置為將與谷值電壓相關聯的資訊發送到記憶體控制器。

在一些實施方式中，記憶體控制器還被配置為至少部分地基於與谷值電壓相關聯的資訊來確定對應於所述複數狀態中的第二狀態的偏移。

在一些實施方式中，與谷值電壓相關聯的資訊包括谷值電壓或處於谷值電壓與對應於第一狀態的預設讀取電壓之間的偏移，其中所述偏移對應於第一狀態。

在一些實施方式中，命令指示第一狀態。

在一些實施方式中，儲存單元的閾值電壓具有分別對應於所述複數狀態的分佈。在一些實施方式中，第一電壓、第二電壓和第三電壓處於所述分佈中的兩個相鄰分佈的中心之間。在一些實施方式中，谷值電壓在兩個相鄰分佈之間的谷值處。

在一些實施方式中，儲存系統包括固態驅動器(SSD)或儲存卡。

在一些實施方式中，儲存裝置是3DNAND儲存裝置。

在又一方面，提供了一種用於操作儲存裝置的方法。儲存裝置包括耦合到同一字元線並分別耦合到複數位元線的複數儲存單元。確定第一組儲存單元的第一數量和第二組儲存單元的第二數量。第一組儲存單元的閾值電壓處於第一電壓和大於第一電壓的第二電壓之間。第二組儲存單元的閾值電壓處於第二電壓和大於第二電壓的第三電壓之間。至少部分地基於第一數量和第二數量之間的比較來估計對應於所述複數狀態中的第一狀態的谷值電壓。

在一些實施方式中，為了確定第一數量和第二數量，對所述複數儲存單元中的儲存單元的閾值電壓處於參考電壓和第一電壓之間的範圍內的第一次數進行計數，對所述複數儲存單元中的儲存單元的閾值電壓處於參考電壓和第二電壓之間的範圍內的第二次數進行計數，以及對所述複數儲存單元中的儲存單元的閾值電壓處於參考電壓和第三電壓之間的範圍內的第三次數進行計數。在一些實施方式中，為了確定第一數量和第二數量，計算第二次數與第一次數之間的差值作為第一組儲存單元的第一數量，並計算第三次數與第二次數之間的差值作為第二組儲存單元的第二數量。

在一些實施方式中，為了確定第一數量和第二數量，識別所述複數儲存單元中的具有小於參考電壓的閾值電壓的每個儲存單元，並且在確定第一次數、第二次數和第三次數時禁止所識別的儲存單元。

在一些實施方式中，為了確定第一數量和第二數量，將讀取電壓施加到字元線。在一些實施方式中，為了確定第一數量和第二數量，在第一感測發展時間內對第一組位元線預充電，在第二感測發展時間內對第二組位元線預充電，以及在第三感測發展時間內對第三組位元線預充電。在一些實施方式中，第三感測發展時間長於第二感測發展時間，並且第二感測發展時間長於第一感測發展時間。

在一些實施方式中，確定在谷值電壓與對應於第一狀態的第一預設讀取電壓之間的對應於第一狀態的第一偏移，並且至少部分地基於第一偏移來確定對應於所述複數狀態中的第二狀態的第二偏移。

在一些實施方式中，至少部分地基於第二偏移和對應於第二狀態的第二預設讀取電壓來確定對應於第二狀態的第二讀取電壓，並且至少使用第二讀取電壓對儲存單元發起讀取操作。

100:系統

102:儲存系統

104，300:儲存裝置

106:記憶體控制器

108:主機

202:儲存卡

204:儲存卡連接器

206:SSD

208:SSD連接器

301:儲存單元陣列

302:週邊電路

304:塊

306:儲存單元

308:NAND儲存串

310:源極選擇閘極電晶體

312:汲極選擇閘極電晶體

313:DSG線

314:源極線，公共源極線

315:SSG線

316:位元線

318:字元線

320:頁

402:襯底

404:儲存堆疊體

406:閘極導電層

408:閘極到閘極電介質層

412:溝道結構

414:阱

416:溝道插塞

418:儲存膜

420:半導體溝道

422:阻擋層

424:儲存層

426:隧穿層

430:縫隙結構

432:DSG切口，頂部選擇閘極切口

434:區域

504:頁緩衝器/讀出放大器

506:列解碼器/位元線驅動器

508:行解碼器/字元線驅動器

510:電壓發生器

512:控制邏輯單元

514:暫存器

516:介面

518:資料匯流排

902:感測電路

904:鎖存器

906:計數器

908:讀取控制器

910:自動谷值偵測器

912:讀取準位優化器

914:偏移模型

1012:AVD應用

1400:方法

1402，1404，1406，1408，1410，1412，1414:操作

1502，1504，1506，1508，1510，1512，1514:操作

Px-1，Px:相鄰分佈

Vtc:參考閾值電壓

Vt:閾值電壓

Vv:谷值電壓

C:參考閾值電壓區間中的儲存單元的數量

D:單位閾值電壓區間中的儲存單元的數量

N:大於1的整數

併入本文並形成說明書一部分的圖式示出了本發明的各方面，並且與描述一起進一步用於解釋本發明的原理並使相關領域的技術人員能夠製作和使用本發明。

圖1示出了根據本發明的一些方面的具有儲存裝置的系統的方塊圖。

圖2A示出了根據本發明的一些方面的具有儲存裝置的儲存卡的示圖。

圖2B示出了根據本發明的一些方面的具有儲存裝置的SSD的示圖。

圖3示出了根據本發明的一些方面的包括週邊電路的儲存裝置的示意圖。

圖4A和圖4B分別示出了根據本發明的一些方面的包括NAND儲存串的儲存單元陣列的截面的側視圖和平面圖。

圖5示出了根據本發明的一些方面的包括儲存單元陣列和週邊電路的儲存裝置的方塊圖。

圖6示出了根據本發明的一些方面的由於保持電荷損失而引起的儲存單元的閾值電壓分佈的移位元。

圖7示出了根據本發明的一些方面的動態自動谷值偵測(AVD)的方案。

圖8A-8C示出了根據本發明的一些方面的動態AVD方案的詳細示例。

圖8D-8G示出了根據本發明的一些方面的動態AVD方案的另一個詳細示例。

圖9示出了根據本發明的一些方面的圖3中的儲存裝置的控制邏輯單元和頁緩衝器/讀出放大器的詳細方塊圖。

圖10示出了根據本發明的一些方面的圖9中的頁緩衝器/讀出放大器的詳細方塊圖。

圖11示出了根據本發明的一些方面的圖1中的儲存系統的控制邏輯單元和記憶體控制器的詳細方塊圖。

圖12示出了根據本發明的一些方面的基於變化的感測發展時間和儲存單元分組的動態AVD方案的示意圖。

圖13示出了根據本發明的一些方面的圖12中的基於變化的感測發展時間和儲存單元分組的動態AVD方案的波形圖。

圖14示出了根據本發明的一些方面的用於操作儲存裝置的方法的流程圖。

圖15示出了根據本發明的一些方面的用於動態AVD的方法的流程圖。

將參考圖式描述本發明。

儘管討論了具體的構造和佈置，但是應當理解，這樣做僅出於說明的目的。這樣，在不脫離本發明的範圍的情況下，可以使用其他構造和佈置。而且，本發明還可以用於多種其他應用中。如在本發明中描述的功能和結構特徵可以以未在圖式中具體描繪的方式彼此組合、調整和修改，使得這些組合、調整和修改在本發明的範圍內。

通常，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地取決於上下文，本文所使用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如“一”或“所述”的術語可以同樣被理解為傳達單數用法或傳達複數用法。另外，同樣至少部分地取決於上下文，術語“基於”可以被理解為不一定旨在傳達一組排他的因素，並且可以代替地允許存在不一定明確描述的附加因素。

NAND快閃記憶體裝置可以在頁級別執行讀取操作。在程式設計操作之後，儲存單元的閾值電壓(Vt)被分成多個分佈，每個分佈對應於相應的狀態(例如，程式設計狀態之一或擦除狀態)。已知的讀取操作使用預定義的字元線電壓作為讀取電壓準位。為了最小化讀取錯誤，讀取電壓準位通常位於儲存單元的閾值電壓的相鄰分佈之間的谷值處。然而，NAND快閃記憶體裝置的儲存單元往往會隨著時間的推移而損失電荷(也就是保持電荷損失)。結果，儲存單元的閾值電壓分佈，尤其是較高的(多個)分佈，將隨著時間向下移位。此外，其他現象，例如開放塊中的背面圖案化效應，也會導致閾值電壓分佈的移位元。因此，預定義的固定讀取電壓準位不能跟蹤讀取操作中的分佈移位。

為了解決上述問題中的一個或多個，本發明引入了一種動態自動谷值偵測(AVD)方案，該方案可以即時地跟蹤由於保持、背面圖案化效應和/或任何其他現象引起的閾值電壓分佈的移位元。透過即時谷值偵測，可以在讀取操作中使用優化的讀取電壓準位，並且可以最小化讀取錯誤。在一些實施方式中，本文所公開的動態AVD方案透過將儲存單元劃分成多個組並以不同的感測發展時間並行地執行對多個組的偵測，從而在同一操作中實現多個讀取準位，由此減少谷值偵測的總時間。AVD的結果可以用於分配最佳讀取準位偏移並相應地調整讀取電壓準位。AVD方案既可以作為讀取操作的部分來實施以動態地優化讀取操作，也可以在記憶體控制器發出的專用命令中實施以根據需要探測儲存單元中的儲存單元的最新閾值電壓分佈。

圖1示出了根據本發明的一些方面的具有儲存裝置的示例性系統100的方塊圖。系統100可以是智慧型電話、臺式電腦、膝上型電腦、平板電腦、車載電腦、遊戲機、印表機、定位裝置、可穿戴電子裝置、智慧感測器、虛擬實境(VR)裝置、增強現實(AR)裝置、或其中具有儲存裝置的任何其他合適的電子裝置。如圖1所示，系統100可以包括主機108和具有一個或多個儲存裝置104和記憶體控制器106的儲存系統102。主機108可以是電子裝置的處理器(例如中央處理單元(CPU))或片上系統(SoC)(例如應用處理器(AP))。主機108可以被配置為向儲存裝置104發送資料或從儲存裝置104接收資料。為了向儲存裝置104發送資料或從儲存裝置104接收資料，除了資料之外，主機108可以向儲存系統102發送指令。

儲存裝置104可以是本發明中公開的任何儲存裝置。如下文詳細公開的，諸如3DNAND儲存裝置的儲存裝置104可以被配置為執行動態AVD以基於以下方面來估計對應於儲存單元的狀態(例如，最高程式設計狀態)之一的谷值電壓：在相鄰閾值電壓範圍內處於谷值和/或谷值周圍的儲存單元的數量之間的比較。與本發明的範圍一致，在一些實施方式中，儲存裝置104還被配置為基於估計的谷值電壓來確定與其他狀態相對應的讀取電壓準位偏移，基於所述偏移來調整讀取電壓，並基於調整後的讀取電壓來執行讀取操作。結果，在讀取操作中可以動態地跟蹤和補償由於保持電荷損失或任何其他因素引起的儲存單元的閾值電壓分佈的移位元，從而減少讀取錯誤。

根據一些實施方式，記憶體控制器106耦合到儲存裝置104和主機108並且被配置為控制儲存裝置104。記憶體控制器106可以管理儲存在儲存裝置104中的資料並與主機108通信。在一些實施方式中，記憶體控制器106被設計用於在低占空比環境中操作，例如安全數位(SD)卡、緊湊型快閃記憶體(CF)卡、通用序列匯流排(USB)快閃記憶體驅動器、或用於諸如個人電腦、數位相機、行動電話等電子裝置中的其他介質。在一些實施方式中，記憶體控制器106被設計用於在高占空比環境SSD中、或用作諸如智慧型電話、平板電腦、筆記本電腦等移動裝置、以及企業儲存陣列的資料存放裝置的嵌入式多媒體卡(eMMC)中進行操作。記憶體控制器106可以被配置為控制儲存裝置104的操作，例如讀取、擦除和程式設計操作。例如，基於從主機108接收的指令，記憶體控制器106可以向儲存裝置104傳送各種命令，例如程式設計命令、讀取命令、擦除命令等，以控制儲存裝置104的操作。

與本發明的範圍一致，在一些實施方式中，記憶體控制器106被配置為向儲存裝置104發送指示狀態的AVD命令以使儲存裝置104執行動態AVD以估計對應于狀態的谷值電壓。在一些實施方式中，記憶體控制器106還被配置為接收與谷值電壓相關聯的資訊，例如谷值電壓或處於谷值電壓與對應的預設讀取電壓之間的讀取電壓偏移，並基於接收到的資訊來確定對應於其他狀態的讀取電壓準位偏移。

記憶體控制器106還可以被配置為管理關於被儲存或將被儲存在儲存裝置104中的資料的各種功能，包括但不限於故障區塊管理、垃圾收集、邏輯到物理位址轉換、磨損均衡等。在一些實施方式中，記憶體控制器106還被配置為處理關於從儲存裝置104讀取或寫入到儲存裝置104的資料的改錯碼(ECC)。記憶體控制器106也可以執行任何其他合適的功能，例如，格式化儲存裝置104。記憶體控制器106可以根據特定的通信協定與外部裝置(例如，主機108)進行通信。例如，記憶體控制器106可以透過各種介面協定中的至少一種與外部裝置通信，所述介面協定例如USB協定、MMC協定、週邊部件互連(PCI)協定、PCI-快速(PCI-E)協定、高級技術附件(ATA)協定、串列ATA 協定、並行ATA協定、小型電腦小型介面(SCSI)協定、增強型小型磁片介面(ESDI)協定、集成驅動電子(IDE)協定、火線協定等。

記憶體控制器106和一個或多個儲存裝置104可以被集成到各種類型的儲存裝置中，例如，被包括在同一封裝中，例如被包括在通用快閃記憶體(UFS)封裝或eMMC封裝中。也就是說，儲存系統102可以被實施並封裝到不同類型的終端電子產品中。在一個示例中，如圖2A所示，記憶體控制器106和單個儲存裝置104可以被集成到儲存卡202中。儲存卡202可以包括PC卡(PCMCIA，國際個人電腦記憶卡協會)、CF卡、智慧媒體(SM)卡、儲存棒、多媒體卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。儲存卡202還可以包括被配置為將儲存卡202與主機(例如，圖1中的主機108)耦合的儲存卡連接器204。在如圖2B所示的另一示例中，記憶體控制器106和多個儲存裝置104可以集成到SSD 206中。SSD 206還可以包括被配置為將SSD 206與主機(例如，圖1中的主機108)耦合的SSD連接器208。在一些實施方式中，SSD 206的儲存容量和/或操作速度大於儲存卡202的儲存容量和/或操作速度。

圖3示出了根據本發明的一些方面的包括週邊電路302的示例性儲存裝置300的示意性電路圖。儲存裝置300可以是圖1中的儲存裝置104的示例。儲存裝置300可以包括儲存單元陣列301和耦合到儲存單元陣列301的週邊電路302。儲存單元陣列301可以是NAND快閃記憶體單元陣列，其中儲存單元306被提供在NAND儲存串308的陣列中，每個NAND儲存串308在襯底(未顯示)上方垂直延伸。在一些實施方式中，每個NAND儲存串308包括串聯耦合並垂直堆疊的多個儲存單元306。每個儲存單元306可以保持連續的類比值，例如電壓或電荷，這取決於在儲存單元306的區域內捕獲的電子的數量。每個儲存單元306可以是包括浮柵電晶體的浮柵類型的儲存單元或包括電荷捕獲電晶體的電荷捕獲類型的儲存單元。

在一些實施方式中，每個儲存單元306是具有兩種可能狀態並且因此可以儲存一位元資料的單準位單元(SLC)。例如，第一狀態“0”可以對應於第一閾值電壓分佈，而第二狀態“1”可以對應於第二閾值電壓分佈。在一些實施方式中，每個儲存單元306是能夠以多於兩種狀態(準位)儲存多於一位元的資料的xLC。例如，xLC可以儲存每單元兩位元(MLC)、每單元三位元(TLC)或每單元四位元(QLC)。每個xLC可以被程式設計以呈現一系列可能的標稱儲存值(即，N位元資料的2N塊，例如格雷碼)。在一個示例中，透過將三個可能的標稱儲存值之一寫入單元，可以將MLC從擦除狀態程式設計為呈現三個可能的程式設計準位(例如，01、10和11)之一。第四標稱儲存值可以用於擦除狀態(例如，00)。

如圖3所示，每個NAND儲存串308還可以包括在其源極端的源極選擇閘極(SSG)電晶體310和在其汲極端的汲極選擇閘極(DSG)電晶體312。SSG電晶體310和DSG電晶體312可以被配置為在讀取和程式設計操作期間啟動選擇的NAND儲存串308(陣列的列)。在一些實施方式中，同一塊304中的NAND儲存串308的源極透過同一源極線(SL)314(例如，公共SL)而被耦合。換言之，根據一些實施方式，同一塊304中的所有NAND儲存串308具有陣列公共源極(ACS)。根據一些實施方式，每個NAND儲存串308的汲極耦合到相應的位元線316，可以經由輸出匯流排(未示出)從該位元線316讀取或寫入資料。在一些實施方式中，每個NAND儲存串308被配置為透過經由一條或多條DSG線313向相應DSG電晶體312的閘極施加DSG選擇電壓或DSG未選擇電壓和/或透過經由一條或多條SSG線315向相應SSG電晶體310的閘極施加SSG選擇電壓或SSG未選擇電壓而被選擇或不被選擇。NAND儲存串308因此可以變成選擇NAND儲存串或未選擇NAND儲存串。

如圖3所示，NAND儲存串308可以被組織成多個塊304，每個塊可以具有例如耦合到ACS的公共源極線314。在一些實施方式中，每個塊304是用於擦除操作的基本資料單元，即，同一塊304上的所有儲存單元306同時被擦除。為了擦除選擇塊304中的儲存單元306，耦合到選擇塊304的源極線314以及與選擇塊304在同一平面中的未選擇塊304可以被諸如高正電壓(例如，20V或更高)的擦除電壓(Vers)偏置。相鄰NAND儲存串308的儲存單元306可以透過字元線318被耦合，字元線318選擇哪一行的儲存單元306受到讀取和程式設計操作的影響。在一些實施方式中，每條字元線318耦合到儲存單元306的頁320，頁320是用於程式設計和讀取操作的基本資料單元。一頁320以位來計量的大小可以與一個塊304中由字元線318耦合的NAND儲存串308的數量有關。每條字元線318可以包括在相應頁320上的每個儲存單元306處的多個控制閘極(柵電極)和耦合控制閘極的閘極線。

如圖3所示，儲存單元陣列301可以包括在每個塊304中的採取多個行和多個列的形式的儲存單元306的陣列。根據一些實施方式，一行的儲存單元306對應於一個或多個頁320，並且一列的儲存單元對應於一個NAND儲存串308。多行的儲存單元306可以分別耦合到字元線318，並且多列的儲存單元306可以分別耦合到位元線316。週邊電路302可以透過位元線316和字元線318耦合到儲存單元陣列301。

圖4A和圖4B分別示出了根據本發明的一些方面的包括NAND儲存串308的示例性儲存單元陣列301的截面的側視圖和平面圖。如圖4A所示，NAND儲存串308可以垂直延伸穿過襯底402上方的儲存堆疊體404。襯底402可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)或任何其他合適的材料。注意，在圖4A中包括x軸、y軸和z軸以進一步示出儲存裝置中的部件的空間關係。襯底402包括在x-y平面中橫向延伸的兩個橫向表面：晶片正面上的其上可以形成儲存裝置的頂表面，以及與晶片正面相對的背面上的底表面。z軸垂直於x軸和y軸。如本文所用，當儲存裝置的襯底402在z方向(垂直於x-y平面的垂直方向)上位於儲存裝置的最低平面中時，在z方向上儲存裝置的一個部件(例如，層或裝置)在另一個部件(例如，層或裝置)“上”、“上方”還是“下方”是相對於襯底402確定的。貫穿本發明應用用於描述空間關係的相同概念。

儲存堆疊體404可以包括交錯的閘極導電層406和閘極到閘極電介質層408。儲存堆疊體404中閘極導電層406和閘極到閘極電介質層408的對的數量可以確定數量儲存單元陣列301中的儲存單元306的數量。閘極導電層406可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物、或其任何組合。在一些實施方式中，每個閘極導電層406包括金屬層，例如鎢層。在一些實施方式中，每個閘極導電層406包括摻雜的多晶矽層。每個閘極導電層406可以包括儲存單元306的控制閘極、DSG電晶體312的閘極或SSG電晶體310的閘極，並且可以在儲存堆疊體404的上部部分中作為DSG線313橫向延伸，在儲存堆疊體404的下部部分中作為SSG線315橫向延伸，或在DSG線313和SSG線315之間作為字元線318橫向延伸。應當理解，雖然在圖4A中示出了一條SSG線315和一條DSG線313，但是在其他示例中SSG線315的數量和DSG線313的數量(以及分別耦合到SSG線315和DSG線313的SSG電晶體310和DSG電晶體312的數量)可以變化。

如圖4A所示，NAND儲存串308包括垂直延伸穿過儲存堆疊體404的溝道結構412。在一些實施方式中，溝道結構412包括填充有(多種)半導體材料(例如，作為半導體溝道420)和(多種)電介質材料(例如，作為儲存膜418)的溝道開口。在一些實施方式中，半導體溝道420包括矽，例如多晶矽。在一些實施方式中，儲存膜418是複合電介質層，包括隧穿層426、儲存層424(也稱為“電荷捕獲層”)和阻擋層422。溝道結構412可以具有圓柱形狀(例如，柱形狀)。根據一些實施方式，半導體溝道420、隧穿層426、儲存層424、阻擋層422以該順序從柱的中心向外表面沿徑向佈置。隧穿層426可以包括氧化矽、氮氧化矽或其任何組合。儲存層424可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層422可以包括氧化矽、氮氧化矽、高介電常數(高k)電介質或其任何組合。在一個示例中，儲存膜418可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。

如圖4A所示，根據一些實施方式，阱414(例如，P阱和/或N阱)形成在襯底402中，並且NAND儲存串308的源極與阱414接觸。例如，源極線314可以耦合到阱414以在擦除操作期間將擦除電壓施加到阱414，即NAND儲存串308的源極。在一些實施方式中，NAND儲存串308還包括在NAND儲存串308的汲極端的溝道插塞416，例如，作為NAND儲存串308的汲極的部分。應當理解，圖4A中描繪的溝道結構412的結構僅用於說明目的並且在其他示例中可以變化。

如圖4B的平面圖所示，儲存單元陣列301的NAND儲存串308可以透過縫隙結構430(例如，柵縫隙(GLS))佈置成塊304，縫隙結構430在相鄰塊304之間將字元線318電分離，使得每個塊304可以在讀取、程式設計和擦除操作中被單獨控制。在一個示例中，每個縫隙結構430可以沿x方向(例如，字元線方向)延伸，並且多個塊304可以沿y方向(例如，位元線方向)佈置。在一些實施方式中，每個塊304可以透過DSG切口432(也稱為頂部選擇閘極(TSG)切口)被進一步劃分成更小的區域434，DSG切口432在相鄰區域434之間將DSG線313電分離，使得不同區域434中的DSG線313可以在讀取和程式設計操作中被單獨控制。例如，在程式設計操作中，一個區域434中的一個NAND儲存串308可以透過將選擇DSG電壓施加到相應DSG線313以接通相應DSG電晶體312而成為選擇NAND儲存串，而另一區域434中的另一NAND儲存串308透過將未選擇DSG電壓施加到相應的DSG線313以關斷相應的DSG電晶體312而成為未選擇NAND儲存串。

返回參考圖3，週邊電路302可以透過位元線316、字元線318、源極線314、SSG線315和DSG線313耦合到儲存單元陣列301。週邊電路302可以包括任何合適的類比、數位和混合訊號電路，以用於透過經由位元線316、字元線318、源極線314、SSG線315和DSG線313向每個目標(選擇)儲存單元306施加電壓訊號和/或電流訊號以及從每個目標(選擇)儲存單元306感測電壓訊號和/或電流訊號，來促進儲存單元陣列301的操作。週邊電路302可以包括使用金屬氧化物半導體(MOS)技術形成的各種類型的週邊電路。例如，圖5示出了一些示例性週邊電路，包括頁緩衝器/讀出放大器504、列解碼器/位元線驅動器506、行解碼器/字元線驅動器508、電壓發生器510、控制邏輯單元 512、暫存器514、介面516和資料匯流排518。可以理解的是，在一些示例中，也可能包括圖5中未示出的附加週邊電路。

頁緩衝器/讀出放大器504可以被配置為根據來自控制邏輯單元512的控制訊號從儲存單元陣列301讀取資料，以及向儲存單元陣列301程式設計(寫入)資料。在一個示例中，頁緩衝器/讀出放大器504可以儲存要被程式設計到儲存單元陣列301的一頁320中的一頁程式設計資料(寫入資料)。在另一個示例中，頁緩衝器/讀出放大器504可以感測來自位元線316的訊號(例如，電流)，以驗證耦合到選定字元線318的每個儲存單元306是否已被適當地程式設計為所需狀態，並且對透過或未透過驗證的儲存單元306的數量進行計數。在又一示例中，頁緩衝器/感測放大器504還可以感測來自位元線316的表示儲存在儲存單元306中的資料位元的訊號(例如，電流)，並且在讀取操作中將小的電壓擺幅放大到可識別的準位。

與本發明的範圍一致，在一些實施方式中，頁緩衝器/讀出放大器504被配置為在執行動態AVD時，對耦合到選定字元線318的儲存單元306中的儲存單元306的閾值電壓處於例如參考電壓與特定電壓之間的特定範圍內的次數進行計數。例如，頁緩衝器/讀出放大器504可以被配置為在不同的感測發展時間內對不同組的位元線316進行預充電，從而影響施加到耦合到不同組的位元線316的儲存單元306的不同讀取電壓準位。在一些實施方式中，頁緩衝器/讀出放大器504還被配置為識別具有小於參考電壓的閾值電壓的每個儲存單元306，並在執行動態AVD時禁止對所識別的儲存單元306計數所述次數。

列解碼器/位元線驅動器506可以被配置為由控制邏輯單元512控制並且透過施加從電壓發生器510產生的位元線電壓來選擇一個或多個 NAND儲存串308。行解碼器/字元線驅動器508可以被配置為由控制邏輯單元512和儲存單元陣列301的選擇/未選擇塊304以及塊304的選擇/未選擇字元線318根據控制訊號進行控制。行解碼器/字元線驅動器508可以進一步被配置為使用從電壓發生器510產生的字元線電壓來驅動字元線318。在一些實施方式中，行解碼器/字元線驅動器508也可以使用從電壓發生器510產生的SSG電壓和DSG電壓來選擇/不選擇以及驅動SSG線315和DSG線313。

電壓發生器510可以被配置為由控制邏輯單元512控制並產生將被提供給儲存單元陣列301的各種字元線電壓(例如，讀取電壓、程式設計電壓、透過電壓、驗證電壓)、SSG電壓(例如，選擇/未選擇電壓)、DSG電壓(例如，選擇/未選擇電壓)、位元線電壓(例如，地電壓)和源極線電壓(例如，地電壓)。

控制邏輯單元512可以耦合到上述每個週邊電路並且被配置為控制每個週邊電路的操作。暫存器514可以耦合到控制邏輯單元512並且包括用於儲存用於控制每個週邊電路的操作的狀態資訊、命令操作碼(OP碼)和命令位址的狀態暫存器、命令暫存器和位址暫存器。在一些實施方式中，控制邏輯單元512可以接收由記憶體控制器(例如，圖1中的記憶體控制器106)發出的讀取命令，並將控制訊號發送到各種週邊電路，例如行解碼器/字元線驅動器508、列解碼器/位元線驅動器506和電壓發生器510，以對耦合到選定字元線318的目標儲存單元306發起讀取操作。在一些實施方式中，控制邏輯單元512可以接收由記憶體控制器(例如，圖1中的記憶體控制器106)發出的AVD命令並將控制訊號發送到各種週邊電路，例如行解碼器/字元線驅動器508、頁緩衝器/讀出放大器504和控制邏輯單元512本身，以估計對應於儲存單元306的狀態之一的谷值電壓。與本發明的範圍一致，控制邏輯單元512可以比較具有處於兩個相鄰閾值電壓分佈的中心之間的閾值電壓的不同組的儲存單元306的數量，並基於比較結果來估計兩個相鄰分佈之間的谷值處的谷值電壓。在一些實施方式中，控制邏輯單元512進一步基於估計的谷值電壓和預設讀取電壓來確定對應於其他狀態的最佳讀取電壓，並將控制訊號發送到各種週邊電路，例如行解碼器/字元線驅動器508、列解碼器/位元線驅動器506和電壓發生器510，以使用最佳讀取電壓對耦合到選定字元線318的目標儲存單元306發起讀取操作，從而動態地補償由於保持電荷損失或其他現象而引起的閾值電壓分佈移位元。

介面516可以耦合到控制邏輯單元512並充當控制緩衝器以將從記憶體控制器(例如圖1中的記憶體控制器106)接收的控制命令(例如讀取命令或AVD命令)緩衝並中繼到控制邏輯單元512，以及將從控制邏輯單元512接收的狀態資訊(例如，估計的谷值電壓或其讀取準位偏移)緩衝並中繼到記憶體控制器。介面516還可以經由資料匯流排518耦合到列解碼器/位元線驅動器506，並用作資料登錄/輸出(I/O)介面和資料緩衝器，以對到和來自儲存單元陣列301的資料進行緩衝和中繼。

圖6示出了根據本發明的一些方面的由於保持電荷損失而引起的儲存單元306的閾值電壓分佈的移位元。每個儲存單元306可以採用2^N個狀態之一來儲存N位元資料的一塊，其中N是大於1的整數(例如，對於MLC，N=2，對於TLC，N=3，對於QLC，N=4，等等)。換言之，根據一些實施方式，每個儲存單元306處於2^N個狀態之一。以QLC為例，其中N=4，儲存單元306可以處於16個準位之一，包括一個擦除狀態(E)和15個程式設計狀態(P1-P15)，如圖6所示。每個狀態可以對應於儲存單元306的2^N個閾值電壓 (Vt)分佈之一。即，根據一些實施方式，儲存單元306的閾值電壓具有分別對應於2^N個狀態的2^N個分佈。例如，對應於最低閾值電壓分佈(例如，E，圖6中最左邊的閾值電壓分佈)的狀態可以被認為是狀態0，對應於第二最低閾值電壓分佈(例如，P1，圖6中最左邊第二個閾值電壓分佈)的狀態可以被認為是狀態1，並且以此類推直到對應於最高閾值電壓分佈(例如，P15，圖6中最右邊的閾值電壓分佈)的狀態15。

因此，為了區分讀取操作中的儲存單元306的兩個相鄰狀態，可以依據格雷碼在一些相鄰閾值電壓分佈之間設置(多個)讀取電壓。為了使讀取錯誤最少化，應將讀取電壓設置在相鄰分佈之間的谷值處。例如，如圖6的上圖所示，該圖例如是在製造之後的晶片修整過程中獲得的，對應於狀態15的預設讀取電壓(R15)(例如，其可以區分相鄰狀態14和15)可以被設置在相鄰分佈P14和P15之間的谷值處，並且對應於狀態14的另一個預設讀取電壓(R14)(例如，其可以區分相鄰狀態13和14)可以被設置在相鄰分佈P13和P14之間的谷值處。

然而，儲存單元306，例如NAND快閃記憶體儲存單元，可能會隨著時間的推移而損失電荷，即，保持電荷損失。由於保持電荷損失，儲存單元306的閾值電壓分佈可能隨著時間流逝而負向移位/下降(例如，在圖6中向下移到左側)。結果，基於例如從製造之後的晶片修整獲得的儲存單元306的閾值電壓分佈而設置的預設讀取電壓(例如，R14和R15)可能不再處於谷值(例如，如圖6的下圖中所示)，因此可能增加讀取操作中的讀取錯誤。保持電荷損失可以加寬閾值電壓分佈並縮小其間的谷值(例如，如圖6的下圖所示)，從而進一步增加預設讀取電壓的讀取錯誤。除了保持之外，其他現象，例如背面圖案化效應，也可以例如在開放塊中使閾值電壓分佈和其間的谷值移位，這進一步使得讀取操作中的預設讀取電壓是不合需要的。對應於較高狀態(例如，P14和P15)的閾值電壓分佈比對應於較低狀態的閾值電壓分佈移位元更多。

結果，與本發明的範圍一致，需要施加從每個預設讀取電壓的偏移來補償由於保持、背面圖案化效應和/或任何其他現象而引起的閾值電壓分佈移位元，從而優化後續讀取操作中的讀取電壓。透過使用下面詳細公開的動態AVD方案估計谷值電壓(例如，在圖6的下圖中)，可以基於特別是在較高分佈(例如，P14和P15)之間的谷值的移位元來確定讀取電壓偏移。

圖7示出了根據本發明的一些方面的動態AVD的方案。如圖7所示，可以執行動態AVD以透過估計對應於狀態x的谷值處的閾值電壓(本文稱為“谷值電壓”Vv)來動態確定兩個相鄰分佈Px和Px-1之間的谷值，其中x=1、2、3、......、2^N-1。為了估計谷值電壓Vv，兩個相鄰分佈Px和Px-1的中心(例如，對應於每個分佈的平均值)之間的多個閾值電壓Vt1、Vt2、Vt3、......、Vtn和Vtn+1可以用於定義多個閾值電壓區間，即，[Vt1，Vt2]、[Vt2，Vt3]、......、[Vtn，Vtn+1]。在一些實施方式中，閾值電壓區間具有相同的閾值電壓範圍(本文稱為“單位閾值電壓區間”)，即，[Vt1，Vt2]=[Vt2，Vt3]=......=[Vtn，Vtn+1]。耦合到選定字元線318的儲存單元306因此可以包括多個組，每個組落入單位閾值電壓區間中的相應一個。為了估計谷值電壓Vv，對於每個單位閾值電壓區間，可以確定耦合到選定字元線318的相應組的儲存單元306的數量D。透過比較處於兩個相鄰分佈Px和Px-1的中心之間的單位閾值電壓區間中的各組儲存單元306的數量D1、D2、......、Dn，可以顯示出分佈曲線的趨勢(例如，上升或下降)，其可以用作估計谷值電壓Vv的基礎。

例如，一般而言，對於兩個相鄰的單位閾值電壓區間，如果在較高單位閾值電壓區間(即，更靠近圖7中的圖的右側)中的一組儲存單元306的數量是小於在較低單位閾值電壓區間(即，更靠近圖7中的圖的左側)中的一組儲存單元306的數量，則分佈曲線從較低單位閾值電壓區間下降到較高單位閾值電壓區間，這意味著，兩個單位閾值電壓區間處於較低分佈Px-1的中心與谷值之間；如果在較高單位閾值電壓區間(即，更靠近圖7中的圖的右側)中的一組儲存單元306的數量大於在較低單位閾值電壓區間(即，更靠近圖7中的圖的左側)中的一組儲存單元306的數量，則分佈曲線從較低單位閾值電壓區間上升到較高單位閾值電壓區間，這意味著，兩個單位閾值電壓區間處於谷值與較高分佈Px的中心之間；如果在較高單位閾值電壓區間(即，更靠近圖7中的圖的右側)中的一組儲存單元306的數量與在較低單位閾值電壓區間(即，更靠近圖7中的圖的左側)中的一組儲存單元306的數量相同，則分佈曲線穿過谷值，這意味著，谷值處於兩個單位閾值電壓區間之間。可以理解的是，在本發明中，如果在較高單位閾值電壓區間中的一組儲存單元306的數量與在較低單位閾值電壓區間中的一組儲存單元306的數量之間的差值不大於兩個數量中較小的一個的1%，仍可以認為這兩個數量相同。

可以理解的是，在一些示例中，在兩個相鄰分佈Px和Px-1的中心之間的每個單位閾值電壓區間中的一組儲存單元306的數量D可能無法被週邊電路302直接計數。相反，如圖7所示，關於相同的參考閾值電壓Vtc的多個閾值電壓區間(在本文中稱為“參考閾值電壓區間”)可以用於計數儲存單元306的對應數量C，並且在參考閾值電壓區間中的儲存單元306的數量C之間的差值可以用於計算單位閾值電壓區間中的各組儲存單元306的數量D。

在一些實施方式中，參考電壓Vtc在兩個相鄰分佈之一(例如，較低分佈)內並且小於兩個相鄰分佈的中心之間的閾值電壓中的最低閾值電壓。例如，如圖7所示，參考閾值電壓Vtc可以設置在較低分佈Px-1內，並且參考閾值電壓區間[Vtc，Vt1]、[Vtc，Vt2]、[Vtc，Vt3]、......、[Vtc，Vtn]和[Vtc、Vtn+1]可以定義在參考閾值電壓Vtc與兩個相鄰分佈Px和Px-1的中心之間的閾值電壓Vt1、Vt2、Vt3、......、Vtn和Vtn+1中的每個閾值電壓之間。參考閾值電壓區間[Vtc，Vt1]、[Vtc，Vt2]、[Vtc，Vt3]、......、[Vtc，Vtn]和[Vtc、Vtn+1]中的儲存單元306的數量C1、C2、C3、......、Cn和Cn+1可以分別由週邊電路302計數，如下文詳細描述的。單位閾值電壓區間[Vt1，Vt2]、[Vt2，Vt3]、......、[Vtn，Vtn+1]中的各組儲存單元306的數量D1、D2、......、Dn可以基於在參考閾值電壓區間[Vtc，Vt1]、[Vtc，Vt2]、[Vtc，Vt3]、......、[Vtc，Vtn]和[Vtc、Vtn+1]中的儲存單元306的數量C1、C2、C3、......、Cn和Cn+1之間的差值來計算。在一個示例中，單位閾值電壓區間[Vt1，Vt2]中的數量D1可以等於參考閾值電壓區間[Vtc，Vt2]中的數量C2與參考閾值電壓區間[Vtc，Vt1]中的數量C1之間的差值，即D1=C2-C1。在另一示例中，單位閾值電壓區間[Vt2，Vt3]中的數量D2可以等於參考閾值電壓區間[Vtc，Vt3]中的數量C3與參考閾值電壓區間[Vtc，Vt2]中的數量C2之間的差值，即D2=C3-C2。在又一示例中，單位閾值電壓區間[Vtn+1，Vtn]中的數量Dn可以等於參考閾值電壓區間[Vtc，Vtn+1]中的數量Cn+1與參考閾值電壓區間[Vtc，Vtn]中的數量Cn之間的差值，即Dn=Cn+1-Cn。

應當理解，參考閾值電壓Vtc不限於圖7所示的示例(即，在較低分佈Px-1的中心與谷值之間)，並且可以是小於兩個相鄰分佈Px和Px-1的中心之間的閾值電壓Vt1、Vt2、Vt3、......、Vtn和Vtn+1(例如，小於較低分佈 Px-1的中心)的任何閾值電壓。在一些示例中，參考閾值電壓可以在圖7中的圖的原點處，例如0電壓或對應於最低狀態(即，擦除狀態E)。透過調整參考閾值電壓，可以相應地調整參考閾值電壓區間的範圍以及對應的儲存單元306的數量C。例如，參考閾值電壓越大，可能需要計數的儲存單元306的數量C越小。在一些實施方式中，透過將參考閾值電壓Vtc設置在較低分佈Px-1的中心和谷值之間，如圖7所示，減少了需要計數的儲存單元306的數量C，從而減少了雜訊和錯誤。

還應理解，用於估計谷值電壓的單位閾值電壓區間的數量和/或單位閾值電壓區間的範圍可以在不同示例中變化。在一個示例中，使用的單位閾值電壓區間越多，谷值電壓的估計可以越準確。在另一示例中，每個單位閾值電壓區間越小，谷值電壓的估計可以越準確。另一方面，使用的單位閾值電壓區間越多和/或每個單位閾值電壓區間越小，動態AVD花費的持續時間可能越長。根據一些實施方式，關於單位閾值電壓區間的數量，在動態AVD中需要使用至少兩個單位閾值電壓區間。例如，圖8A-8C示出了根據本發明的一些方面的使用兩個單位閾值電壓區間的動態AVD方案的詳細示例。

如圖8A所示，可以確定耦合到選定字元線318的第一組儲存單元306的第一數量D1。第一組儲存單元306的閾值電壓可以在第一電壓Vt1和大於第一電壓Vt1的第二電壓Vt2之間的第一單位閾值電壓區間內。也可以確定耦合到選定字元線318的第二組儲存單元306的第二數量D2。第二組儲存單元306的閾值電壓可以在第二電壓Vt2和大於第二電壓Vt2的第三電壓Vt3之間的第二單位閾值電壓區間內。

當第一數量D1大於第二數量D2時，谷值電壓可以等於或大於第三電壓Vt3，這表明第一單位閾值電壓區間和第二單位閾值電壓區間在較低分佈Px-1的中心與谷值之間。在如圖8A所示的一個示例中，谷值電壓可以等於第三電壓Vt3。在另一示例中，當第一單位閾值電壓區間和第二單位閾值電壓區間低於圖8A所示的那些時，谷值電壓可以大於第三電壓Vt3。在這種情況下，可以使用高於第二單位閾值電壓區間的一個或多個單位閾值電壓區間來進一步估計谷值電壓。

如圖8B所示，當第一數量D1與第二數量D2相同時，谷值電壓可以等於第二電壓Vt2，這表明谷值處於第一單位閾值電壓區間和第二單位閾值電壓區間之間。可以理解，如果D1和D2之間的差值不大於D1和D2中較小的一個的1%，則仍然可以認為第一數量D1與第二數量D2相同。

當第一數量D1小於第二數量D2時，谷值電壓可以等於或小於第一電壓Vt1，這表明第一單位閾值電壓區間和第二單位閾值電壓區間在谷值和較高分佈Px的中心之間。在如圖8C所示的一個示例中，谷值電壓可以等於第一電壓Vt1。在另一個示例中，當第一單位閾值電壓區間和第二單位閾值電壓區間高於圖8C所示的那些時，谷值電壓可以小於第一電壓Vt1。在這種情況下，可以使用低於第一單位閾值電壓區間的一個或多個單位閾值電壓區間來進一步估計谷值電壓。

如上所述，可以使用多於兩個單位閾值電壓區間來進一步提高動態AVD的準確度。例如，圖8D-8G示出了根據本發明的一些方面的使用三個單位閾值電壓區間的動態AVD方案的另一個詳細示例。

如圖8D所示，可以確定耦合到選定字元線318的第一組儲存單元306的第一數量D1。第一組儲存單元306的閾值電壓可以在第一電壓Vt1和大於第一電壓Vt1的第二電壓Vt2之間的第一單位閾值電壓區間內。可以確定耦合到選定字元線318的第二組儲存單元306的第二數量D2。第二組儲存單元306的閾值電壓可以在第二電壓Vt2和大於第二電壓Vt2的第三電壓Vt3之間的第二單位閾值電壓區間內。也可以確定耦合到選定字元線318的第三組儲存單元306的第三數量D3。第三組儲存單元306的閾值電壓可以在第三電壓Vt3和大於第三電壓Vt3的第四電壓Vt4之間的第三單位閾值電壓區間內。

當第一數量D1大於第二數量D2並且第二數量D2大於第三數量D3(D1>D2>D3)時，谷值電壓可以等於或大於第四電壓Vt4，這表明第一單位閾值電壓區間、第二單位閾值電壓區間和第三單位閾值電壓區間在較低分佈Px-1的中心和谷值之間。在如圖8D所示的一個示例中，谷值電壓可以等於第四電壓Vt4。在另一示例中，當第一單位閾值電壓區間、第二單位閾值電壓區間和第三單位閾值電壓區間低於圖8D中所示的那些時，谷值電壓可以大於第四電壓Vt4。在這種情況下，可以使用高於第三單位閾值電壓區間的一個或多個單位閾值電壓區間來進一步估計谷值電壓。

如圖8E所示，當第一數量D1大於第二數量D2，並且第二數量D2與第三數量D3相同(D1>D2=D3)時，谷值電壓可以等於第三電壓Vt3，這表明第一單位閾值電壓區間和第二單位閾值電壓區間在較低分佈Px-1的中心和谷值之間，並且谷值在第二和第三單位閾值電壓區間之間。可以理解的是，如果D2和D3之間的差值不大於D2和D3中較小的一個的1%，則第二數量D2仍可以被認為與第三數量D3相同。

如圖8F所示，當第一數量D1與第二數量D2相同並且第二數量D2小於第三數量D3(D1=D2<D3)時，谷值電壓可以等於第二電壓Vt2，這表明谷值在第一單位閾值電壓區間和第二單位閾值電壓區間之間，並且第二和第三單位閾值電壓區間在谷值與較高分佈Px的中心之間。可以理解，如果D1和D2之間的差值不大於D1和D2中較小的一個的1%，則仍然可以認為第一數量D1與第二數量D2相同。

當第一數量D1小於第二數量D2並且第二數量D2小於第三數量D3(D1<D2<D3)時，谷值電壓可以等於或小於第一電壓Vt1，這表明第一單位閾值電壓區間、第二單位閾值電壓區間和第三單位閾值電壓區間在谷值與較高分佈Px的中心之間。在如圖8G所示的一個示例中，谷值電壓可以等於第一電壓Vt1。在另一示例中，當第一單位閾值電壓區間、第二單位閾值電壓區間和第三單位閾值電壓區間高於圖8G中所示的那些時，谷值電壓可以小於第一電壓Vt1。在這種情況下，可以使用低於第一單位閾值電壓區間的一個或多個單位閾值電壓區間來進一步估計谷值電壓。

圖9示出了根據本發明的一些方面的圖3中的儲存裝置300的控制邏輯單元512和頁緩衝器/讀出放大器504的詳細方塊圖。在一些實施方式中，週邊電路302包括控制邏輯單元512、行解碼器/字元線驅動器508、電壓發生器510、頁緩衝器/讀出放大器504、暫存器514和任何其他合適的部件(例如，列解碼器/位元線驅動器506)，它們一起工作以對耦合到選定字元線318(例如，頁320)的儲存單元陣列301中的儲存單元306(例如，QLC)執行動態AVD。為了執行動態AVD，頁緩衝器/讀出放大器504可以包括感測電路902、鎖存器904和計數器906，以及圖9中未示出的任何其他合適的部件，例如其他資料和緩存鎖存器。如下文更詳細描述的，感測電路902、鎖存器904和計數器906中的每一個可以是數位電路、類比電路和/或混合訊號電路。為了執行動態AVD，控制邏輯單元512可以包括自動谷值偵測器910、讀取準位優化器912和讀取控制器908，以及圖9中未示出的任何其他合適的部件，例如一個或多個處理器(例如，微控制器單元(MCU))和記憶體(例如，隨機存取記憶體(RAM))。自動谷值偵測器910、讀取準位優化器912和讀取控制器908中的每一個可以被實施為儲存在RAM中並由MCU執行的韌體模組。自動谷值偵測器910、讀取準位優化器912和讀取控制器908中的每一個也可以被實施為專用積體電路(ASIC)，包括數位電路、類比電路和/或混合訊號電路。

如圖3、圖5和圖9所示，週邊電路302可以被配置為確定在相應單位閾值電壓區間中(例如，在處於兩個相鄰閾值電壓分佈的中心之間的兩個閾值電壓之間)的耦合到選定字元線318的每組儲存單元306的數量D。在一些實施方式中，週邊電路302被配置為確定第一組儲存單元306的第一數量和第二組儲存單元306的第二數量。第一組儲存單元306的閾值電壓在第一電壓和大於第一電壓的第二電壓之間(即，在較低單位閾值電壓區間中)，並且第二組儲存單元306的閾值電壓在第二電壓和大於第二電壓的第三電壓之間(即，在與較低單位閾值電壓區間相鄰的較高單位閾值電壓區間中)。耦合到選定字元線318的儲存單元306的閾值電壓可以具有分別對應於儲存單元306的狀態的多個分佈，並且第一電壓、第二電壓和第三電壓可以設置在兩個相鄰分佈的中心之間。根據一些實施方式，作為單位閾值電壓區間，第二電壓和第一電壓之間的差值與第三電壓和第二電壓之間的差值相同。應當理解，在一些示例中，週邊電路302可以被配置為確定在如上關於圖8D-8G所描述的(多個)附加單位閾值電壓區間中的附加組儲存單元306的(多個)數量。

在一些實施方式中，為了確定在單位閾值電壓區間中的各組儲存單元306的數量D，週邊電路302的頁緩衝器/讀出放大器504分別透過位元線316耦合到儲存單元306，並且被配置為對儲存單元306的閾值電壓處於相應參考閾值電壓區間中(例如，處於參考電壓和相應電壓之間的範圍內)的次數C進行計數。在一些實施方式中，頁緩衝器/讀出放大器504被配置為對儲存單元306的閾值電壓處於參考電壓和第一電壓之間的範圍內(即，處於較低參考閾值電壓區間內)的第一次數進行計數，對儲存單元306的閾值電壓處於參考電壓和第二電壓之間的範圍內(即，在中間參考閾值電壓區間內)的第二次數進行計數，並且對儲存單元306的閾值電壓處於參考電壓和第三電壓之間的範圍內(即，處於較高參考閾值電壓區間內)的第三次數進行計數。參考電壓可以在兩個相鄰分佈中的一個內，例如在較低分佈內，並且可以小於第一電壓。可以理解，在一些示例中，參考電壓可以在兩個相鄰分佈之外，例如，小於兩個相鄰分佈中的較低分佈。例如，參考電壓可以是0V或在對應於最低狀態(例如，擦除狀態)的最低分佈內。

在一些實施方式中，為了確定在單位閾值電壓區間中的各組儲存單元306的數量D，控制邏輯單元512的自動谷值偵測器910被配置為從頁緩衝器/讀出放大器504接收所計數的次數C並且計算處於兩個相鄰參考閾值電壓區間中的所計數的次數C之間的每個差值作為處於兩個相鄰參考閾值電壓區間之間的相應單位閾值電壓區間中的一組儲存單元306的數量D。在一些實施方式中，控制邏輯單元512的自動谷值偵測器910被配置為計算第二次數和第一次數之間的差值作為第一組儲存單元306的第一數量，並且計算第三次數和第二次數之間的差值作為第二組儲存單元306的第二數量。

存在多種方式來透過頁緩衝器/讀出放大器504對參考閾值電壓區間中的次數C進行計數。在一些實施方式中，週邊電路302的透過選定的字元線318耦合到儲存單元306的行解碼器/字元線驅動器508被配置為向字元線318施加讀取電壓，並且透過相應位元線316耦合到相應儲存單元306的頁緩衝器/讀出放大器504的每個感測電路902被配置為將相應位元線316完全預充電到相同的設置電壓Vset。因此，透過在不同的讀取操作中改變用於定義參考閾值電壓區間的電壓中的每一個之間的讀取電壓(例如，相鄰分佈的中心之間的第一電壓、第二電壓和第三電壓)，每個感測電路902可以感測相應儲存單元306是否具有大於讀取電壓的閾值電壓(即，它是否在相應參考閾值電壓區間內)。每個感測電路902的感測結果(也稱為“故障位元”)可以由相應的鎖存器904記錄，並由計數器906計數為相應閾值電壓區間中的次數C。可以理解，由於與所有耦合到選定字元線318的儲存單元306耦合的位元線316需要被完全預充電到相同的設置電壓，上述方案可能需要對用於利用參考電壓定義參考閾值電壓區間的電壓中的每一個重複執行，然而，這可能增加動態AVD的持續時間，特別是當參考閾值電壓區間的數量相對較大時。

另一方面，由於用於由相應的感測電路902對每條位元線316進行預充電的感測發展時間以及所產生的設置電壓與閾值電壓相關，並且儲存單元306的狀態模式是NAND快閃記憶體裝置中的隨機模式，所以可以由頁緩衝器/讀出放大器504對耦合到選定字元線318的不同組儲存單元306並行地對處在參考閾值電壓區間中的次數C進行計數，從而減少動態AVD的持續時間。對於NAND快閃記憶體裝置，由於程式設計模式是隨機模式，所以耦合到選定字元線318(例如，頁320)的每組儲存單元306可以具有相同的閾值電壓分佈。基於此假設，耦合至選定字元線318及其相應位元線316的儲存單元306可以被分為多個組，且每組的次數C(例如，故障位元數目)的計數結果可以表示所有儲存單元306的結果，從而能夠在組級別上並行計數。

此外，在讀取操作的讀取設置階段期間，用於對每條位元線316進行預充電的感測發展時間和所產生的設置電壓可以由頁緩衝器/感測放大器504的相應感測電路902單獨控制。由於感測發展時間與閾值電壓相關，為了能夠在具有不同參考閾值電壓區間的組級上並行計數，可以並行地將不同的感測發展時間和所產生的設置電壓分別施加到不同組的位元線316(以及它們各自的儲存單元306)，它們具有與施加對應於不同閾值電壓的不同讀取電壓相同的效果。例如，較短的感測發展時間可以對應於在較低閾值電壓下的讀取，而較長的感測發展時間可以對應於在較高閾值電壓下的讀取。可以理解，儲存單元306的閾值電壓和感測發展時間之間的提取相關性可以例如透過校準而從現有資料和經驗中獲得。

耦合到選定字元線318(例如，在一頁320中)的每個儲存單元306可以耦合到相應的位元線(BL)316，該位元線(BL)316又耦合到頁緩衝器/讀出放大器504的相應感測電路902。如圖12所示，位元線316(以及相應的儲存單元306，未示出)可以被分成n組(例如，BL_11到BL_1i、BL_21到BL_2i、BL_31到BL_3i、......、BL_n1到BL_ni)，其中n是大於1的正整數。在一個示例中，16KB的頁可以被分為四組(n=4)，每組具有4KB的位元線316和4KB的儲存單元306。應理解，在一些示例中，每組中的位元線316的數量可以變化。如圖12所示，當在讀取操作的讀取設置階段期間對位元線316進行預充電時，可以將不同的感測發展時間T1、T2、T3、......、Tn施加於不同組1、2、3、......和n的位元線316。每個組1、2、3、......或n因此可以在相應的參考閾值電壓區間中返回相應的次數C1、C2、C3、......或Cn。

在一些實施方式中，週邊電路302的透過選定字元線318耦合到儲存單元306的行解碼器/字元線驅動器508被配置為在讀取設置階段期間將讀取電壓V _讀取施加到選定字元線(SELWL)318，並且頁緩衝器/感測放大器504的感測電路902被配置為在相應的感測發展時間內對每組的位元線(BL)316進行預充電。在一些實施方式中，頁緩衝器/感測放大器504被配置為在第一感測發展時間內對第一組位元線316預充電，在第二感測發展時間內對第二組位元線316預充電，以及在第三感測發展時間內對第三組位元線316預充電。第三感測發展時間可以長於第二感測發展時間，並且第二感測發展時間可以長於第一感測發展時間。

參考圖10，頁緩衝器/讀出放大器504的每個感測電路902可以包括耦合到電源電壓Vdd的PMOSMp，以及透過相應位元線BL耦合到PMOS和相應NAND儲存串308的NMOSMn。可以理解，感測電路902中也可以包括附加部件。如圖10所示，位元線電容器C_BL可以形成在位元線BL和地之間，其可以包括相鄰位元線BL之間的寄生電容器以及其他專用電容器(未示出)。在讀取操作的讀取設置階段期間，當讀取電壓被施加到耦合到選定字元線318的儲存單元306時，單元電流I_單元可以由NAND儲存串308(用作電流源)產生並流過位元線BL。給定施加到NAND儲存串308中的選擇的儲存單元306的固定閘極電壓(即，讀取電壓)，單元電流I_單元是選擇的儲存單元306的閾值電壓的函數。因此，透過單元電流I_單元的測量，可以理解選擇的儲存單元306屬於哪個閾值電壓分佈。

在讀取設置階段期間，恒定單元電流I_單元還在感測發展時間T內對位元線電容器C_BL充電，這被稱為預充電過程。感測發展時間可以透過接通/關斷PMOSMp和NMOSMn以對位元線電容器C_BL進行充電/放電來控制。由於單元電流I_單元與閾值電壓相關，透過改變感測發展時間T，位元線電壓V_BL的設置電壓(即，在讀取設置階段結束時位元線BL上的最終電壓)和閾值可以透過控制感測發展時間T來控制電壓。例如，如圖13所示，可以透過行解碼器/字元線驅動器508將讀取電壓V _讀取施加到選定字元線SELWL，並且可以將不同的感測發展時間施加到不同組的位元線BL1i、BL2i、BL3i、......、BLni，以用於對不同組的位元線BL1i、BL2i、BL3i、......、BLni預充電。即，並非用足夠長的感測發展時間對每條位元線BL進行完全預充電以在每條位元線BL上達到相同的設置電壓，而是可以在不同的感測發展時間對不同組的位元線BL1i、BL2i、BL3i、......、BLni預充電，從而在每組位元線BL1i、BL2i、BL3i或BLni上達到不同的設置電壓Vset1、Vset2、Vset3、......、Vsetn，這具有與如下相同的效果：在施加到耦合到不同組的位元線BL1i、BL2i、BL3i、......、BLni的不同儲存單元306的不同閾值電壓下並行地具有不同的讀取電壓。在一些實施方式中，由於在上述動態AVD方案中定義參考閾值電壓區間和單位閾值電壓區間的閾值電壓不是直接設置的，而是基於感測發展時間而間接設置的，因此確定施加於不同組的位元線BL1i、BL2i、BL3i、......、BLni的感測發展時間，使得單位閾值電壓區間仍然具有與上述相同的閾值電壓範圍。

返回參考圖9，在一些實施方式中，首先執行粗略讀取過程以定義處於其中要偵測谷值的兩個相鄰分佈之一內的參考電壓，以減少要由頁緩衝器/讀出放大器504計數的次數C。為了執行粗略讀取過程，行解碼器/字元線驅動器508被配置為施加參考電壓作為施加到選定字元線318的讀取電壓，並且頁緩衝器/讀出放大器504進一步被配置為識別其閾值電壓小於參考電壓的每個儲存單元306。所識別的儲存單元306因此可以在隨後的AVD期間被禁止，即被排除而不對參考閾值電壓區間中的數量C進行計數。可以理解，在一些示例中，可以跳過粗略讀取過程，使得在計數次數C時用於定義參考閾值電壓區間的參考電壓可能仍然是用於故障位元數目的預設參考電壓，例如，0V或在最低分佈(例如，對應於擦除狀態)內。

如上所述，頁緩衝器/感測放大器504的每個感測電路902可以感測相應儲存單元306的閾值電壓是否在相應的參考閾值電壓區間中，並且耦合到感測電路902的相應鎖存器904可以記錄感測結果。然後，頁緩衝器/讀出放大器504的計數器906可以基於上面詳細描述的各種動態AVD方案對來自耦合到選定字元線318的所有儲存單元306或耦合到相應組的位元線316的一組儲存單元306的鎖存器904的次數C進行計數。控制邏輯單元512的自動谷值偵測器910因此可以透過基於計數結果計算次數C之間的差值來確定單位閾值電壓區間中的各組儲存單元306的數量D。

自動谷值偵測器910可以進一步被配置為至少部分地基於數量D之間的指示分佈曲線的趨勢的比較來估計與狀態相對應的谷值電壓。谷值電壓可以在兩個相鄰分佈之間的谷值處。在一些實施方式中，狀態是所述狀態中的最高狀態(例如，QLC的狀態15)，其最容易受到由於如上所述的保持而導致的分佈移位的影響。基於數量D之間的比較來估計谷值電壓的詳細方案在上文關於圖7和圖8A-8G進行了描述，因此，為了便於描述而不再重複。

在一些實施方式中，讀取準位優化器912被配置為從自動谷值偵測器910接收對應於一種狀態(例如，最高狀態)的估計的谷值電壓，並且確定對應於用於讀取操作的(多種)其他狀態的最佳讀取電壓。取決於儲存在每個儲存單元306中的位元數以及用於程式設計和讀取的格雷碼，對應於一種或多種狀態的多個讀取電壓可以用於讀取操作。估計的谷值電壓可以用作對應於相同狀態的最佳讀取電壓，並且其他的最佳讀取電壓可以由讀取準位優化器912基於估計的谷值電壓和對應於相同狀態的預設讀取電壓之間的偏移來進一步確定。在一些實施方式中，讀取準位優化器912被配置為確定在谷值電壓和對應於第一狀態的第一預設讀取電壓之間對應於第一狀態的第一偏移。預設讀取電壓可以儲存在例如暫存器514中，並由讀取準位優化器912取回以計算與估計的谷值電壓的偏移。然後該偏移可以用作基礎偏移以基於偏移模型914來確定對應於另一狀態的另一偏移。

偏移模型914可以是基於由於保持、背面圖案化效應和/或任何其他現象而導致的不同分佈之間的移位的水準之間的關係(例如，關於對應於最高狀態的基礎偏移)來構建的。在一些實施方式中，偏移模型914包括每個狀態的係數A。例如，對於包括15個程式設計狀態的QLC，偏移模型914可以包括每個程式設計狀態的15個係數A1、A2、A3、......、A15，它們可以被歸一化，使得用於基礎偏移的係數A15等於1。在一些實施方式中，偏移模型914包括多組偏移查閱資料表(LUT)，並且每組LUT對應於基礎偏移的偏移值或偏移值範圍並且包括用於所有其他狀態的偏移。偏移模型914中包含的資訊(例如係數或LUT)可以基於現有資料或經驗例如使用校準來預先確定。

在一些實施方式中，讀取準位優化器912還被配置為至少部分地基於第一偏移來確定對應於第二狀態的第二偏移。也就是說，讀取準位優化器912可以基於基礎偏移和偏移模型914確定對應於任何其他狀態的(多個)其他偏移。例如，偏移模型914可以包括用於每個程式設計狀態的15個係數A1、A2、A3、......、A15，並且可以基於基礎偏移S和相應的係數An計算用於其他狀態的讀取偏移，即An×S。在偏移模型914包括LUT的另一個示例中，可以首先透過將基礎偏移和與一組LUT相關聯的偏移值或範圍進行匹配來選擇一組LUT，然後可以基於對應於讀取偏移的狀態而從該組LUT找到用於其他狀態的特定讀取偏移。

在一些實施方式中，讀取準位優化器912還被配置為至少部分地基於第二偏移和對應於第二狀態的第二預設讀取電壓來確定對應於第二狀態的第二讀取電壓。也就是說，讀取準位優化器912可以進一步基於對應的預設讀取電壓(例如，從暫存器514取回)和讀取偏移來確定讀取操作所需的其他狀態的最佳讀取電壓。可以理解，在一些示例中，讀取準位優化器912獲得的任何最終或中間結果(例如，基礎偏移、其他讀取偏移或最佳讀取電壓)也可以儲存在暫存器514中。

在一些實施方式中，讀取控制器908被配置為使用至少第二讀取電壓來對耦合到選定字元線318的儲存單元306發起讀取操作。也就是說，讀取準位優化器912可以向讀取控制器908提供(多個)最佳讀取電壓，使得讀取控制器908可以使用(多個)最佳讀取電壓而不是(多個)預設讀取電壓來發起後續讀取操作，從而補償由於保持電荷損失、背面圖案化效應和/或任何其他現象引起的閾值電壓分佈移位元，並減少讀取錯誤。在一些實施方式中，讀取控制器908向電壓發生器510發送控制訊號以控制電壓發生器510來產生最佳讀取準位的讀取電壓，並向行解碼器/字元線驅動器508提供最佳讀取電壓。讀取控制器908還可以將控制訊號發送到行解碼器/字元線驅動器508以控制行解碼器/ 字元線驅動器508將最佳讀取電壓順序地施加到選定的字元線318。也就是說，行解碼器/字元線驅動器508可以被配置為順序地向選定字元線318施加最佳讀取電壓以基於最佳讀取電壓來區分處於不同狀態的儲存單元306。

如上文關於圖9所描述的，動態AVD可以在讀取操作開始時由週邊電路302的控制邏輯單元512發起，以在順序的讀取操作期間動態地補償由於保持電荷損失、背面圖案化效應和/或任何其他現象引起的閾值電壓分佈移位元，從而減少讀取操作的讀取錯誤。透過在讀取操作之前執行AVD，可以針對讀取操作最大化補償的準確度，同時增加讀取操作的持續時間。替代地或另外地，在一些實施方式中，動態AVD方案由記憶體控制器(例如，記憶體控制器106)使用返回與對應於任何狀態的谷值電壓相關聯的資訊的專用AVD命令來發起。因此，記憶體控制器可以利用返回的資訊來確定最佳讀取電壓準位或任何其他合適的應用。記憶體控制器可以週期性地或根據需要向儲存裝置300的週邊電路302提供最佳讀取電壓，以更新儲存在週邊電路302的暫存器514中的預設讀取電壓。透過回應於由記憶體控制器發出的與讀取操作分開的專用AVD命令而執行AVD，可以擴展AVD的應用範圍，並且不影響讀取操作的持續時間。可以基於更新所儲存的最佳讀取電壓準位的AVD命令的頻率來確定補償的準確度。

例如，圖11示出根據本發明的一些方面的圖1中的儲存系統102的控制邏輯單元512和記憶體控制器106的詳細方塊圖。如圖11所示，儲存裝置300的週邊電路302可以包括介面516和控制邏輯單元512，該控制邏輯單元512包括自動谷值偵測器910。自動谷值偵測器910的細節在上面關於圖9進行了描述，因此為了便於描述而不再重複。不同於圖9中的控制邏輯單元512，圖 11中的控制邏輯單元512不包括上面描述的讀取準位優化器912。同樣是為了便於描述，圖11中省略了儲存裝置300的週邊電路302的其他適當部件，例如頁緩衝器/讀出放大器504、行解碼器/字元線驅動器508和電壓發生器510。

在一些實施方式中，記憶體控制器106耦合到儲存裝置300並且被配置為向儲存裝置300的週邊電路302發送AVD命令(AVDCMD)以使週邊電路302執行本文所述的動態AVD方案以估計谷值電壓。AVD命令可以由介面516接收。在一些實施方式中，AVD命令指示對應於由AVD估計的谷值電壓的狀態。換言之，記憶體控制器106可以指定要對其執行動態AVD的目標狀態，例如最高狀態。介面516可以被配置為處理AVD命令以獲得與AVD相關的資訊，例如目標狀態，並向控制邏輯單元512的自動谷值偵測器910發送指令以相應地發起AVD。

在一些實施方式中，儲存裝置300的自動谷值偵測器910被配置成例如透過介面516將與谷值電壓相關聯的資訊(AVDINFO)發送到記憶體控制器106。與谷值電壓相關聯的資訊可以包括對應於目標狀態的谷值電壓或在谷值電壓與對應於目標狀態的預設讀取電壓之間的對應於目標狀態的偏移。也就是說，自動谷值偵測器910可以發送估計的谷值電壓本身而不進一步計算基礎偏移，或者首先計算基礎偏移並且然後將基礎偏移發送到記憶體控制器106。

如圖11所示，記憶體控制器106可以包括讀取準位優化器912和其他AVD應用1012。讀取準位優化器912可以至少部分地基於與谷值電壓相關聯的資訊來確定對應於另一狀態的另一偏移。讀取準位優化器912可以基於來自從儲存裝置300接收的資訊的基礎偏移或谷值電壓來優化對應於任何適當狀態的讀取電壓。也就是說，讀取準位優化器912可以在記憶體控制器106中實施，而不是在儲存裝置300的控制邏輯單元512中實施。讀取準位優化器912的細節在上面關於圖9進行了描述，並且因此為了便於描述而不再重複。在一些實施方式中，讀取準位優化器912被配置為週期性地或根據需要向儲存裝置300發送最佳讀取電壓，以更新儲存裝置300用於讀取操作的預設讀取電壓。除了讀取電壓準位優化之外，與從動態AVD獲得的谷值電壓相關聯的資訊可以用於在記憶體控制器106中實施的任何其他AVD應用1012中。其他AVD應用1012可以被實施為儲存在RAM中並由記憶體控制器106的MCU執行的韌體模組，或被實施為ASIC，其包括數位電路、類比電路和/或混合訊號電路。

圖14示出了根據本發明的一些方面的用於操作儲存裝置的方法1400的流程圖。儲存裝置可以是本文公開的任何合適的儲存裝置，例如儲存裝置300。方法1400可以由諸如控制邏輯單元512、頁緩衝器/讀出放大器504和行解碼器/字元線驅動器508的週邊電路302來實施。應當理解，方法1400中所示的操作可能不是窮舉的，並且可以在任何所示操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以與圖14所示不同的循序執行。例如，可以同時執行操作1402和1404。

參考圖14，方法1400開始於操作1402，其中確定第一組儲存單元的第一數量。第一組儲存單元的閾值電壓可以在第一電壓和大於第一電壓的第二電壓之間。方法1400進行到操作1404，如圖14所示，其中確定第二組儲存單元的第二數量。第二組儲存單元的閾值電壓可以在第二電壓和大於第二電壓的第三電壓之間。在一些實施方式中，第二電壓和第一電壓之間的差值與第三電壓和第二電壓之間的差值相同。在一些實施方式中，儲存單元的閾值電壓具有分別對應於儲存單元的狀態的多個分佈。在一些實施方式中，第一電壓、第二電壓和第三電壓在所述分佈中的兩個相鄰分佈的中心之間。

如圖15所示，在一些實施方式中，在確定第一組儲存單元的第一數量之前，在操作1502，識別具有小於參考電壓的閾值電壓的每個儲存單元，並且在操作1504禁止所識別的儲存單元。在一些實施方式中，參考電壓在兩個相鄰分佈之一內並且小於第一電壓。例如，週邊電路302可以執行粗略讀取過程以從AVD識別和排除具有低於參考電壓的閾值電壓的某些儲存單元。

如圖15所示，在一些實施方式中，為了確定第一組儲存單元的第一數量，在操作1506，對儲存單元中的儲存單元的閾值電壓處於參考電壓和第一電壓之間的範圍內的第一次數進行計數。例如，頁緩衝器/讀出放大器504可以對儲存單元306處於由參考電壓和第一電壓定義的第一參考閾值電壓區間中的次數C進行計數。在一些實施方式中，為了確定第一組儲存單元和第二組儲存單元的第一數量和第二數量，在操作1508，對儲存單元中的儲存單元的閾值電壓處於參考電壓與第二電壓之間的範圍內的第二次數進行計數。例如，頁緩衝器/讀出放大器504可以對儲存單元306處於由參考電壓和第二電壓定義的第二參考閾值電壓區間中的次數C進行計數。在一些實施方式中，為了確定第二組儲存單元的第二數量，在操作1510，對儲存單元中的儲存單元的閾值電壓處於參考電壓和第三電壓之間的範圍內的第三次數進行計數。例如，頁緩衝器/讀出放大器504可以對儲存單元306處於由參考電壓和第三電壓定義的第三參考閾值電壓區間中的次數C進行計數。

在一些實施方式中，為了對第一次數、第二次數和第三次數進行計數，讀取電壓被施加到字元線，並且第一組位元線、第二組位元線和第三組位元線分別在第一感測發展時間、第二感測發展時間和第三感測發展時間內被並行預充電。第三感測發展時間可以長於第二感測發展時間，第二感測發展時間可以長於第一感測發展時間。例如，在讀取操作的讀取設置階段期間，當行解碼器/字元線驅動器508將讀取電壓施加到選定字元線318時，感測電路902可以在不同的感測發展時間內並行地對不同組的位元線316預充電。

如圖15所示，在一些實施方式中，為了確定第一組儲存單元的第一數量，在操作1512，計算第二次數和第一次數之間的差值作為第一組儲存單元的第一數量，並且在操作1514，計算第三次數和第二次數之間的差值作為第二組儲存單元的第二數量。例如，控制邏輯單元512的自動谷值偵測器910可以計算兩個相鄰參考閾值電壓區間中的次數C的差值作為相應單位閾值電壓區間中的一組儲存單元306的數量D。

返回參考圖14，方法1400進行到操作1406，其中至少部分地基於第一數量和第二數量之間的比較來估計對應於所述狀態中的第一狀態的谷值電壓。在一些實施方式中，谷值電壓在兩個相鄰分佈之間的谷值處。在一些實施方式中，當第一數量大於第二數量時，谷值電壓等於或大於第三電壓。在一些實施方式中，當第一數量小於第二數量時，谷值電壓等於或小於第一電壓。在一些實施方式中，當第一數量與第二數量相同時，谷值電壓等於第二電壓。例如，控制邏輯單元512的自動谷值偵測器910可以基於單位閾值電壓區間中的各組儲存單元306的數量D之間的比較來估計對應於目標狀態(例如，最高狀態)的谷值電壓。谷值電壓可以用作對應於目標狀態的最佳讀取電壓。

方法1400進行到操作1408，如圖14所示，其中確定谷值電壓與對應於第一狀態的第一預設讀取電壓之間的對應於第一狀態的第一偏移。例如，控制邏輯單元512的自動谷值偵測器910或讀取準位優化器912可以基於估計的谷值電壓和儲存在暫存器514中的對應於目標狀態的預設讀取電壓來計算目標狀態的基礎偏移。

方法1400進行到操作1410，如圖14所示，其中至少部分地基於第一偏移來確定對應於所述狀態中的第二狀態的第二偏移。例如，控制邏輯單元512的讀取準位優化器912或記憶體控制器106的讀取準位優化器912可以基於基礎偏移和偏移模型914確定對應於其他狀態的讀取偏移。

方法1400進行到操作1412，如圖14所示，其中至少部分地基於第二偏移和對應於第二狀態的第二預設讀取電壓來確定對應於第二狀態的第二讀取電壓。例如，控制邏輯單元512的讀取準位優化器912或記憶體控制器106的讀取準位優化器912可以基於讀取偏移和相應的預設讀取電壓來計算對應於任何其他狀態的最佳讀取電壓。

方法1400進行到操作1414，如圖14所示，其中至少使用第二讀取電壓來對儲存單元發起讀取操作。例如，控制邏輯單元512的讀取控制器908可以使用最佳讀取電壓發起讀取操作。

特定實施方式的前述描述可以容易地被修改和/或改編以用於各種應用。因此，基於本文提出的教導和指導，這樣的改編和修改旨在處於所公開的實施方式的等同物的含義和範圍內。

本發明的廣度和範圍不應由任何上述示例性實施方式來限制，而應僅根據所附權利要求及其等同物來限定。