CN116779007A - 存储装置及其操作方法 - Google Patents

存储装置及其操作方法 Download PDF

Info

Publication number
CN116779007A
CN116779007A CN202210727660.4A CN202210727660A CN116779007A CN 116779007 A CN116779007 A CN 116779007A CN 202210727660 A CN202210727660 A CN 202210727660A CN 116779007 A CN116779007 A CN 116779007A
Authority
CN
China
Prior art keywords
voltage
memory cells
valley
memory
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210727660.4A
Other languages
English (en)
Inventor
郭晓江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN116779007A publication Critical patent/CN116779007A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

在某些方面，一种存储装置包括耦合到同一字线并分别耦合到位线的存储单元、以及通过所述字线和所述位线耦合到所述存储单元的外围电路。所述存储单元中的每个存储单元处于状态中的一种状态中。所述外围电路被配置为确定第一组存储单元的第一数量和第二组存储单元的第二数量。所述第一组存储单元的阈值电压在第一电压与大于所述第一电压的第二电压之间。所述第二组存储单元的阈值电压在所述第二电压与大于所述第二电压的第三电压之间。所述外围电路还被配置为至少部分地基于所述第一数量和所述第二数量之间的比较来估计对应于所述状态中的第一状态的谷值电压。

Description

存储装置及其操作方法
背景技术
本公开涉及存储装置及其操作方法。
闪存是一种可以电擦除和重新编程的低成本、高密度、非易失性固态存储介质。闪存包括NOR闪存和NAND闪存。闪存可以执行各种操作，例如读取、编程(写入)和擦除，以将每个存储单元的阈值电压改变为所需的电平。对于NAND闪存，擦除操作可以在块级别执行，而编程操作或读取操作可以在页级别执行。
发明内容
在一个方面，一种存储装置包括耦合到同一字线并分别耦合到位线的存储单元、以及通过字线和位线耦合到存储单元的外围电路。每个所述存储单元处于一种状态。外围电路被配置为确定第一组存储单元的第一数量和第二组存储单元的第二数量。第一组存储单元的阈值电压处于第一电压和大于第一电压的第二电压之间。第二组存储单元的阈值电压处于第二电压和大于第二电压的第三电压之间。外围电路还被配置为至少部分地基于第一数量和第二数量之间的比较来估计对应于所述状态中的第一状态的谷值电压。
在一些实施方式中，当第一数量大于第二数量时，谷值电压等于或大于第三电压。在一些实施方式中，当第一数量小于第二数量时，谷值电压等于或小于第一电压。在一些实施方式中，当第一数量与第二数量相同时，谷值电压等于第二电压。
在一些实施方式中，第二电压和第一电压之间的差值与第三电压和第二电压之间的差值相同。
在一些实施方式中，存储单元的阈值电压具有分别对应于所述状态的分布。在一些实施方式中，第一电压、第二电压和第三电压处于所述分布中的两个相邻分布的中心之间。在一些实施方式中，谷值电压在两个相邻分布之间的谷值处。
在一些实施方式中，为了确定第一数量和第二数量，外围电路包括页缓冲器，页缓冲器通过位线分别耦合到存储单元，并且被配置为对所述存储单元中的存储单元的阈值电压处于参考电压和第一电压之间的范围内的第一次数进行计数，对所述存储单元中的存储单元的阈值电压处于参考电压和第二电压之间的范围内的第二次数进行计数，以及对所述存储单元中的存储单元的阈值电压处于参考电压和第三电压之间的范围内的第三次数进行计数。在一些实施方式中，为了确定第一数量和第二数量，外围电路还包括控制逻辑单元，其耦合到页缓冲器并且被配置为计算第二次数与第一次数之间的差值作为第一组存储单元的第一数量，并计算第三次数与第二次数之间的差值作为第二组存储单元的第二数量。
在一些实施方式中，参考电压在两个相邻分布之一内并且小于第一电压。
在一些实施方式中，为了确定第一数量和第二数量，页缓冲器还被配置为识别存储单元中的具有小于参考电压的阈值电压的每个存储单元，并且在确定第一次数、第二次数和第三次数时禁止所识别的存储单元。
在一些实施方式中，为了确定第一数量和第二数量，外围电路还包括字线驱动器，该字线驱动器通过字线耦合到存储单元并且被配置为向字线施加读取电压。在一些实施方式中，为了确定第一数量和第二数量，页缓冲器还被配置为在第一感测发展时间内对第一组位线预充电，在第二感测发展时间内对第二组位线预充电，以及在第三感测发展时间内对第三组位线预充电。在一些实施方式中，第三感测发展时间长于第二感测发展时间，并且第二感测发展时间长于第一感测发展时间。
在一些实施方式中，控制逻辑单元还被配置为确定处于谷值电压与对应于第一状态的第一默认读取电压之间的对应于第一状态的第一偏移，并且至少部分地基于第一偏移来确定对应于所述状态中的第二状态的第二偏移。
在一些实施方式中，控制逻辑单元还被配置为至少部分地基于第二偏移和对应于第二状态的第二默认读取电压来确定对应于第二状态的第二读取电压，并且至少使用第二读取电压对存储单元发起读取操作。
在一些实施方式中，第一状态是所述状态中的最高状态。
在一些实施方式中，存储装置是3D NAND存储装置。
在另一方面，一种存储系统包括被配置为存储数据的存储装置、以及耦合到该存储装置的存储器控制器。存储装置包括耦合到同一字线并分别耦合到位线的存储单元、以及通过字线和位线耦合到存储单元的外围电路。每个所述存储单元处于一种状态。外围电路被配置为确定第一组存储单元的第一数量和第二组存储单元的第二数量。第一组存储单元的阈值电压处于第一电压和大于第一电压的第二电压之间。第二组存储单元的阈值电压处于第二电压和大于第二电压的第三电压之间。外围电路还被配置为至少部分地基于第一数量和第二数量之间的比较来估计对应于所述状态中的第一状态的谷值电压。存储器控制器被配置为向外围电路发送命令以使外围电路确定第一数量和第二数量并估计谷值电压。
在一些实施方式中，外围电路还被配置为将与谷值电压相关联的信息发送到存储器控制器。
在一些实施方式中，存储器控制器还被配置为至少部分地基于与谷值电压相关联的信息来确定对应于所述状态中的第二状态的偏移。
在一些实施方式中，与谷值电压相关联的信息包括谷值电压或处于谷值电压与对应于第一状态的默认读取电压之间的偏移，其中所述偏移对应于第一状态。
在一些实施方式中，命令指示第一状态。
在一些实施方式中，存储单元的阈值电压具有分别对应于所述状态的分布。在一些实施方式中，第一电压、第二电压和第三电压处于所述分布中的两个相邻分布的中心之间。在一些实施方式中，谷值电压在两个相邻分布之间的谷值处。
在一些实施方式中，存储系统包括固态驱动器(SSD)或存储卡。
在一些实施方式中，存储装置是3D NAND存储装置。
在又一方面，提供了一种用于操作存储装置的方法。存储装置包括耦合到同一字线并分别耦合到位线的存储单元。确定第一组存储单元的第一数量和第二组存储单元的第二数量。第一组存储单元的阈值电压处于第一电压和大于第一电压的第二电压之间。第二组存储单元的阈值电压处于第二电压和大于第二电压的第三电压之间。至少部分地基于第一数量和第二数量之间的比较来估计对应于所述状态中的第一状态的谷值电压。
在一些实施方式中，当第一数量大于第二数量时，谷值电压等于或大于第三电压。在一些实施方式中，当第一数量小于第二数量时，谷值电压等于或小于第一电压。在一些实施方式中，当第一数量与第二数量相同时，谷值电压等于第二电压。
在一些实施方式中，第二电压和第一电压之间的差值与第三电压和第二电压之间的差值相同。
在一些实施方式中，存储单元的阈值电压具有分别对应于所述状态的分布。在一些实施方式中，第一电压、第二电压和第三电压处于所述分布中的两个相邻分布的中心之间。在一些实施方式中，谷值电压在两个相邻分布之间的谷值处。
在一些实施方式中，为了确定第一数量和第二数量，对所述存储单元中的存储单元的阈值电压处于参考电压和第一电压之间的范围内的第一次数进行计数，对所述存储单元中的存储单元的阈值电压处于参考电压和第二电压之间的范围内的第二次数进行计数，以及对所述存储单元中的存储单元的阈值电压处于参考电压和第三电压之间的范围内的第三次数进行计数。在一些实施方式中，为了确定第一数量和第二数量，计算第二次数与第一次数之间的差值作为第一组存储单元的第一数量，并计算第三次数与第二次数之间的差值作为第二组存储单元的第二数量。
在一些实施方式中，参考电压在两个相邻分布之一内并且小于第一电压。
在一些实施方式中，为了确定第一数量和第二数量，识别所述存储单元中的具有小于参考电压的阈值电压的每个存储单元，并且在确定第一次数、第二次数和第三次数时禁止所识别的存储单元。
在一些实施方式中，为了确定第一数量和第二数量，将读取电压施加到字线。在一些实施方式中，为了确定第一数量和第二数量，在第一感测发展时间内对第一组位线预充电，在第二感测发展时间内对第二组位线预充电，以及在第三感测发展时间内对第三组位线预充电。在一些实施方式中，第三感测发展时间长于第二感测发展时间，并且第二感测发展时间长于第一感测发展时间。
在一些实施方式中，第一状态是所述状态中的最高状态。
在一些实施方式中，确定在谷值电压与对应于第一状态的第一默认读取电压之间的对应于第一状态的第一偏移，并且至少部分地基于第一偏移来确定对应于所述状态中的第二状态的第二偏移。
在一些实施方式中，至少部分地基于第二偏移和对应于第二状态的第二默认读取电压来确定对应于第二状态的第二读取电压，并且至少使用第二读取电压对存储单元发起读取操作。
附图说明
并入本文并形成说明书一部分的附图示出了本公开的各方面，并且与描述一起进一步用于解释本公开的原理并使相关领域的技术人员能够制作和使用本公开。
图1示出了根据本公开的一些方面的具有存储装置的系统的框图。
图2A示出了根据本公开的一些方面的具有存储装置的存储卡的示图。
图2B示出了根据本公开的一些方面的具有存储装置的SSD的示图。
图3示出了根据本公开的一些方面的包括外围电路的存储装置的示意图。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储串的存储单元阵列的截面的侧视图和平面图。
图5示出了根据本公开的一些方面的包括存储单元阵列和外围电路的存储装置的框图。
图6示出了根据本公开的一些方面的由于保持电荷损失而引起的存储单元的阈值电压分布的移位。
图7示出了根据本公开的一些方面的动态自动谷值检测(AVD)的方案。
图8A-8C示出了根据本公开的一些方面的动态AVD方案的详细示例。
图8D-8G示出了根据本公开的一些方面的动态AVD方案的另一个详细示例。
图9示出了根据本公开的一些方面的图3中的存储装置的控制逻辑单元和页缓冲器/读出放大器的详细框图。
图10示出了根据本公开的一些方面的图9中的页缓冲器/读出放大器的详细框图。
图11示出了根据本公开的一些方面的图1中的存储系统的控制逻辑单元和存储器控制器的详细框图。
图12示出了根据本公开的一些方面的基于变化的感测发展时间和存储单元分组的动态AVD方案的示意图。
图13示出了根据本公开的一些方面的图12中的基于变化的感测发展时间和存储单元分组的动态AVD方案的波形图。
图14示出了根据本公开的一些方面的用于操作存储装置的方法的流程图。
图15示出了根据本公开的一些方面的用于动态AVD的方法的流程图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
NAND闪存装置可以在页级别执行读取操作。在编程操作之后，存储单元的阈值电压(Vt)被分成多个分布，每个分布对应于相应的状态(例如，编程状态之一或擦除状态)。已知的读取操作使用预定义的字线电压作为读取电压电平。为了最小化读取错误，读取电压电平通常位于存储单元的阈值电压的相邻分布之间的谷值处。然而，NAND闪存装置的存储单元往往会随着时间的推移而损失电荷(也就是保持电荷损失)。结果，存储单元的阈值电压分布，尤其是较高的(多个)分布，将随着时间向下移位。此外，其他现象，例如开放块中的背面图案化效应，也会导致阈值电压分布的移位。因此，预定义的固定读取电压电平不能跟踪读取操作中的分布移位。
为了解决上述问题中的一个或多个，本公开引入了一种动态自动谷值检测(AVD)方案，该方案可以实时地跟踪由于保持、背面图案化效应和/或任何其他现象引起的阈值电压分布的移位。通过实时谷值检测，可以在读取操作中使用优化的读取电压电平，并且可以最小化读取错误。在一些实施方式中，本文所公开的动态AVD方案通过将存储单元划分成多个组并以不同的感测发展时间并行地执行对多个组的检测，从而在同一操作中实现多个读取电平，由此减少谷值检测的总时间。AVD的结果可以用于分配最佳读取电平偏移并相应地调整读取电压电平。AVD方案既可以作为读取操作的部分来实施以动态地优化读取操作，也可以在存储器控制器发出的专用命令中实施以根据需要探测存储单元中的存储单元的最新阈值电压分布。
图1示出了根据本公开的一些方面的具有存储装置的示例性系统100的框图。系统100可以是智能电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置、或其中具有存储装置的任何其他合适的电子装置。如图1所示，系统100可以包括主机108和具有一个或多个存储装置104和存储器控制器106的存储系统102。主机108可以是电子装置的处理器(例如中央处理单元(CPU))或片上系统(SoC)(例如应用处理器(AP))。主机108可以被配置为向存储装置104发送数据或从存储装置104接收数据。为了向存储装置104发送数据或从存储装置104接收数据，除了数据之外，主机108可以向存储系统102发送指令。
存储装置104可以是本公开中公开的任何存储装置。如下文详细公开的，诸如3DNAND存储装置的存储装置104可以被配置为执行动态AVD以基于以下方面来估计对应于存储单元的状态(例如，最高编程状态)之一的谷值电压：在相邻阈值电压范围内处于谷值和/或谷值周围的存储单元的数量之间的比较。与本公开的范围一致，在一些实施方式中，存储装置104还被配置为基于估计的谷值电压来确定与其他状态相对应的读取电压电平偏移，基于所述偏移来调整读取电压，并基于调整后的读取电压来执行读取操作。结果，在读取操作中可以动态地跟踪和补偿由于保持电荷损失或任何其他因素引起的存储单元的阈值电压分布的移位，从而减少读取错误。
根据一些实施方式，存储器控制器106耦合到存储装置104和主机108并且被配置为控制存储装置104。存储器控制器106可以管理存储在存储装置104中的数据并与主机108通信。在一些实施方式中，存储器控制器106被设计用于在低占空比环境中操作，例如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子装置中的其他介质。在一些实施方式中，存储器控制器106被设计用于在高占空比环境SSD中、或用作诸如智能电话、平板电脑、笔记本计算机等移动装置、以及企业存储阵列的数据存储设备的嵌入式多媒体卡(eMMC)中进行操作。存储器控制器106可以被配置为控制存储装置104的操作，例如读取、擦除和编程操作。例如，基于从主机108接收的指令，存储器控制器106可以向存储装置104传送各种命令，例如编程命令、读取命令、擦除命令等，以控制存储装置104的操作。
与本公开的范围一致，在一些实施方式中，存储器控制器106被配置为向存储装置104发送指示状态的AVD命令以使存储装置104执行动态AVD以估计对应于状态的谷值电压。在一些实施方式中，存储器控制器106还被配置为接收与谷值电压相关联的信息，例如谷值电压或处于谷值电压与对应的默认读取电压之间的读取电压偏移，并基于接收到的信息来确定对应于其他状态的读取电压电平偏移。
存储器控制器106还可以被配置为管理关于被存储或将被存储在存储装置104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储装置104读取或写入到存储装置104的数据的纠错码(ECC)。存储器控制器106也可以执行任何其他合适的功能，例如，格式化存储装置104。存储器控制器106可以根据特定的通信协议与外部装置(例如，主机108)进行通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部装置通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储器控制器106和一个或多个存储装置104可以被集成到各种类型的储存装置中，例如，被包括在同一封装中，例如被包括在通用闪存(UFS)封装或eMMC封装中。也就是说，存储系统102可以被实施并封装到不同类型的终端电子产品中。在一个示例中，如图2A所示，存储器控制器106和单个存储装置104可以被集成到存储卡202中。存储卡202可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡202还可以包括被配置为将存储卡202与主机(例如，图1中的主机108)耦合的存储卡连接器204。在如图2B所示的另一示例中，存储器控制器106和多个存储装置104可以集成到SSD 206中。SSD 206还可以包括被配置为将SSD 206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路302的示例性存储装置300的示意性电路图。存储装置300可以是图1中的存储装置104的示例。存储装置300可以包括存储单元阵列301和耦合到存储单元阵列301的外围电路302。存储单元阵列301可以是NAND闪存单元阵列，其中存储单元306被提供在NAND存储串308的阵列中，每个NAND存储串308在衬底(未显示)上方垂直延伸。在一些实施方式中，每个NAND存储串308包括串联耦合并垂直堆叠的多个存储单元306。每个存储单元306可以保持连续的模拟值，例如电压或电荷，这取决于在存储单元306的区域内捕获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元或包括电荷捕获晶体管的电荷捕获类型的存储单元。
在一些实施方式中，每个存储单元306是具有两种可能状态并且因此可以存储一位数据的单电平单元(SLC)。例如，第一状态“0”可以对应于第一阈值电压分布，而第二状态“1”可以对应于第二阈值电压分布。在一些实施方式中，每个存储单元306是能够以多于两种状态(电平)存储多于一位的数据的xLC。例如，xLC可以存储每单元两位(MLC)、每单元三位(TLC)或每单元四位(QLC)。每个xLC可以被编程以呈现一系列可能的标称存储值(即，N位数据的2N块，例如格雷码)。在一个示例中，通过将三个可能的标称存储值之一写入单元，可以将MLC从擦除状态编程为呈现三个可能的编程电平(例如，01、10和11)之一。第四标称存储值可以用于擦除状态(例如，00)。
如图3所示，每个NAND存储串308还可以包括在其源极端的源极选择栅极(SSG)晶体管310和在其漏极端的漏极选择栅极(DSG)晶体管312。SSG晶体管310和DSG晶体管312可以被配置为在读取和编程操作期间激活选择的NAND存储串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储串308的源极通过同一源极线(SL)314(例如，公共SL)而被耦合。换言之，根据一些实施方式，同一块304中的所有NAND存储串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储串308的漏极耦合到相应的位线316，可以经由输出总线(未示出)从该位线316读取或写入数据。在一些实施方式中，每个NAND存储串308被配置为通过经由一条或多条DSG线313向相应DSG晶体管312的栅极施加DSG选择电压或DSG未选择电压和/或通过经由一条或多条SSG线315向相应SSG晶体管310的栅极施加SSG选择电压或SSG未选择电压而被选择或不被选择。NAND存储串308因此可以变成选择NAND存储串或未选择NAND存储串。
如图3所示，NAND存储串308可以被组织成多个块304，每个块可以具有例如耦合到ACS的公共源极线314。在一些实施方式中，每个块304是用于擦除操作的基本数据单元，即，同一块304上的所有存储单元306同时被擦除。为了擦除选择块304中的存储单元306，耦合到选择块304的源极线314以及与选择块304在同一平面中的未选择块304可以被诸如高正电压(例如，20V或更高)的擦除电压(Vers)偏置。相邻NAND存储串308的存储单元306可以通过字线318被耦合，字线318选择哪一行的存储单元306受到读取和编程操作的影响。在一些实施方式中，每条字线318耦合到存储单元306的页320，页320是用于编程和读取操作的基本数据单元。一页320以位来计量的大小可以与一个块304中由字线318耦合的NAND存储串308的数量有关。每条字线318可以包括在相应页320上的每个存储单元306处的多个控制栅极(栅电极)和耦合控制栅极的栅极线。
如图3所示，存储单元阵列301可以包括在每个块304中的采取多个行和多个列的形式的存储单元306的阵列。根据一些实施方式，一行的存储单元306对应于一个或多个页320，并且一列的存储单元对应于一个NAND存储串308。多行的存储单元306可以分别耦合到字线318，并且多列的存储单元306可以分别耦合到位线316。外围电路302可以通过位线316和字线318耦合到存储单元阵列301。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储串308的示例性存储单元阵列301的截面的侧视图和平面图。如图4A所示，NAND存储串308可以垂直延伸穿过衬底402上方的存储堆叠体404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的材料。注意，在图4A中包括x轴、y轴和z轴以进一步示出存储装置中的部件的空间关系。衬底402包括在x-y平面中横向延伸的两个横向表面：晶片正面上的其上可以形成存储装置的顶表面，以及与晶片正面相对的背面上的底表面。z轴垂直于x轴和y轴。如本文所用，当存储装置的衬底402在z方向(垂直于x-y平面的垂直方向)上位于存储装置的最低平面中时，在z方向上存储装置的一个部件(例如，层或装置)在另一个部件(例如，层或装置)“上”、“上方”还是“下方”是相对于衬底402确定的。贯穿本公开应用用于描述空间关系的相同概念。
存储堆叠体404可以包括交错的栅极导电层406和栅极到栅极电介质层408。存储堆叠体404中栅极导电层406和栅极到栅极电介质层408的对的数量可以确定数量存储单元阵列301中的存储单元306的数量。栅极导电层406可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物、或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如钨层。在一些实施方式中，每个栅极导电层406包括掺杂的多晶硅层。每个栅极导电层406可以包括存储单元306的控制栅极、DSG晶体管312的栅极或SSG晶体管310的栅极，并且可以在存储堆叠体404的上部部分中作为DSG线313横向延伸，在存储堆叠体404的下部部分中作为SSG线315横向延伸，或在DSG线313和SSG线315之间作为字线318横向延伸。应当理解，虽然在图4A中示出了一条SSG线315和一条DSG线313，但是在其他示例中SSG线315的数量和DSG线313的数量(以及分别耦合到SSG线315和DSG线313的SSG晶体管310和DSG晶体管312的数量)可以变化。
如图4A所示，NAND存储串308包括垂直延伸穿过存储堆叠体404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(多种)半导体材料(例如，作为半导体沟道420)和(多种)电介质材料(例如，作为存储膜418)的沟道开口。在一些实施方式中，半导体沟道420包括硅，例如多晶硅。在一些实施方式中，存储膜418是复合电介质层，包括隧穿层426、存储层424(也称为“电荷捕获层”)和阻挡层422。沟道结构412可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424、阻挡层422以该顺序从柱的中心向外表面沿径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
如图4A所示，根据一些实施方式，阱414(例如，P阱和/或N阱)形成在衬底402中，并且NAND存储串308的源极与阱414接触。例如，源极线314可以耦合到阱414以在擦除操作期间将擦除电压施加到阱414，即NAND存储串308的源极。在一些实施方式中，NAND存储串308还包括在NAND存储串308的漏极端的沟道插塞416，例如，作为NAND存储串308的漏极的部分。应当理解，图4A中描绘的沟道结构412的结构仅用于说明目的并且在其他示例中可以变化。
如图4B的平面图所示，存储单元阵列301的NAND存储串308可以通过缝隙结构430(例如，栅缝隙(GLS))布置成块304，缝隙结构430在相邻块304之间将字线318电分离，使得每个块304可以在读取、编程和擦除操作中被单独控制。在一个示例中，每个缝隙结构430可以沿x方向(例如，字线方向)延伸，并且多个块304可以沿y方向(例如，位线方向)布置。在一些实施方式中，每个块304可以通过DSG切口432(也称为顶部选择栅极(TSG)切口)被进一步划分成更小的区域434，DSG切口432在相邻区域434之间将DSG线313电分离，使得不同区域434中的DSG线313可以在读取和编程操作中被单独控制。例如，在编程操作中，一个区域434中的一个NAND存储串308可以通过将选择DSG电压施加到相应DSG线313以接通相应DSG晶体管312而成为选择NAND存储串，而另一区域434中的另一NAND存储串308通过将未选择DSG电压施加到相应的DSG线313以关断相应的DSG晶体管312而成为未选择NAND存储串。
返回参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储单元阵列301。外围电路302可以包括任何合适的模拟、数字和混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313向每个目标(选择)存储单元306施加电压信号和/或电流信号以及从每个目标(选择)存储单元306感测电压信号和/或电流信号，来促进存储单元阵列301的操作。外围电路302可以包括使用金属氧化物半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，包括页缓冲器/读出放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。可以理解的是，在一些示例中，也可能包括图5中未示出的附加外围电路。
页缓冲器/读出放大器504可以被配置为根据来自控制逻辑单元512的控制信号从存储单元阵列301读取数据，以及向存储单元阵列301编程(写入)数据。在一个示例中，页缓冲器/读出放大器504可以存储要被编程到存储单元阵列301的一页320中的一页编程数据(写入数据)。在另一个示例中，页缓冲器/读出放大器504可以感测来自位线316的信号(例如，电流)，以验证耦合到选定字线318的每个存储单元306是否已被适当地编程为所需状态，并且对通过或未通过验证的存储单元306的数量进行计数。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储单元306中的数据位的信号(例如，电流)，并且在读取操作中将小的电压摆幅放大到可识别的电平。
与本公开的范围一致，在一些实施方式中，页缓冲器/读出放大器504被配置为在执行动态AVD时，对耦合到选定字线318的存储单元306中的存储单元306的阈值电压处于例如参考电压与特定电压之间的特定范围内的次数进行计数。例如，页缓冲器/读出放大器504可以被配置为在不同的感测发展时间内对不同组的位线316进行预充电，从而影响施加到耦合到不同组的位线316的存储单元306的不同读取电压电平。在一些实施方式中，页缓冲器/读出放大器504还被配置为识别具有小于参考电压的阈值电压的每个存储单元306，并在执行动态AVD时禁止对所识别的存储单元306计数所述次数。
列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制并且通过施加从电压发生器510生成的位线电压来选择一个或多个NAND存储串308。行解码器/字线驱动器508可以被配置为由控制逻辑单元512和存储单元阵列301的选择/未选择块304以及块304的选择/未选择字线318根据控制信号进行控制。行解码器/字线驱动器508可以进一步被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508也可以使用从电压发生器510生成的SSG电压和DSG电压来选择/不选择以及驱动SSG线315和DSG线313。
电压发生器510可以被配置为由控制逻辑单元512控制并生成将被提供给存储单元阵列301的各种字线电压(例如，读取电压、编程电压、通过电压、验证电压)、SSG电压(例如，选择/未选择电压)、DSG电压(例如，选择/未选择电压)、位线电压(例如，地电压)和源极线电压(例如，地电压)。
控制逻辑单元512可以耦合到上述每个外围电路并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑单元512并且包括用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址的状态寄存器、命令寄存器和地址寄存器。在一些实施方式中，控制逻辑单元512可以接收由存储器控制器(例如，图1中的存储器控制器106)发出的读取命令，并将控制信号发送到各种外围电路，例如行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以对耦合到选定字线318的目标存储单元306发起读取操作。在一些实施方式中，控制逻辑单元512可以接收由存储器控制器(例如，图1中的存储器控制器106)发出的AVD命令并将控制信号发送到各种外围电路，例如行解码器/字线驱动器508、页缓冲器/读出放大器504和控制逻辑单元512本身，以估计对应于存储单元306的状态之一的谷值电压。与本公开的范围一致，控制逻辑单元512可以比较具有处于两个相邻阈值电压分布的中心之间的阈值电压的不同组的存储单元306的数量，并基于比较结果来估计两个相邻分布之间的谷值处的谷值电压。在一些实施方式中，控制逻辑单元512进一步基于估计的谷值电压和默认读取电压来确定对应于其他状态的最佳读取电压，并将控制信号发送到各种外围电路，例如行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以使用最佳读取电压对耦合到选定字线318的目标存储单元306发起读取操作，从而动态地补偿由于保持电荷损失或其他现象而引起的阈值电压分布移位。
接口516可以耦合到控制逻辑单元512并充当控制缓冲器以将从存储器控制器(例如图1中的存储器控制器106)接收的控制命令(例如读取命令或AVD命令)缓冲并中继到控制逻辑单元512，以及将从控制逻辑单元512接收的状态信息(例如，估计的谷值电压或其读取电平偏移)缓冲并中继到存储器控制器。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并用作数据输入/输出(I/O)接口和数据缓冲器，以对到和来自存储单元阵列301的数据进行缓冲和中继。
图6示出了根据本公开的一些方面的由于保持电荷损失而引起的存储单元306的阈值电压分布的移位。每个存储单元306可以采用2N个状态之一来存储N位数据的一块，其中N是大于1的整数(例如，对于MLC，N＝2，对于TLC，N＝3，对于QLC，N＝4，等等)。换言之，根据一些实施方式，每个存储单元306处于2N个状态之一。以QLC为例，其中N＝4，存储单元306可以处于16个电平之一，包括一个擦除状态(E)和15个编程状态(P1-P15)，如图6所示。每个状态可以对应于存储单元306的2N个阈值电压(Vt)分布之一。即，根据一些实施方式，存储单元306的阈值电压具有分别对应于2N个状态的2N个分布。例如，对应于最低阈值电压分布(例如，E，图6中最左边的阈值电压分布)的状态可以被认为是状态0，对应于第二最低阈值电压分布(例如，P1，图6中最左边第二个阈值电压分布)的状态可以被认为是状态1，并且以此类推直到对应于最高阈值电压分布(例如，P15，图6中最右边的阈值电压分布)的状态15。
因此，为了区分读取操作中的存储单元306的两个相邻状态，可以依据格雷码在一些相邻阈值电压分布之间设置(多个)读取电压。为了使读取错误最少化，应将读取电压设置在相邻分布之间的谷值处。例如，如图6的上图所示，该图例如是在制造之后的芯片修整过程中获得的，对应于状态15的默认读取电压(R15)(例如，其可以区分相邻状态14和15)可以被设置在相邻分布P14和P15之间的谷值处，并且对应于状态14的另一个默认读取电压(R14)(例如，其可以区分相邻状态13和14)可以被设置在相邻分布P13和P14之间的谷值处。
然而，存储单元306，例如NAND闪存存储单元，可能会随着时间的推移而损失电荷，即，保持电荷损失。由于保持电荷损失，存储单元306的阈值电压分布可能随着时间流逝而负向移位/下降(例如，在图6中向下移到左侧)。结果，基于例如从制造之后的芯片修整获得的存储单元306的阈值电压分布而设置的默认读取电压(例如，R14和R15)可能不再处于谷值(例如，如图6的下图中所示)，因此可能增加读取操作中的读取错误。保持电荷损失可以加宽阈值电压分布并缩小其间的谷值(例如，如图6的下图所示)，从而进一步增加默认读取电压的读取错误。除了保持之外，其他现象，例如背面图案化效应，也可以例如在开放块中使阈值电压分布和其间的谷值移位，这进一步使得读取操作中的默认读取电压是不合需要的。对应于较高状态(例如，P14和P15)的阈值电压分布比对应于较低状态的阈值电压分布移位更多。
结果，与本公开的范围一致，需要施加从每个默认读取电压的偏移来补偿由于保持、背面图案化效应和/或任何其他现象而引起的阈值电压分布移位，从而优化后续读取操作中的读取电压。通过使用下面详细公开的动态AVD方案估计谷值电压(例如，在图6的下图中)，可以基于特别是在较高分布(例如，P14和P15)之间的谷值的移位来确定读取电压偏移。
图7示出了根据本公开的一些方面的动态AVD的方案。如图7所示，可以执行动态AVD以通过估计对应于状态x的谷值处的阈值电压(本文称为“谷值电压”Vv)来动态确定两个相邻分布Px和Px-1之间的谷值，其中x＝1、2、3、……、2N-1。为了估计谷值电压Vv，两个相邻分布Px和Px-1的中心(例如，对应于每个分布的平均值)之间的多个阈值电压Vt1、Vt2、Vt3、……、Vtn和Vtn+1可以用于定义多个阈值电压区间，即，[Vt1，Vt2]、[Vt2，Vt3]、……、[Vtn，Vtn+1]。在一些实施方式中，阈值电压区间具有相同的阈值电压范围(本文称为“单位阈值电压区间”)，即，[Vt1，Vt2]＝[Vt2，Vt3]＝……＝[Vtn，Vtn+1]。耦合到选定字线318的存储单元306因此可以包括多个组，每个组落入单位阈值电压区间中的相应一个。为了估计谷值电压Vv，对于每个单位阈值电压区间，可以确定耦合到选定字线318的相应组的存储单元306的数量D。通过比较处于两个相邻分布Px和Px-1的中心之间的单位阈值电压区间中的各组存储单元306的数量D1、D2、……、Dn，可以显示出分布曲线的趋势(例如，上升或下降)，其可以用作估计谷值电压Vv的基础。
例如，一般而言，对于两个相邻的单位阈值电压区间，如果在较高单位阈值电压区间(即，更靠近图7中的图的右侧)中的一组存储单元306的数量是小于在较低单位阈值电压区间(即，更靠近图7中的图的左侧)中的一组存储单元306的数量，则分布曲线从较低单位阈值电压区间下降到较高单位阈值电压区间，这意味着，两个单位阈值电压区间处于较低分布Px-1的中心与谷值之间；如果在较高单位阈值电压区间(即，更靠近图7中的图的右侧)中的一组存储单元306的数量大于在较低单位阈值电压区间(即，更靠近图7中的图的左侧)中的一组存储单元306的数量，则分布曲线从较低单位阈值电压区间上升到较高单位阈值电压区间，这意味着，两个单位阈值电压区间处于谷值与较高分布Px的中心之间；如果在较高单位阈值电压区间(即，更靠近图7中的图的右侧)中的一组存储单元306的数量与在较低单位阈值电压区间(即，更靠近图7中的图的左侧)中的一组存储单元306的数量相同，则分布曲线穿过谷值，这意味着，谷值处于两个单位阈值电压区间之间。可以理解的是，在本公开中，如果在较高单位阈值电压区间中的一组存储单元306的数量与在较低单位阈值电压区间中的一组存储单元306的数量之间的差值不大于两个数量中较小的一个的1％，仍可以认为这两个数量相同。
可以理解的是，在一些示例中，在两个相邻分布Px和Px-1的中心之间的每个单位阈值电压区间中的一组存储单元306的数量D可能无法被外围电路302直接计数。相反，如图7所示，关于相同的参考阈值电压Vtc的多个阈值电压区间(在本文中称为“参考阈值电压区间”)可以用于计数存储单元306的对应数量C，并且在参考阈值电压区间中的存储单元306的数量C之间的差值可以用于计算单位阈值电压区间中的各组存储单元306的数量D。
在一些实施方式中，参考电压Vtc在两个相邻分布之一(例如，较低分布)内并且小于两个相邻分布的中心之间的阈值电压中的最低阈值电压。例如，如图7所示，参考阈值电压Vtc可以设置在较低分布Px-1内，并且参考阈值电压区间[Vtc，Vt1]、[Vtc，Vt2]、[Vtc，Vt3]、……、[Vtc，Vtn]和[Vtc、Vtn+1]可以定义在参考阈值电压Vtc与两个相邻分布Px和Px-1的中心之间的阈值电压Vt1、Vt2、Vt3、……、Vtn和Vtn+1中的每个阈值电压之间。参考阈值电压区间[Vtc，Vt1]、[Vtc，Vt2]、[Vtc，Vt3]、……、[Vtc，Vtn]和[Vtc、Vtn+1]中的存储单元306的数量C1、C2、C3、……、Cn和Cn+1可以分别由外围电路302计数，如下文详细描述的。单位阈值电压区间[Vt1，Vt2]、[Vt2，Vt3]、……、[Vtn，Vtn+1]中的各组存储单元306的数量D1、D2、……、Dn可以基于在参考阈值电压区间[Vtc，Vt1]、[Vtc，Vt2]、[Vtc，Vt3]、……、[Vtc，Vtn]和[Vtc、Vtn+1]中的存储单元306的数量C1、C2、C3、……、Cn和Cn+1之间的差值来计算。在一个示例中，单位阈值电压区间[Vt1，Vt2]中的数量D1可以等于参考阈值电压区间[Vtc，Vt2]中的数量C2与参考阈值电压区间[Vtc，Vt1]中的数量C1之间的差值，即D1＝C2-C1。在另一示例中，单位阈值电压区间[Vt2，Vt3]中的数量D2可以等于参考阈值电压区间[Vtc，Vt3]中的数量C3与参考阈值电压区间[Vtc，Vt2]中的数量C2之间的差值，即D2＝C3-C2。在又一示例中，单位阈值电压区间[Vtn+1，Vtn]中的数量Dn可以等于参考阈值电压区间[Vtc，Vtn+1]中的数量Cn+1与参考阈值电压区间[Vtc，Vtn]中的数量Cn之间的差值，即Dn＝Cn+1–Cn。
应当理解，参考阈值电压Vtc不限于图7所示的示例(即，在较低分布Px-1的中心与谷值之间)，并且可以是小于两个相邻分布Px和Px-1的中心之间的阈值电压Vt1、Vt2、Vt3、……、Vtn和Vtn+1(例如，小于较低分布Px-1的中心)的任何阈值电压。在一些示例中，参考阈值电压可以在图7中的图的原点处，例如0电压或对应于最低状态(即，擦除状态E)。通过调整参考阈值电压，可以相应地调整参考阈值电压区间的范围以及对应的存储单元306的数量C。例如，参考阈值电压越大，可能需要计数的存储单元306的数量C越小。在一些实施方式中，通过将参考阈值电压Vtc设置在较低分布Px-1的中心和谷值之间，如图7所示，减少了需要计数的存储单元306的数量C，从而减少了噪声和错误。
还应理解，用于估计谷值电压的单位阈值电压区间的数量和/或单位阈值电压区间的范围可以在不同示例中变化。在一个示例中，使用的单位阈值电压区间越多，谷值电压的估计可以越准确。在另一示例中，每个单位阈值电压区间越小，谷值电压的估计可以越准确。另一方面，使用的单位阈值电压区间越多和/或每个单位阈值电压区间越小，动态AVD花费的持续时间可能越长。根据一些实施方式，关于单位阈值电压区间的数量，在动态AVD中需要使用至少两个单位阈值电压区间。例如，图8A-8C示出了根据本公开的一些方面的使用两个单位阈值电压区间的动态AVD方案的详细示例。
如图8A所示，可以确定耦合到选定字线318的第一组存储单元306的第一数量D1。第一组存储单元306的阈值电压可以在第一电压Vt1和大于第一电压Vt1的第二电压Vt2之间的第一单位阈值电压区间内。也可以确定耦合到选定字线318的第二组存储单元306的第二数量D2。第二组存储单元306的阈值电压可以在第二电压Vt2和大于第二电压Vt2的第三电压Vt3之间的第二单位阈值电压区间内。
当第一数量D1大于第二数量D2时，谷值电压可以等于或大于第三电压Vt3，这表明第一单位阈值电压区间和第二单位阈值电压区间在较低分布Px-1的中心与谷值之间。在如图8A所示的一个示例中，谷值电压可以等于第三电压Vt3。在另一示例中，当第一单位阈值电压区间和第二单位阈值电压区间低于图8A所示的那些时，谷值电压可以大于第三电压Vt3。在这种情况下，可以使用高于第二单位阈值电压区间的一个或多个单位阈值电压区间来进一步估计谷值电压。
如图8B所示，当第一数量D1与第二数量D2相同时，谷值电压可以等于第二电压Vt2，这表明谷值处于第一单位阈值电压区间和第二单位阈值电压区间之间。可以理解，如果D1和D2之间的差值不大于D1和D2中较小的一个的1％，则仍然可以认为第一数量D1与第二数量D2相同。
当第一数量D1小于第二数量D2时，谷值电压可以等于或小于第一电压Vt1，这表明第一单位阈值电压区间和第二单位阈值电压区间在谷值和较高分布Px的中心之间。在如图8C所示的一个示例中，谷值电压可以等于第一电压Vt1。在另一个示例中，当第一单位阈值电压区间和第二单位阈值电压区间高于图8C所示的那些时，谷值电压可以小于第一电压Vt1。在这种情况下，可以使用低于第一单位阈值电压区间的一个或多个单位阈值电压区间来进一步估计谷值电压。
如上所述，可以使用多于两个单位阈值电压区间来进一步提高动态AVD的准确度。例如，图8D-8G示出了根据本公开的一些方面的使用三个单位阈值电压区间的动态AVD方案的另一个详细示例。
如图8D所示，可以确定耦合到选定字线318的第一组存储单元306的第一数量D1。第一组存储单元306的阈值电压可以在第一电压Vt1和大于第一电压Vt1的第二电压Vt2之间的第一单位阈值电压区间内。可以确定耦合到选定字线318的第二组存储单元306的第二数量D2。第二组存储单元306的阈值电压可以在第二电压Vt2和大于第二电压Vt2的第三电压Vt3之间的第二单位阈值电压区间内。也可以确定耦合到选定字线318的第三组存储单元306的第三数量D3。第三组存储单元306的阈值电压可以在第三电压Vt3和大于第三电压Vt3的第四电压Vt4之间的第三单位阈值电压区间内。
当第一数量D1大于第二数量D2并且第二数量D2大于第三数量D3(D1>D2>D3)时，谷值电压可以等于或大于第四电压Vt4，这表明第一单位阈值电压区间、第二单位阈值电压区间和第三单位阈值电压区间在较低分布Px-1的中心和谷值之间。在如图8D所示的一个示例中，谷值电压可以等于第四电压Vt4。在另一示例中，当第一单位阈值电压区间、第二单位阈值电压区间和第三单位阈值电压区间低于图8D中所示的那些时，谷值电压可以大于第四电压Vt4。在这种情况下，可以使用高于第三单位阈值电压区间的一个或多个单位阈值电压区间来进一步估计谷值电压。
如图8E所示，当第一数量D1大于第二数量D2，并且第二数量D2与第三数量D3相同(D1>D2＝D3)时，谷值电压可以等于第三电压Vt3，这表明第一单位阈值电压区间和第二单位阈值电压区间在较低分布Px-1的中心和谷值之间，并且谷值在第二和第三单位阈值电压区间之间。可以理解的是，如果D2和D3之间的差值不大于D2和D3中较小的一个的1％，则第二数量D2仍可以被认为与第三数量D3相同。
如图8F所示，当第一数量D1与第二数量D2相同并且第二数量D2小于第三数量D3(D1＝D2<D3)时，谷值电压可以等于第二电压Vt2，这表明谷值在第一单位阈值电压区间和第二单位阈值电压区间之间，并且第二和第三单位阈值电压区间在谷值与较高分布Px的中心之间。可以理解，如果D1和D2之间的差值不大于D1和D2中较小的一个的1％，则仍然可以认为第一数量D1与第二数量D2相同。
当第一数量D1小于第二数量D2并且第二数量D2小于第三数量D3(D1<D2<D3)时，谷值电压可以等于或小于第一电压Vt1，这表明第一单位阈值电压区间、第二单位阈值电压区间和第三单位阈值电压区间在谷值与较高分布Px的中心之间。在如图8G所示的一个示例中，谷值电压可以等于第一电压Vt1。在另一示例中，当第一单位阈值电压区间、第二单位阈值电压区间和第三单位阈值电压区间高于图8G中所示的那些时，谷值电压可以小于第一电压Vt1。在这种情况下，可以使用低于第一单位阈值电压区间的一个或多个单位阈值电压区间来进一步估计谷值电压。
图9示出了根据本公开的一些方面的图3中的存储装置300的控制逻辑单元512和页缓冲器/读出放大器504的详细框图。在一些实施方式中，外围电路302包括控制逻辑单元512、行解码器/字线驱动器508、电压发生器510、页缓冲器/读出放大器504、寄存器514和任何其他合适的部件(例如，列解码器/位线驱动器506)，它们一起工作以对耦合到选定字线318(例如，页320)的存储单元阵列301中的存储单元306(例如，QLC)执行动态AVD。为了执行动态AVD，页缓冲器/读出放大器504可以包括感测电路902、锁存器904和计数器906，以及图9中未示出的任何其他合适的部件，例如其他数据和缓存锁存器。如下文更详细描述的，感测电路902、锁存器904和计数器906中的每一个可以是数字电路、模拟电路和/或混合信号电路。为了执行动态AVD，控制逻辑单元512可以包括自动谷值检测器910、读取电平优化器912和读取控制器908，以及图9中未示出的任何其他合适的部件，例如一个或多个处理器(例如，微控制器单元(MCU))和存储器(例如，随机存取存储器(RAM))。自动谷值检测器910、读取电平优化器912和读取控制器908中的每一个可以被实施为存储在RAM中并由MCU执行的固件模块。自动谷值检测器910、读取电平优化器912和读取控制器908中的每一个也可以被实施为专用集成电路(ASIC)，包括数字电路、模拟电路和/或混合信号电路。
如图3、图5和图9所示，外围电路302可以被配置为确定在相应单位阈值电压区间中(例如，在处于两个相邻阈值电压分布的中心之间的两个阈值电压之间)的耦合到选定字线318的每组存储单元306的数量D。在一些实施方式中，外围电路302被配置为确定第一组存储单元306的第一数量和第二组存储单元306的第二数量。第一组存储单元306的阈值电压在第一电压和大于第一电压的第二电压之间(即，在较低单位阈值电压区间中)，并且第二组存储单元306的阈值电压在第二电压和大于第二电压的第三电压之间(即，在与较低单位阈值电压区间相邻的较高单位阈值电压区间中)。耦合到选定字线318的存储单元306的阈值电压可以具有分别对应于存储单元306的状态的多个分布，并且第一电压、第二电压和第三电压可以设置在两个相邻分布的中心之间。根据一些实施方式，作为单位阈值电压区间，第二电压和第一电压之间的差值与第三电压和第二电压之间的差值相同。应当理解，在一些示例中，外围电路302可以被配置为确定在如上关于图8D-8G所描述的(多个)附加单位阈值电压区间中的附加组存储单元306的(多个)数量。
在一些实施方式中，为了确定在单位阈值电压区间中的各组存储单元306的数量D，外围电路302的页缓冲器/读出放大器504分别通过位线316耦合到存储单元306，并且被配置为对存储单元306的阈值电压处于相应参考阈值电压区间中(例如，处于参考电压和相应电压之间的范围内)的次数C进行计数。在一些实施方式中，页缓冲器/读出放大器504被配置为对存储单元306的阈值电压处于参考电压和第一电压之间的范围内(即，处于较低参考阈值电压区间内)的第一次数进行计数，对存储单元306的阈值电压处于参考电压和第二电压之间的范围内(即，在中间参考阈值电压区间内)的第二次数进行计数，并且对存储单元306的阈值电压处于参考电压和第三电压之间的范围内(即，处于较高参考阈值电压区间内)的第三次数进行计数。参考电压可以在两个相邻分布中的一个内，例如在较低分布内，并且可以小于第一电压。可以理解，在一些示例中，参考电压可以在两个相邻分布之外，例如，小于两个相邻分布中的较低分布。例如，参考电压可以是0V或在对应于最低状态(例如，擦除状态)的最低分布内。
在一些实施方式中，为了确定在单位阈值电压区间中的各组存储单元306的数量D，控制逻辑单元512的自动谷值检测器910被配置为从页缓冲器/读出放大器504接收所计数的次数C并且计算处于两个相邻参考阈值电压区间中的所计数的次数C之间的每个差值作为处于两个相邻参考阈值电压区间之间的相应单位阈值电压区间中的一组存储单元306的数量D。在一些实施方式中，控制逻辑单元512的自动谷值检测器910被配置为计算第二次数和第一次数之间的差值作为第一组存储单元306的第一数量，并且计算第三次数和第二次数之间的差值作为第二组存储单元306的第二数量。
存在多种方式来通过页缓冲器/读出放大器504对参考阈值电压区间中的次数C进行计数。在一些实施方式中，外围电路302的通过选定的字线318耦合到存储单元306的行解码器/字线驱动器508被配置为向字线318施加读取电压，并且通过相应位线316耦合到相应存储单元306的页缓冲器/读出放大器504的每个感测电路902被配置为将相应位线316完全预充电到相同的设置电压Vset。因此，通过在不同的读取操作中改变用于定义参考阈值电压区间的电压中的每一个之间的读取电压(例如，相邻分布的中心之间的第一电压、第二电压和第三电压)，每个感测电路902可以感测相应存储单元306是否具有大于读取电压的阈值电压(即，它是否在相应参考阈值电压区间内)。每个感测电路902的感测结果(也称为“故障位”)可以由相应的锁存器904记录，并由计数器906计数为相应阈值电压区间中的次数C。可以理解，由于与所有耦合到选定字线318的存储单元306耦合的位线316需要被完全预充电到相同的设置电压，上述方案可能需要对用于利用参考电压定义参考阈值电压区间的电压中的每一个重复执行，然而，这可能增加动态AVD的持续时间，特别是当参考阈值电压区间的数量相对较大时。
另一方面，由于用于由相应的感测电路902对每条位线316进行预充电的感测发展时间以及所产生的设置电压与阈值电压相关，并且存储单元306的状态模式是NAND闪存装置中的随机模式，所以可以由页缓冲器/读出放大器504对耦合到选定字线318的不同组存储单元306并行地对处在参考阈值电压区间中的次数C进行计数，从而减少动态AVD的持续时间。对于NAND闪存装置，由于编程模式是随机模式，所以耦合到选定字线318(例如，页320)的每组存储单元306可以具有相同的阈值电压分布。基于此假设，耦合至选定字线318及其相应位线316的存储单元306可以被分为多个组，且每组的次数C(例如，故障位计数)的计数结果可以表示所有存储单元306的结果，从而能够在组级别上并行计数。
此外，在读取操作的读取设置阶段期间，用于对每条位线316进行预充电的感测发展时间和所产生的设置电压可以由页缓冲器/感测放大器504的相应感测电路902单独控制。由于感测发展时间与阈值电压相关，为了能够在具有不同参考阈值电压区间的组级上并行计数，可以并行地将不同的感测发展时间和所产生的设置电压分别施加到不同组的位线316(以及它们各自的存储单元306)，它们具有与施加对应于不同阈值电压的不同读取电压相同的效果。例如，较短的感测发展时间可以对应于在较低阈值电压下的读取，而较长的感测发展时间可以对应于在较高阈值电压下的读取。可以理解，存储单元306的阈值电压和感测发展时间之间的提取相关性可以例如通过校准而从现有数据和经验中获得。
耦合到选定字线318(例如，在一页320中)的每个存储单元306可以耦合到相应的位线(BL)316，该位线(BL)316又耦合到页缓冲器/读出放大器504的相应感测电路902。如图12所示，位线316(以及相应的存储单元306，未示出)可以被分成n组(例如，BL_11到BL_1i、BL_21到BL_2i、BL_31到BL_3i、……、BL_n1到BL_ni)，其中n是大于1的正整数。在一个示例中，16KB的页可以被分为四组(n＝4)，每组具有4KB的位线316和4KB的存储单元306。应理解，在一些示例中，每组中的位线316的数量可以变化。如图12所示，当在读取操作的读取设置阶段期间对位线316进行预充电时，可以将不同的感测发展时间T1、T2、T3、……、Tn施加于不同组1、2、3、……和n的位线316。每个组1、2、3、……或n因此可以在相应的参考阈值电压区间中返回相应的次数C1、C2、C3、……或Cn。
在一些实施方式中，外围电路302的通过选定字线318耦合到存储单元306的行解码器/字线驱动器508被配置为在读取设置阶段期间将读取电压V读取施加到选定字线(SELWL)318，并且页缓冲器/感测放大器504的感测电路902被配置为在相应的感测发展时间内对每组的位线(BL)316进行预充电。在一些实施方式中，页缓冲器/感测放大器504被配置为在第一感测发展时间内对第一组位线316预充电，在第二感测发展时间内对第二组位线316预充电，以及在第三感测发展时间内对第三组位线316预充电。第三感测发展时间可以长于第二感测发展时间，并且第二感测发展时间可以长于第一感测发展时间。
参考图10，页缓冲器/读出放大器504的每个感测电路902可以包括耦合到电源电压Vdd的PMOS Mp，以及通过相应位线BL耦合到PMOS和相应NAND存储串308的NMOS Mn。可以理解，感测电路902中也可以包括附加部件。如图10所示，位线电容器CBL可以形成在位线BL和地之间，其可以包括相邻位线BL之间的寄生电容器以及其他专用电容器(未示出)。在读取操作的读取设置阶段期间，当读取电压被施加到耦合到选定字线318的存储单元306时，单元电流I单元可以由NAND存储串308(用作电流源)生成并流过位线BL。给定施加到NAND存储串308中的选择的存储单元306的固定栅极电压(即，读取电压)，单元电流I单元是选择的存储单元306的阈值电压的函数。因此，通过单元电流I单元的测量，可以理解选择的存储单元306属于哪个阈值电压分布。
在读取设置阶段期间，恒定单元电流I单元还在感测发展时间T内对位线电容器CBL充电，这被称为预充电过程。感测发展时间可以通过接通/关断PMOS Mp和NMOS Mn以对位线电容器CBL进行充电/放电来控制。由于单元电流I单元与阈值电压相关，通过改变感测发展时间T，位线电压VBL的设置电压(即，在读取设置阶段结束时位线BL上的最终电压)和阈值可以通过控制感测发展时间T来控制电压。例如，如图13所示，可以通过行解码器/字线驱动器508将读取电压V读取施加到选定字线SEL WL，并且可以将不同的感测发展时间施加到不同组的位线BL1i、BL2i、BL3i、……、BLni，以用于对不同组的位线BL1i、BL2i、BL3i、……、BLni预充电。即，并非用足够长的感测发展时间对每条位线BL进行完全预充电以在每条位线BL上达到相同的设置电压，而是可以在不同的感测发展时间对不同组的位线BL1i、BL2i、BL3i、……、BLni预充电，从而在每组位线BL1i、BL2i、BL3i或BLni上达到不同的设置电压Vset1、Vset2、Vset3、……、Vsetn，这具有与如下相同的效果：在施加到耦合到不同组的位线BL1i、BL2i、BL3i、……、BLni的不同存储单元306的不同阈值电压下并行地具有不同的读取电压。在一些实施方式中，由于在上述动态AVD方案中定义参考阈值电压区间和单位阈值电压区间的阈值电压不是直接设置的，而是基于感测发展时间而间接设置的，因此确定施加于不同组的位线BL1i、BL2i、BL3i、……、BLni的感测发展时间，使得单位阈值电压区间仍然具有与上述相同的阈值电压范围。
返回参考图9，在一些实施方式中，首先执行粗略读取过程以定义处于其中要检测谷值的两个相邻分布之一内的参考电压，以减少要由页缓冲器/读出放大器504计数的次数C。为了执行粗略读取过程，行解码器/字线驱动器508被配置为施加参考电压作为施加到选定字线318的读取电压，并且页缓冲器/读出放大器504进一步被配置为识别其阈值电压小于参考电压的每个存储单元306。所识别的存储单元306因此可以在随后的AVD期间被禁止，即被排除而不对参考阈值电压区间中的数量C进行计数。可以理解，在一些示例中，可以跳过粗略读取过程，使得在计数次数C时用于定义参考阈值电压区间的参考电压可能仍然是用于故障位计数的默认参考电压，例如，0V或在最低分布(例如，对应于擦除状态)内。
如上所述，页缓冲器/感测放大器504的每个感测电路902可以感测相应存储单元306的阈值电压是否在相应的参考阈值电压区间中，并且耦合到感测电路902的相应锁存器904可以记录感测结果。然后，页缓冲器/读出放大器504的计数器906可以基于上面详细描述的各种动态AVD方案对来自耦合到选定字线318的所有存储单元306或耦合到相应组的位线316的一组存储单元306的锁存器904的次数C进行计数。控制逻辑单元512的自动谷值检测器910因此可以通过基于计数结果计算次数C之间的差值来确定单位阈值电压区间中的各组存储单元306的数量D。
自动谷值检测器910可以进一步被配置为至少部分地基于数量D之间的指示分布曲线的趋势的比较来估计与状态相对应的谷值电压。谷值电压可以在两个相邻分布之间的谷值处。在一些实施方式中，状态是所述状态中的最高状态(例如，QLC的状态15)，其最容易受到由于如上所述的保持而导致的分布移位的影响。基于数量D之间的比较来估计谷值电压的详细方案在上文关于图7和图8A-8G进行了描述，因此，为了便于描述而不再重复。
在一些实施方式中，读取电平优化器912被配置为从自动谷值检测器910接收对应于一种状态(例如，最高状态)的估计的谷值电压，并且确定对应于用于读取操作的(多种)其他状态的最佳读取电压。取决于存储在每个存储单元306中的位数以及用于编程和读取的格雷码，对应于一种或多种状态的多个读取电压可以用于读取操作。估计的谷值电压可以用作对应于相同状态的最佳读取电压，并且其他的最佳读取电压可以由读取电平优化器912基于估计的谷值电压和对应于相同状态的默认读取电压之间的偏移来进一步确定。在一些实施方式中，读取电平优化器912被配置为确定在谷值电压和对应于第一状态的第一默认读取电压之间对应于第一状态的第一偏移。默认读取电压可以存储在例如寄存器514中，并由读取电平优化器912取回以计算与估计的谷值电压的偏移。然后该偏移可以用作基础偏移以基于偏移模型914来确定对应于另一状态的另一偏移。
偏移模型914可以是基于由于保持、背面图案化效应和/或任何其他现象而导致的不同分布之间的移位的水平之间的关系(例如，关于对应于最高状态的基础偏移)来构建的。在一些实施方式中，偏移模型914包括每个状态的系数A。例如，对于包括15个编程状态的QLC，偏移模型914可以包括每个编程状态的15个系数A1、A2、A3、……、A15，它们可以被归一化，使得用于基础偏移的系数A15等于1。在一些实施方式中，偏移模型914包括多组偏移查找表(LUT)，并且每组LUT对应于基础偏移的偏移值或偏移值范围并且包括用于所有其他状态的偏移。偏移模型914中包含的信息(例如系数或LUT)可以基于现有数据或经验例如使用校准来预先确定。
在一些实施方式中，读取电平优化器912还被配置为至少部分地基于第一偏移来确定对应于第二状态的第二偏移。也就是说，读取电平优化器912可以基于基础偏移和偏移模型914确定对应于任何其他状态的(多个)其他偏移。例如，偏移模型914可以包括用于每个编程状态的15个系数A1、A2、A3、……、A15，并且可以基于基础偏移S和相应的系数An计算用于其他状态的读取偏移，即An×S。在偏移模型914包括LUT的另一个示例中，可以首先通过将基础偏移和与一组LUT相关联的偏移值或范围进行匹配来选择一组LUT，然后可以基于对应于读取偏移的状态而从该组LUT找到用于其他状态的特定读取偏移。
在一些实施方式中，读取电平优化器912还被配置为至少部分地基于第二偏移和对应于第二状态的第二默认读取电压来确定对应于第二状态的第二读取电压。也就是说，读取电平优化器912可以进一步基于对应的默认读取电压(例如，从寄存器514取回)和读取偏移来确定读取操作所需的其他状态的最佳读取电压。可以理解，在一些示例中，读取电平优化器912获得的任何最终或中间结果(例如，基础偏移、其他读取偏移或最佳读取电压)也可以存储在寄存器514中。
在一些实施方式中，读取控制器908被配置为使用至少第二读取电压来对耦合到选定字线318的存储单元306发起读取操作。也就是说，读取电平优化器912可以向读取控制器908提供(多个)最佳读取电压，使得读取控制器908可以使用(多个)最佳读取电压而不是(多个)默认读取电压来发起后续读取操作，从而补偿由于保持电荷损失、背面图案化效应和/或任何其他现象引起的阈值电压分布移位，并减少读取错误。在一些实施方式中，读取控制器908向电压发生器510发送控制信号以控制电压发生器510来生成最佳读取电平的读取电压，并向行解码器/字线驱动器508提供最佳读取电压。读取控制器908还可以将控制信号发送到行解码器/字线驱动器508以控制行解码器/字线驱动器508将最佳读取电压顺序地施加到选定的字线318。也就是说，行解码器/字线驱动器508可以被配置为顺序地向选定字线318施加最佳读取电压以基于最佳读取电压来区分处于不同状态的存储单元306。
如上文关于图9所描述的，动态AVD可以在读取操作开始时由外围电路302的控制逻辑单元512发起，以在顺序的读取操作期间动态地补偿由于保持电荷损失、背面图案化效应和/或任何其他现象引起的阈值电压分布移位，从而减少读取操作的读取错误。通过在读取操作之前执行AVD，可以针对读取操作最大化补偿的准确度，同时增加读取操作的持续时间。替代地或另外地，在一些实施方式中，动态AVD方案由存储器控制器(例如，存储器控制器106)使用返回与对应于任何状态的谷值电压相关联的信息的专用AVD命令来发起。因此，存储器控制器可以利用返回的信息来确定最佳读取电压电平或任何其他合适的应用。存储器控制器可以周期性地或根据需要向存储装置300的外围电路302提供最佳读取电压，以更新存储在外围电路302的寄存器514中的默认读取电压。通过响应于由存储器控制器发出的与读取操作分开的专用AVD命令而执行AVD，可以扩展AVD的应用范围，并且不影响读取操作的持续时间。可以基于更新所存储的最佳读取电压电平的AVD命令的频率来确定补偿的准确度。
例如，图11示出根据本公开的一些方面的图1中的存储系统102的控制逻辑单元512和存储器控制器106的详细框图。如图11所示，存储装置300的外围电路302可以包括接口516和控制逻辑单元512，该控制逻辑单元512包括自动谷值检测器910。自动谷值检测器910的细节在上面关于图9进行了描述，因此为了便于描述而不再重复。不同于图9中的控制逻辑单元512，图11中的控制逻辑单元512不包括上面描述的读取电平优化器912。同样是为了便于描述，图11中省略了存储装置300的外围电路302的其他适当部件，例如页缓冲器/读出放大器504、行解码器/字线驱动器508和电压发生器510。
在一些实施方式中，存储器控制器106耦合到存储装置300并且被配置为向存储装置300的外围电路302发送AVD命令(AVD CMD)以使外围电路302执行本文所述的动态AVD方案以估计谷值电压。AVD命令可以由接口516接收。在一些实施方式中，AVD命令指示对应于由AVD估计的谷值电压的状态。换言之，存储器控制器106可以指定要对其执行动态AVD的目标状态，例如最高状态。接口516可以被配置为处理AVD命令以获得与AVD相关的信息，例如目标状态，并向控制逻辑单元512的自动谷值检测器910发送指令以相应地发起AVD。
在一些实施方式中，存储装置300的自动谷值检测器910被配置成例如通过接口516将与谷值电压相关联的信息(AVD INFO)发送到存储器控制器106。与谷值电压相关联的信息可以包括对应于目标状态的谷值电压或在谷值电压与对应于目标状态的默认读取电压之间的对应于目标状态的偏移。也就是说，自动谷值检测器910可以发送估计的谷值电压本身而不进一步计算基础偏移，或者首先计算基础偏移并且然后将基础偏移发送到存储器控制器106。
如图11所示，存储器控制器106可以包括读取电平优化器912和其他AVD应用1012。读取电平优化器912可以至少部分地基于与谷值电压相关联的信息来确定对应于另一状态的另一偏移。读取电平优化器912可以基于来自从存储装置300接收的信息的基础偏移或谷值电压来优化对应于任何适当状态的读取电压。也就是说，读取电平优化器912可以在存储器控制器106中实施，而不是在存储装置300的控制逻辑单元512中实施。读取电平优化器912的细节在上面关于图9进行了描述，并且因此为了便于描述而不再重复。在一些实施方式中，读取电平优化器912被配置为周期性地或根据需要向存储装置300发送最佳读取电压，以更新存储装置300用于读取操作的默认读取电压。除了读取电压电平优化之外，与从动态AVD获得的谷值电压相关联的信息可以用于在存储器控制器106中实施的任何其他AVD应用1012中。其他AVD应用1012可以被实施为存储在RAM中并由存储器控制器106的MCU执行的固件模块，或被实施为ASIC，其包括数字电路、模拟电路和/或混合信号电路。
图14示出了根据本公开的一些方面的用于操作存储装置的方法1400的流程图。存储装置可以是本文公开的任何合适的存储装置，例如存储装置300。方法1400可以由诸如控制逻辑单元512、页缓冲器/读出放大器504和行解码器/字线驱动器508的外围电路302来实施。应当理解，方法1400中所示的操作可能不是穷举的，并且可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图14所示不同的顺序执行。例如，可以同时执行操作1402和1404。
参考图14，方法1400开始于操作1402，其中确定第一组存储单元的第一数量。第一组存储单元的阈值电压可以在第一电压和大于第一电压的第二电压之间。方法1400进行到操作1404，如图14所示，其中确定第二组存储单元的第二数量。第二组存储单元的阈值电压可以在第二电压和大于第二电压的第三电压之间。在一些实施方式中，第二电压和第一电压之间的差值与第三电压和第二电压之间的差值相同。在一些实施方式中，存储单元的阈值电压具有分别对应于存储单元的状态的多个分布。在一些实施方式中，第一电压、第二电压和第三电压在所述分布中的两个相邻分布的中心之间。
如图15所示，在一些实施方式中，在确定第一组存储单元的第一数量之前，在操作1502，识别具有小于参考电压的阈值电压的每个存储单元，并且在操作1504禁止所识别的存储单元。在一些实施方式中，参考电压在两个相邻分布之一内并且小于第一电压。例如，外围电路302可以执行粗略读取过程以从AVD识别和排除具有低于参考电压的阈值电压的某些存储单元。
如图15所示，在一些实施方式中，为了确定第一组存储单元的第一数量，在操作1506，对存储单元中的存储单元的阈值电压处于参考电压和第一电压之间的范围内的第一次数进行计数。例如，页缓冲器/读出放大器504可以对存储单元306处于由参考电压和第一电压定义的第一参考阈值电压区间中的次数C进行计数。在一些实施方式中，为了确定第一组存储单元和第二组存储单元的第一数量和第二数量，在操作1508，对存储单元中的存储单元的阈值电压处于参考电压与第二电压之间的范围内的第二次数进行计数。例如，页缓冲器/读出放大器504可以对存储单元306处于由参考电压和第二电压定义的第二参考阈值电压区间中的次数C进行计数。在一些实施方式中，为了确定第二组存储单元的第二数量，在操作1510，对存储单元中的存储单元的阈值电压处于参考电压和第三电压之间的范围内的第三次数进行计数。例如，页缓冲器/读出放大器504可以对存储单元306处于由参考电压和第三电压定义的第三参考阈值电压区间中的次数C进行计数。
在一些实施方式中，为了对第一次数、第二次数和第三次数进行计数，读取电压被施加到字线，并且第一组位线、第二组位线和第三组位线分别在第一感测发展时间、第二感测发展时间和第三感测发展时间内被并行预充电。第三感测发展时间可以长于第二感测发展时间，第二感测发展时间可以长于第一感测发展时间。例如，在读取操作的读取设置阶段期间，当行解码器/字线驱动器508将读取电压施加到选定字线318时，感测电路902可以在不同的感测发展时间内并行地对不同组的位线316预充电。
如图15所示，在一些实施方式中，为了确定第一组存储单元的第一数量，在操作1512，计算第二次数和第一次数之间的差值作为第一组存储单元的第一数量，并且在操作1514，计算第三次数和第二次数之间的差值作为第二组存储单元的第二数量。例如，控制逻辑单元512的自动谷值检测器910可以计算两个相邻参考阈值电压区间中的次数C的差值作为相应单位阈值电压区间中的一组存储单元306的数量D。
返回参考图14，方法1400进行到操作1406，其中至少部分地基于第一数量和第二数量之间的比较来估计对应于所述状态中的第一状态的谷值电压。在一些实施方式中，谷值电压在两个相邻分布之间的谷值处。在一些实施方式中，当第一数量大于第二数量时，谷值电压等于或大于第三电压。在一些实施方式中，当第一数量小于第二数量时，谷值电压等于或小于第一电压。在一些实施方式中，当第一数量与第二数量相同时，谷值电压等于第二电压。例如，控制逻辑单元512的自动谷值检测器910可以基于单位阈值电压区间中的各组存储单元306的数量D之间的比较来估计对应于目标状态(例如，最高状态)的谷值电压。谷值电压可以用作对应于目标状态的最佳读取电压。
方法1400进行到操作1408，如图14所示，其中确定谷值电压与对应于第一状态的第一默认读取电压之间的对应于第一状态的第一偏移。例如，控制逻辑单元512的自动谷值检测器910或读取电平优化器912可以基于估计的谷值电压和存储在寄存器514中的对应于目标状态的默认读取电压来计算目标状态的基础偏移。
方法1400进行到操作1410，如图14所示，其中至少部分地基于第一偏移来确定对应于所述状态中的第二状态的第二偏移。例如，控制逻辑单元512的读取电平优化器912或存储器控制器106的读取电平优化器912可以基于基础偏移和偏移模型914确定对应于其他状态的读取偏移。
方法1400进行到操作1412，如图14所示，其中至少部分地基于第二偏移和对应于第二状态的第二默认读取电压来确定对应于第二状态的第二读取电压。例如，控制逻辑单元512的读取电平优化器912或存储器控制器106的读取电平优化器912可以基于读取偏移和相应的默认读取电压来计算对应于任何其他状态的最佳读取电压。
方法1400进行到操作1414，如图14所示，其中至少使用第二读取电压来对存储单元发起读取操作。例如，控制逻辑单元512的读取控制器908可以使用最佳读取电压发起读取操作。
特定实施方式的前述描述可以容易地被修改和/或改编以用于各种应用。因此，基于本文提出的教导和指导，这样的改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (20)

1.一种存储装置，包括：
耦合到同一字线并分别耦合到位线的存储单元，其中，所述存储单元中的每个存储单元处于状态中的一种状态中；以及
外围电路，所述外围电路通过所述字线和所述位线耦合到所述存储单元并且被配置为：
确定第一组存储单元的第一数量和第二组存储单元的第二数量，其中，所述第一组存储单元的阈值电压在第一电压与大于所述第一电压的第二电压之间，并且所述第二组存储单元的阈值电压在所述第二电压与大于所述第二电压的第三电压之间；并且
至少部分地基于所述第一数量和所述第二数量之间的比较来估计对应于所述状态中的第一状态的谷值电压。
2.根据权利要求1所述的存储装置，其中：
当所述第一数量大于所述第二数量时，所述谷值电压等于或大于所述第三电压；
当所述第一数量小于所述第二数量时，所述谷值电压等于或小于所述第一电压；并且
当所述第一数量与所述第二数量相同时，所述谷值电压等于所述第二电压。
3.根据权利要求1所述的存储装置，其中，所述第二电压与所述第一电压之间的差值与所述第三电压与所述第二电压之间的差值相同。
4.根据权利要求1所述的存储装置，其中：
所述存储单元的阈值电压具有分别对应于所述状态的分布；
所述第一电压、所述第二电压和所述第三电压在所述分布中的两个相邻分布的中心之间；并且
所述谷值电压处于所述两个相邻分布之间的谷值处。
5.根据权利要求4所述的存储装置，其中，为了确定所述第一数量和所述第二数量，所述外围电路包括：
页缓冲器，所述页缓冲器分别通过所述位线耦合到所述存储单元并且被配置为：
对所述存储单元中的存储单元的阈值电压在参考电压与所述第一电压之间的范围内的第一次数进行计数；
对所述存储单元中的存储单元的阈值电压在所述参考电压与所述第二电压之间的范围内的第二次数进行计数；并且
对所述存储单元中的存储单元的阈值电压在所述参考电压与所述第三电压之间的范围内的第三次数进行计数；以及
控制逻辑单元，所述控制逻辑单元耦合到所述页缓冲器并且被配置为：
计算所述第二次数与所述第一次数之间的差值作为所述第一组存储单元的所述第一数量；并且
计算所述第三次数与所述第二次数之间的差值作为所述第二组存储单元的所述第二数量。
6.根据权利要求5所述的存储装置，其中，所述参考电压在所述两个相邻分布中的一个分布内并且小于所述第一电压。
7.根据权利要求6所述的存储装置，其中，为了确定所述第一数量和所述第二数量，所述页缓冲器还被配置为：
识别所述存储单元中的具有小于所述参考电压的阈值电压的每个存储单元；并且
当确定所述第一次数、所述第二次数和所述第三次数时，禁止所识别的存储单元。
8.根据权利要求5所述的存储装置，其中，为了确定所述第一数量和所述第二数量，
所述外围电路还包括字线驱动器，所述字线驱动器通过所述字线耦合到所述存储单元并且被配置为向所述字线施加读取电压；并且
所述页缓冲器还被配置为在第一感测发展时间内对第一组所述位线预充电，在第二感测发展时间内对第二组所述位线预充电，以及在第三感测发展时间内对第三组所述位线预充电，所述第三感测发展时间长于所述第二感测发展时间，并且所述第二感测发展时间长于所述第一感测发展时间。
9.根据权利要求5所述的存储装置，其中，所述控制逻辑单元还被配置为：
确定在所述谷值电压与对应于所述第一状态的第一默认读取电压之间的对应于所述第一状态的第一偏移；并且
至少部分地基于所述第一偏移来确定对应于所述状态中的第二状态的第二偏移。
10.根据权利要求9所述的存储装置，其中，所述控制逻辑单元还被配置为：
至少部分地基于所述第二偏移和对应于所述第二状态的第二默认读取电压来确定对应于所述第二状态的第二读取电压；并且
使用至少所述第二读取电压对所述存储单元发起读取操作。
11.根据权利要求1所述的存储装置，其中，所述第一状态是所述状态中的最高状态。
12.根据权利要求1所述的存储装置，其中，所述存储装置是三维NAND存储装置。
13.一种存储系统，包括：
存储装置，所述存储装置被配置为存储数据并且包括：
耦合到同一字线并分别耦合到位线的存储单元，其中，所述存储单元中的每个存储单元处于状态中的一种状态中；以及
外围电路，所述外围电路通过所述字线和所述位线耦合到所述存储单元并且被配置为：
确定第一组存储单元的第一数量和第二组存储单元的第二数量，其中，所述第一组存储单元的阈值电压在第一电压与大于所述第一电压的第二电压之间，并且所述第二组存储单元的阈值电压在所述第二电压与大于所述第二电压的第三电压之间；并且
至少部分地基于所述第一数量和所述第二数量之间的比较来估计对应于所述状态中的第一状态的谷值电压；以及
存储器控制器，所述存储器控制器耦合到所述存储装置并被配置为向所述外围电路发送命令，以使所述外围电路确定所述第一数量和所述第二数量并估计所述谷值电压。
14.根据权利要求13所述的存储系统，其中，所述外围电路还被配置为将与所述谷值电压相关联的信息发送至所述存储器控制器。
15.根据权利要求14所述的存储系统，其中，所述存储器控制器还被配置为至少部分地基于与所述谷值电压相关联的所述信息来确定对应于所述状态中的第二状态的偏移。
16.一种用于操作存储装置的方法，所述存储装置包括耦合到同一字线并分别耦合到位线的存储单元，所述存储单元中的每个存储单元处于状态中的一种状态中，所述方法包括：
确定第一组存储单元的第一数量和第二组存储单元的第二数量，其中，所述第一组存储单元的阈值电压在第一电压与大于所述第一电压的第二电压之间，并且所述第二组存储单元的阈值电压处于所述第二电压与大于所述第二电压的第三电压之间；以及
至少部分地基于所述第一数量和所述第二数量之间的比较来估计对应于所述状态中的第一状态的谷值电压。
17.根据权利要求16所述的方法，其中：
当所述第一数量大于所述第二数量时，所述谷值电压等于或大于所述第三电压；
当所述第一数量小于所述第二数量时，所述谷值电压等于或小于所述第一电压；并且
当所述第一数量与所述第二数量相同时，所述谷值电压等于所述第二电压。
18.根据权利要求16所述的方法，其中，所述第二电压与所述第一电压之间的差值与所述第三电压与所述第二电压之间的差值相同。
19.根据权利要求16所述的方法，其中：
所述存储单元的阈值电压具有分别对应于所述状态的分布；
所述第一电压、所述第二电压和所述第三电压在所述分布中的两个相邻分布的中心之间；并且
所述谷值电压处于所述两个相邻分布之间的谷值处。
20.根据权利要求16所述的方法，还包括：
确定在所述谷值电压与对应于所述第一状态的第一默认读取电压之间的对应于所述第一状态的第一偏移；并且
至少部分地基于所述第一偏移来确定对应于所述状态中的第二状态的第二偏移。
CN202210727660.4A 2022-03-08 2022-06-22 存储装置及其操作方法 Pending CN116779007A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/689,713 US20230290410A1 (en) 2022-03-08 2022-03-08 Memory device and operation thereof
US17/689,713 2022-03-08

Publications (1)

Publication Number Publication Date
CN116779007A true CN116779007A (zh) 2023-09-19

Family

ID=87932228

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210727660.4A Pending CN116779007A (zh) 2022-03-08 2022-06-22 存储装置及其操作方法

Country Status (3)

Country Link
US (1) US20230290410A1 (zh)
KR (1) KR20230132354A (zh)
CN (1) CN116779007A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140008098A (ko) * 2012-07-10 2014-01-21 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 독출 방법
KR101939234B1 (ko) * 2012-07-23 2019-01-16 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR102248276B1 (ko) * 2014-05-26 2021-05-07 삼성전자주식회사 스토리지 장치의 동작 방법

Also Published As

Publication number Publication date
TW202336764A (zh) 2023-09-16
KR20230132354A (ko) 2023-09-15
US20230290410A1 (en) 2023-09-14

Similar Documents

Publication Publication Date Title
US7633807B2 (en) Behavior based programming of non-volatile memory
US10388390B2 (en) Word line dependent pass voltages in non-volatile memory
US10553301B2 (en) Dynamic read table block filter
CN108417238A (zh) 检测存储器阵列中的错位并调整读取和验证定时参数
US10910069B2 (en) Manage source line bias to account for non-uniform resistance of memory cell source lines
KR100765011B1 (ko) 반도체 집적 회로 장치
CN113228188B (zh) 存储器件及其编程操作
TWI838053B (zh) 儲存裝置及其操作方法、儲存系統
US20230290410A1 (en) Memory device and operation thereof
CN113994433A (zh) 多遍编程中的负栅极应力操作机器存储器件
WO2024103347A1 (en) Memory device, memory system, and operation method thereof
US11961562B2 (en) Memory device and operation thereof
US12009036B2 (en) NAND flash memory device and method of reducing program disturb thereof
CN113228186B (zh) 多遍编程中的负栅极应力操作机器存储器件
JP7392182B2 (ja) メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償
WO2023070612A1 (en) Memory device and program operation thereof
US11908522B2 (en) Memory device and program operation thereof
US20230290388A1 (en) Page buffer, memory device, and method for programming thereof
US20230386587A1 (en) Memory device, memory system, and program operation method thereof
US20230282285A1 (en) Method for programming memory device, memory device and memory system
JP2024037461A (ja) 半導体記憶装置
CN116547758A (zh) 存储器器件、存储器系统及其读取操作方法
CN114863963A (zh) 一种对存储器件的操作方法、存储器件及存储器系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination