CN108417238A - 检测存储器阵列中的错位并调整读取和验证定时参数 - Google Patents

Abstract

存储器器件和相关联的技术最优地调节对于存储器单元的每个区块或子区块的电压斜坡时间，以考虑制造变化。由于制造工艺中的错位，字线和选择栅极线的宽度可以在不同的子区块中变化。电阻和电压建立时间基于宽度而变化。在一个方面中，对于选择栅极线确定最短可接受的斜降周期。该周期避免了过多的读取错误。然后对于每个子区块，确定对应的最短可接受的字线电压斜坡周期。可以在所测试的子区块或区块当中检测斜降周期的模式，并且将该模式用于在其它子区块或区块中设定斜降周期。因此最小化编程操作或读取操作的总时间。

Description

检测存储器阵列中的错位并调整读取和验证定时参数

技术领域

本技术涉及存储器器件的操作。

背景技术

半导体存储器器件在各种电子装置中的使用已经变得越来越流行。例如， 非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算 装置、非移动计算装置和其它装置中。

诸如浮置栅极或电荷俘获材料的电荷储存材料可以用于这样的存储器 器件中以储存代表数据状态的电荷。可以将电荷俘获材料垂直地布置为三维 (3D)堆叠存储器结构，或者水平地布置为二维(2D)存储器结构。3D存 储器结构的一个示例是位成本可扩展(BiCS)架构，其包括交替的导电层和 电介质层的堆叠体。

存储器器件包含可以布置成串的存储器单元，例如，在串的端部设置选 择栅极晶体管，以选择性地将串的沟道连接到源极线或位线。然而，在操作 这样的存储器器件中存在各种挑战。

发明内容

在一个实现方式中，设备包括：多个存储器单元的区块，其中在每个区 块中，将存储器单元布置成多个子区块中的垂直串，其中每个区块包括垂直 地间隔开的导电层，垂直地间隔开的导电层包括连接到存储器单元的字线， 并且将多个子区块布置在衬底上的行中；以及配置为具有用于每个子区块的 电压斜坡周期的控制电路，电压斜坡周期是行中的子区块的位置的函数，其 中电压斜坡周期用于施加到导电层中的至少一个的电压。

一种用于配置存储器器件的方法包含：对于存储器单元的一个或多个区 块的子区块进行多个编程操作，其中将存储器单元布置成垂直串，每个垂直 串包括漏极端选择栅极晶体管，每个子区块包括垂直地间隔开的导电层，导 电层包含连接到存储器单元的字线和连接到漏极端选择栅极晶体管的选择 栅极线，并且将在连接到存储器单元的字线当中的未选择字线上的电压的斜 升之前的用于未选择的子区块的选择栅极线上的可允许的电压斜降周期设 定为在编程操作的每一个中是不同的；对于子区块中的每一个，在每个编程操作之后进行读取操作，获得读取错误的数量的计数，确定电压斜坡周期的 最短值，对于该电压斜坡周期的最短值，读取错误的计数在阈值之下；确定 用于与衬底上的子区块的位置相关的子区块的最短值的模式；并且将在涉及 的存储器单元的另一区块的子区块的随后操作中使用的控制电路配置为具 有电压斜坡周期，其中该配置基于该模式和相对于所选择的子区块的另一区 块的子区块的位置。

一种相关设备包括：衬底上的存储器单元的区块的行；在第一时间处启 动对于存储器单元的感测操作的装置，该存储器单元连接到区块的行的区块 中的所选择的字线，用于启动的装置包括用于将分界电压施加到所选择的字 线的装置；以及用于在第二时间处感测存储器单元的装置，其中第二时间基 于区块的行中的区块的位置。另外，存储器单元可以在区块的子区块中，并 且第二时间可以基于区块中的子区块的位置。

附图说明

图1是示例性存储器器件的框图。

图2是示例性存储器器件100的框图，描绘了控制器122的附加的细节。

图3是包括图1的存储器结构126的示例性3D配置中的区块的集合的 存储器器件600的透视图。

图4描绘了图3的区块之一的部分的示例性截面图。

图5描绘了示例性晶体管500。

图6描绘了图4的堆叠体的区域622的近视图。

图7描绘了与图4一致的3D配置中的子区块中的NAND串的示例图。

图8描绘了图7的子区块SB0-SB3的附加的细节。

图9描述了晶片上不同位置的芯片的示例。

图10A描绘了两个子区块当中共享字线层的存储器单元的区块BLK0 的示例性截面图。

图10B描绘了为每个子区块设置字线层的存储器单元的区块BLK0的示 例性截面图。

图10C描绘了与图10A一致的区块的集合的透视图。

图10D描绘了与图10B一致的区块的集合的透视图。

图10E描绘了与图4和图10B的结构一致的沿着字线层的存储器单元的 区块BLK0的截面图。

图10F描绘了与图4和图10A的结构一致的沿着字线层的存储器单元的 区块BLK0的截面图。

图11A描绘了连接到字线的存储器单元的集合的示例性阈值电压(Vth) 分布，示出了使用四个数据状态的编程干扰的影响。

图11B描绘了示例性编程操作的波形。

图12A描绘了用于为不同的子区块和/或区块配置不同的电压斜坡周期 的示例性过程。

图12B描绘了与图12A一致的用于确定区块的每个子区块的最短可接 受的斜降周期的示例性过程。

图12C描绘了与图12B一致的用于将控制电路配置为具有子区块中的 字线的最短可接受的电压斜坡周期的示例性过程。

图13A描绘了与图12B一致的错误计数相对于SGD电压斜降周期的曲 线图，以确定最短可接受的SGD电压斜降周期。

图13B描绘了与图13A一致的字线电压斜坡周期相对于SGD电压斜降 周期的曲线图。

图14A描绘了与图10E一致的子区块的行的斜坡周期相对于子区块的 曲线图。

图14B描绘了子区块的行的斜坡周期相对于子区块的集合的曲线图。

图15A描绘了斜坡周期相对于区块或区块的组的示例性曲线图。

图15B描绘了斜坡周期相对于区块或区块的组的另一个示例性曲线图。

图16描绘了布置成组的示例性区块的行。

图17A描绘了读取操作中的所选择的字线的示例波形。

图17B描绘了读取操作中的未选择的字线的示例性波形。

图17C描绘了读取操作中的SGD晶体管的示例性波形。

图17D描绘了读取操作中的连接到所选择的和未选择的存储器串的位 线的示例性波形。

图18A描绘了编程操作中的所选择的和未选择的字线的示例性波形。

图18B描绘了编程操作中的SGD晶体管的示例性波形。

图18C描绘了编程操作中的连接到所选择的和未选择的存储器串的位 线的示例性波形。

图18D描绘了示出与图12B一致的不同的SGD斜降周期的示例性波形， 该示例性波形针对具有相对较低的电阻和相对较快的斜降周期的SGD层。

图18E描绘了示出与图12B一致的不同的SGD斜降周期的示例性波形， 该示例性波形针对具有相对较高的电阻和相对较慢的斜降周期的SGD层。

图18F描绘了示出了不同的斜升速率的字线电压。

图19描绘了图1的列控制电路中的感测块51的示例性框图。

图20描绘了用于向存储器单元的区块提供电压的示例性电路。

具体实施方式

描述了用于检测存储器器件中的错位的设备和技术，存储器器件中的错 位影响信号传播时间。响应于检测，调整用于读取和验证操作的定时参数以 优化性能。可以对于存储器单元的单独的子区块、子区块的集合和/或区块进 行检测和优化。

在一些存储器器件中，存储器单元诸如在区块或子区块中的NAND串 中彼此连接。每个NAND串包括一些存储器单元，这些存储器单元在一个 或多个漏极侧SG晶体管(SGD晶体管)和一个或多个源极侧SG晶体管(SGS 晶体管)之间串联连接，该一个或多个漏极侧SG晶体管(SGD晶体管)在 连接到位线的NAND串的漏极侧上，并且该一个或多个源极侧SG晶体管 (SGS晶体管)在连接到源极线的NAND串的源极侧上。另外，可以将存 储器单元布置为具有作为控制栅极的公共控制栅极线(例如，字线)。字线 的集合从区块的源极侧延伸到区块的漏极侧。存储器单元可以以其它类型的 串连接，也可以以其它方式连接。

在3D存储器结构中，可以将存储器单元布置为堆叠体中的垂直串，其 中堆叠体包括交替的导电层和电介质层。导电层作为连接到存储器单元的字 线。

存储器单元可以包含可用于储存用户数据的数据存储器单元和不可用 于储存用户数据的虚拟或非数据存储器单元。虚拟字线连接到虚拟存储器单 元。可以在存储器单元的串的漏极端和/或源极端设置一个或多个虚拟存储器 单元，以提供沟道电压梯度的逐渐转变。

在编程操作期间，根据字线编程顺序来编程存储器单元。例如，编程可 以从在区块的源极侧处的字线处开始，并且继续到在区块的漏极侧处的字线。 在一种方法中，每个字线在编程下一个字线之前被完全地编程。例如，使用 一遍或多遍编程(oneormoreprogrammingpasses)来编程第一字线WL0，直 到完成编程。接下来，使用一遍或多遍编程来编程第二字线WL1，直到完 成编程，等等。一遍编程可以包含增加的编程电压的集合，在相应的编程循 环或编程-验证迭代中将该增加的编程电压的集合施加到字线。可以在每个 编程电压之后进行验证操作以确定存储器单元是否已经完成编程。当对于存 储器单元完成编程时，可以将其锁定在进一步编程之外，而在随后的编程循 环中对于其它存储器单元继续编程。

还可以根据子区块编程顺序来编程存储器单元，其中在编程另一个子区 块中的存储器单元之前，编程一个子区块或区块的部分中的存储器单元。

每个存储器单元可以根据编程命令中的写入数据而与数据状态相关联。 基于其数据状态，存储器单元将保持在被擦除状态或被编程到被编程的数据 状态。例如，在每单元一位的存储器器件中，存在两种数据状态，包含被擦 除状态和被编程状态。在每单元两位的存储器器件中，存在四种数据状态， 包含被擦除状态和三种更高的数据状态，称为A、B和C数据状态(见图11A)。 在每单元三位的存储器器件中，存在八种数据状态，包含被擦除状态和七种 更高的数据状态，称为A、B、C、D、E、F和G数据状态。在每单元四位 的存储器器件中，存在十六种数据状态，包含被擦除状态和十五种更高的数 据状态。这些数据状态可以称为S0、S1、S2、S3、S4、S5、S6、S7、S8、 S9、S10、S11、S12、S13、S14和S15数据状态，其中S0是被擦除状态。

在编程存储器单元之后，可以在读取操作中读回数据。读取操作可以涉 及：在感测电路确定连接到字线的单元是处于导电还是不导电状态时，将一 系列读取电压施加到字线。如果单元处于不导通状态，则存储器单元的Vth 超过读取电压。读取电压设定为预期在相邻数据状态的阈值电压电平之间的 电平。

然而，在3D存储器结构的制造过程中，由于在多层电介质沉积、蚀刻 和用金属层代替电介质层的工艺之后的硅晶片内存在的应力，存储器孔与隔 离区域(用于分离区块和子区块)之间的错位很容易发生。此外，在不同的 芯片位置处，一个芯片内的错位量通常是变化的。存储器孔与隔离区域之间 的对准决定了数据字线和选择栅极线的电阻。对于子区块，当外部行存储器 孔的边缘与隔离区域之间的距离小时，字线或选择栅极线的截面面积相对较 小，使得电阻相对较大。导电层的宽度与电阻成反比。当存储器孔与隔离区 域的错位发生时，电阻可以对于相同区块内的子区块周期性变化。参见图 14A和14B。

另外，由于错位量将在不同位置处的区块中变化，该电阻的周期性模式 也在相同芯片内的不同位置处的区块中变化。如果没有基于错位量对于不同 的子区块和区块调整读取参数和验证参数，则电阻的改变可以影响存储器单 元的读取行为。在这种情况中，将对于所有子区块/区块降低存储器的整体读 取/验证速度，以适应具有最大错位的量和最高电阻的子区块/区块。这降低 了存储器器件的性能。

在一些情况中，错位量根据其它模式而变化。例如，可能存在子区块或 区块的宽度的逐步增加或减少。参见图15A和图15B。

本文提供的技术解决了上述和其它问题。在一个方面，检测存储器孔/ 隔离区域错位的量，并且适应性地调整读取/验证操作定时参数以提高读取和 编程性能。对于具有相对较低的电阻和因此相对较短的电压建立时间的字线 的存储器单元而言，所分配用于读取或编程操作的时间可以降低。

在一种方法中，在对于芯片的晶片分类测试期间，可以增加额外的测试 来对于芯片的不同区域中的区块电气地检测存储器孔与相邻隔离区域之间 的错位量。该过程可以包含在每个所测试的裸芯上，选择在存储器阵列内的 若干不同位置处的一定数量的区块。对于每个所选择的区块，使用有意地缩 短的定时参数在区块上编程随机数据。例如，定时参数可以控制用于在沟道 预充电之后和编程开始之前斜降未选择的子区块的SGD晶体管上的偏置的 时间。当该时间太短并且未选择的SGD线具有相对较高的RC延迟时，在 编程开始之前，SGD晶体管将没有足够的时间来斜降。这将导致升压潜在损 失，并且在具有相对较大的字线电阻和SGD线电阻的子区块中将发生编程 干扰。

该过程还包含检测所测试的区块中的失败位计数。如果存在引起子区块 中的字线电阻中的周期性变化的存储器孔/隔离错位，则还将观察到编程干扰 和失败位计数的周期性变化。基于编程干扰和失败位计数信息中的模式，可 以检测和评估所测试的子区块/区块中错位的量。这种模式也对应于最短 SGD斜降周期的模式，其导致没有不可校正的读取错误。

基于检测到的错位信息，可以对于不同的阵列位置中的子区块、子区块 的集合和区块来调整读取和验证定时参数。例如，可以调整和优化感测期间 的字线建立时间。对于具有高字线电阻的子区块，可以使用更长的字线建立 时间来保证感测精度，而对于具有更低字线电阻的子区块，可以使用更短的 字线建立时间。以这种方式，在读取/验证期间，对于所有的区块不是都需要 更长的字线建立时间以适应最差情况的字线电阻。因此可以改善存储器器件 的整体读取/验证速度。此外，通过扩展该模式并且不需要测试其它区块或子 区块，可以提供对于其它区块或子区块的最适宜的定时参数。

在本文中讨论这些和其它特征。

图1是示例性存储器器件的框图。存储器器件100(诸如非易失性储存 系统)可以包含一个或多个存储器裸芯108。存储器裸芯108包含存储器单 元的存储器结构126(诸如存储器单元的阵列)、控制电路110和读取/写入 电路128。存储器结构126可以经由行解码器124通过字线可寻址，并且经 由列解码器132通过位线可寻址。读取/写入电路128包含多个感测块51、 52、...、53(感测电路)并且允许并行读取或编程存储器单元的页。通常， 将控制器122作为一个或多个存储器裸芯108包含在相同的存储器器件100 (例如，可移动储存卡)中。控制器可以与存储器裸芯分开。经由数据总线 120在主机140与控制器122之间传输命令和数据，并且经由线118在控制 器与一个或多个存储器裸芯108之间传输命令和数据。

存储器结构可以是2D或3D。存储器结构可以包括一个或多个包含3D 阵列的存储器单元的阵列。存储器结构可以包括单片3D存储器结构，其中 多个存储器级形成在诸如晶片的单个衬底之上(而不是单个衬底中)，而没 有介于中间的衬底。存储器结构可以包括任何类型的非易失性存储器，其单 片地形成在存储器单元的阵列的一个或多个物理级中，存储器单元具有设置 在硅衬底之上的有源区域。存储器结构可以在具有与存储器单元的操作相关 联的电路的非易失性存储器器件中，无论相关联的电路在衬底之上还是之内。

控制电路110与读取/写入电路128协作以在存储器结构126上进行存储 器操作，并且包含状态机112、片上地址解码器114和功率控制模块116。 状态机112提供存储器操作的芯片级控制。可以提供储存区域113，例如用 于操作性参数和软件/代码。在一个实施例中，状态机可以由软件编程。在其 它实施例中，状态机不使用软件并且完全以硬件(例如，电路)实现。

片上地址解码器114提供由主机或存储器控制器使用的地址到由解码器 124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储 器操作期间供应到字线、选择栅极线、位线和源极线的功率和电压。它可以 包含用于字线、SGS和SGD晶体管以及源极线的驱动器。在一种方法中， 感测块可以包含位线驱动器。SGS晶体管是在NAND串的源极端处的选择 栅极晶体管，并且SGD晶体管是在NAND串的漏极端处的选择栅极晶体管。

在一些实现方式中，可以组合一些部件。在各种设计中，除了存储器结 构126，一个或多个部件(独自或组合)可以被认为是配置为进行本文所描 述的技术的至少一个控制电路，本文所描述的技术包含本文所描述的过程的 步骤。例如，控制电路可以包含控制电路110、状态机112、解码器114和 132、功率控制模块116、感测块51、52、...、53、读取/写入电路128、控制 器122等等中的任何一个或组合。

片外控制器122(其在一个实施例中是电路)可以包括处理器122c、诸 如ROM 122a和RAM 122b的储存装置(存储器)以及错误校正代码(ECC， error-correction code)引擎245。ECC引擎可以校正一些读取错误。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器 接口是在控制器与存储器裸芯之间提供电气接口的电路。例如，存储器接口 可以改变信号的格式或定时，提供缓冲器、浪涌隔离、锁存器I/O等等。处 理器可以经由存储器接口122d向控制电路110(或存储器裸芯的任何其它部 件)发出命令。

存储器器件包括诸如指令的集合的代码，并且处理器可操作来执行该指 令的集合以提供本文所描述的功能。替代地或附加地，处理器可以访问来自 存储器结构的储存装置126a的代码，诸如一个或多个字线中的存储器单元 的保留区域。

例如，控制器可以使用代码来访问存储器结构，诸如用于编程、读取和 擦除操作。代码可以包含引导代码和控制代码(例如，指令的集合)。引导 代码是在引导或启动过程期间初始化控制器并且使控制器能够访问存储器 结构的软件。控制器可以使用代码来控制一个或多个存储器结构。一旦上电， 处理器122c从ROM122a或储存装置126a取出引导代码用于执行，引导代 码初始化系统部件并且将控制代码加载进RAM 122b中。一旦将控制代码加 载进RAM中，它就由处理器执行。控制代码包含进行基本任务的驱动程序， 该基本任务诸如控制和分配存储器、优先化(prioritize)指令的处理、以及 控制输入和输出端口。

通常，控制代码可以包含用于进行本文所描述的功能的指令，这些功能 包含下面进一步讨论的流程图的步骤，并且提供包含下面进一步讨论的电压 波形。可以将控制电路配置为执行指令以进行本文所描述的功能。

在一个实施例中，主机是计算装置(诸如膝上型计算机、台式计算机、 智能手机、平板电脑、数码相机)，主机包含一个或多个处理器、一个或多 个处理器可读储存装置(RAM、ROM、闪存、硬盘驱动器、固态存储器)， 一个或多个处理器可读储存装置储存用于编程一个或多个处理器以进行本 文所描述的方法的处理器可读代码(例如，软件)。主机还可以包含附加的 系统存储器、一个或多个输入/输出装置和/或与一个或多个处理器通信的一 个或多个输入/输出接口。

除了NAND闪存，还可以使用其它类型的非易失性存储器。

半导体存储器器件包含易失性存储器器件，诸如动态随机存取存储器 (“DRAM”)或静态随机存取存储器器(“SRAM”)器件；非易失性存储器 器件，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储 器(“EEPROM”)、闪存(也可以认为是EEPROM的子集)、铁电随机存取 存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及其它能够储 存信息的半导体元件。每种类型的存储器器件可以具有不同配置。例如，可 以将闪存器件配置为NAND或NOR配置。

存储器器件可以由无源和/或有源元件以任何组合形成。作为非限制性示 例，无源半导体存储器元件包含ReRAM器件元件，ReRAM器件元件在一 些实施例中包含电阻率开关储存元件(诸如反熔丝或相变材料)，以及可选 地导向元件(诸如二极管或晶体管)。进一步作为非限制性示例，有源半导 体存储器元件包含EEPROM和闪存器件元件，EEPROM和闪存器件元件在 一些实施例中包含含有电荷储存区域的元件，诸如浮置栅极、导电纳米颗粒或电荷储存电介质材料。

可以将多个存储器元件配置为使得它们被串联连接，或者使得每个元件 都是单独地可访问的。作为非限制性示例，NAND配置(NAND存储器)中 的闪存器件通常含有串联连接的存储器元件。NAND串是包括存储器单元和 SG晶体管的串联连接的晶体管的集合的示例。

可以将NAND存储器阵列配置为使得阵列由多个存储器串组成，其中 串由共享单个位线的多个存储器元件组成，并且作为集合来访问。替代地， 可以将存储器元件配置为使得每个元件都是单独地可访问的，例如NOR存 储器阵列。NAND和NOR存储器配置是示例，并且可以另外配置存储器元 件。

位于衬底内和/或衬底上方的半导体存储器元件可以以二维或三维布置， 诸如2D存储器结构或3D存储器结构。

在2D存储器结构中，将半导体存储器元件布置在单个平面或单个存储 器器件级中。通常，在2D存储器结构中，将存储器元件布置在基本平行于 支撑存储器元件的衬底的主表面延伸的平面中(例如，在x-y方向的平面中)。 衬底可以是在其上或其中形成存储器元件的层的晶片，或者可以是在形成存 储器元件之后附着到存储器元件的载体衬底。作为非限制性示例，衬底可以 包含诸如硅的半导体。

可以将存储器元件在有序阵列中(诸如在多个行和/或列中)布置在单个 存储器器件级中。然而，存储器元件可以以非规则或非正交配置排列。存储 器元件可以每个具有两个或多个电极或接触线，诸如位线和字线。

将3D存储器阵列布置为使得存储器元件占据多个平面或多个存储器器 件级，从而在三维(即，在x方向、y方向和z方向上，其中z方向基本垂 直于衬底的主表面，并且x方向和y方向基本平行于衬底的主表面)。

作为非限制性示例，可以将3D存储器结构作为多个2D存储器器件级 的堆叠体而垂直地布置。作为另一个非限制性示例，可以将3D存储器阵列 布置为多个垂直列(例如，基本垂直于衬底的主表面，即在y方向上延伸的 列)，其中每个列具有多个存储器元件。可以在2D配置中(例如在x-y平面 中)布置这些列，导致具有在多个垂直地堆叠的存储器平面上的元件的存储 器元件的3D布置。三维的存储器元件的其它配置也可以构成3D存储器阵列。

作为非限制性示例，在3D NAND存储器阵列中，可以将存储器元件耦 合在一起以在单个水平(例如，x-y)存储器器件级内形成NAND串。替代 地，可以将存储器元件耦合在一起以形成穿越多个水平存储器器件级的垂直NAND串。可以设想其它3D配置，其中一些NAND串含有单个存储器级中 的存储器元件，而其它串含有跨越多个存储器级的存储器元件。也可以将3D 存储器阵列设计为以NOR配置和以ReRAM配置。

通常，在单片3D存储器阵列中，在单个衬底之上形成一个或多个存储 器器件级。可选地，单片3D存储器阵列还可以具有至少部分在单个衬底内 的一个或多个存储器层。作为非限制性示例，衬底可以包含诸如硅的半导体。 在单片3D阵列中，构成阵列的每个存储器器件级的层通常形成在阵列的下 层的存储器器件级的层上。然而，单片3D存储器阵列的相邻存储器器件级 的层可以被共享或具有存储器器件级之间的介于中间的层。

可以单独地形成2D阵列，然后将其封装在一起以形成具有多个存储器 的层的非单片存储器器件。例如，可以通过在单独的衬底上形成存储器级， 然后将存储器级上下叠置，来构建非单片堆叠存储器。可以在堆叠之前减薄 衬底或从存储器器件级移除衬底，但是由于存储器器件级初始地形成在单独 的衬底上方，产生的存储器阵列不是单片3D存储器阵列。此外，可以在单 独的芯片上形成多个2D存储器阵列或3D存储器阵列(单片或非单片)，然 后将其封装在一起以形成堆叠芯片存储器器件。

对于存储器元件的操作和对于与存储器元件的通信通常需要相关联的 电路。作为非限制性示例，存储器器件可以具有用于控制和驱动存储器元件 的电路，以实现诸如编程和读取的功能。该相关联的电路可以作为存储器元 件在相同的衬底上和/或在单独的衬底上。例如，用于存储器读取-写入操作 的控制器可以位于单独的控制器芯片上，和/或与存储器元件相同的衬底上。

本领域技术人员将认识到该技术不限于所描述的2D和3D示例性结构， 而是覆盖了在本文所描述的技术的精神和范围内以及如本领域的技术人员 所理解的所有相关的存储器结构。

图2是示例性存储器器件100的框图，描绘了控制器122的附加的细节。 如本文所使用的，闪存控制器是管理储存在闪存上的数据和与主机(诸如计 算机和电子装置)通信的器件。除了本文所描述的特定功能，闪存控制器还 可以具有各种功能。例如，闪存控制器可以格式化闪存，以确保存储器正在 正确地操作，标出坏的闪存单元，并且分配备用存储器单元以替换未来失效 的单元。备用单元的一些部分可以用于保存固件，以操作闪存控制器并且实 现其它特征。在操作中，当主机需要从闪存读取数据或向闪存写入数据时， 它将与闪存控制器通信。如果主机提供读要读取/写入数据的逻辑地址，则闪 存控制器可以将从主机接收到的逻辑地址转换为闪存中的物理地址。(替代 地，主机可以提供物理地址)。闪存控制器还可以进行各种存储器管理功能， 诸如但不限于损耗均衡(wearleveling)(分配写入以避免磨损将以其他方式 被重复地写入的存储器的特定区块)以及垃圾收集(在区块满之后，只向新 的区块移动有效的数据页，因此可以擦除和再次使用满的区块)

控制器122与非易失性存储器裸芯108之间的接口可以是任何合适的闪 存接口。在一个实施例中，存储器器件100可以是基于卡的系统，诸如安全 数字(SD)或微安全数字(微型SD)卡。在替代实施例中，存储器系统可 以是嵌入式存储器系统的部分。例如，闪存可以被嵌入在主机内，诸如以安 装在个人计算机中的固态硬盘(SSD)驱动器的形式。

在一些实施例中，存储器器件100包含控制器122与非易失性存储器裸 芯108之间的单个沟道，本文所描述的主题不限于具有单个存储器通道。

控制器122包含与主机接口的前端模块208、与一个或多个非易失性存 储器裸芯108接口的后端模块210、以及进行现在将详细地描述的功能的各 种其它模块。

例如，控制器的部件可以采取例如以下形式：设计与其它部件一起使用 的封装功能性硬件单元(例如，电路)，可由处理器(例如微处理器)执行 的一部分程序代码(例如，软件或固件)，或者通常进行相关功能的特定功 能的处理电路，或者与更大的系统接口的自含有硬件或软件部件。例如，每 个模块可以包含专用集成电路(ASIC)、现场可编程门阵列(FPGA)、电路、 数字逻辑电路、模拟电路、分立电路的组合、门电路或任何其它类型的硬件或其组合。替代地或附加地，每个模块可以包含储存在处理器可读装置(例 如，存储器)中的软件，以为控制器编程处理器来进行本文所描述的功能。 图2中所描绘的架构是使用图1中所描绘的控制器122的部件(例如，RAM、 ROM、处理器、接口)的一个示例性实现方式。

控制器122可以包含修复电路212，用于修复存储器单元或存储器的区 块。修复可以包含刷新在其当前位置的数据，或者将数据再次编程进新的字 线或区块，作为进行不稳定的字线维护的部分，如下所述。

再次参考控制器122的模块，缓冲器管理器/总线控制器214管理随机存 取存储器(RAM)216中的缓冲器，并且控制控制器122的内部总线仲裁。RAM可以包含DRAM和/或SRAM。DRAM或动态随机存取存储器是其中 存储器以电荷形式储存的半导体存储器。DRAM中的每个存储器单元由晶体 管和电容器组成。数据储存在电容器中。由于泄漏，电容器释放电荷，因此 DRAM是易失性器件。要将数据保存在存储器中，必须定时地刷新器件。相 反，只要供应电源，SRAM或静态随机存取存储器就会保留一个值。

只读存储器(ROM)218储存系统引导代码。虽然在图2中示出与控制 器处于分离的位置，在其它实施例中，RAM 216或ROM 218的一个或两个 可以位于控制器内。在其它实施例中，RAM和ROM的部分可以位于控制 器122内和控制器外。另外，在一些实现方式中，控制器122、RAM 216和 ROM 218可以位于单独的半导体裸芯上。

前端模块208包含主机接口220和物理层接口(PHY)222，物理层接 口222提供与主机或下一级储存控制器的电气接口。主机接口220的类型的 选择可以取决于正在使用的存储器的类型。主机接口220的示例包含但不限 于SATA、SATA Express、SAS、光纤通道、USB、PCIe和NVMe。主机接 口220通常便于传输数据、控制信号和定时信号。

后端模块210包含错误校正控制器(ECC，error correction controller) 引擎224，其对从主机接收到的数据字节编码，并且对从非易失性存储器读 取到的数据字节解码和校正错误。命令定序器(commandsequencer)226产 生诸如编程和擦除命令序列的命令序列，以将命令序列传送到非易失性存储 器裸芯108。RAID(独立裸芯的冗余阵列)模块228管理RAID奇偶校验的 产生和失败数据的恢复。RAID奇偶校验可以用作被写入进存储器器件100 中的数据的完整保护的附加的级。在一些情况中，RAID模块228可以是ECC 引擎224的部分。注意可以将RAID奇偶校验作为如通常的名称所暗示的额 外的单个或多个裸芯添加，但是还可以将其添加在存在的裸芯内，例如，作 为额外的平面、或额外的区块、或区块内的额外的字线。存储器接口230向 非易失性存储器裸芯108提供命令序列，并且从非易失性存储器裸芯接收状 态信息。闪存控制层232控制后端模块210的整体操作。

存储器器件100的附加的部件包含介质管理层238，介质管理层238进 行非易失性存储器裸芯108的存储器单元的损耗均衡。存储器系统还包含其 它分立部件240，诸如外部电气接口、外部RAM、电阻器、电容器、或者可 以与控制器122接口的其它部件。在替代实施例中，物理层接口222、RAID 模块228、介质管理层238和缓冲器管理器/总线控制器214中的一个或多个 是在控制器122中非必需的可选部件。

可以将闪存转换层(FTL)或介质管理层(MML)238集成为可以处理 闪存错误并与主机接口的闪存管理器的一部分。特别地，MML可以是闪存 管理器中的模块，并且可以对NAND管理器的内部负责。特别地，MML 238 可以包含存储器器件固件中的算法，该算法将来自主机的写入转换成对裸芯 108的存储器结构126(例如，闪存)的写入。可能需要MML 238，因为： 1)闪存可能具有有限的耐用性；2)闪存可能只能以多个页写入；和/或3) 闪存可能不会被写入，除非其作为区块被擦除。MML 238理解闪存的这些 潜在限制，这对主机可能是不可见的。相应地，MML 238尝试将来自主机 的写入转换成进入闪存的写入。可以使用MML238来识别和记录不稳定的 位。这种不稳定的位的记录可以用于评估区块和/或字线(字线上的存储器单 元)的健康状况。

控制器122可以与一个或多个存储器裸芯108接口。在一个实施例中， 控制器和多个存储器裸芯(一起包括存储器器件100)实现固态驱动器(SSD)， 其可以模拟、替换或用于取代主机内的硬盘驱动器，用作网络附加储存 (network-attachedstorage)(NAS)器件等等。此外，SSD不需要被用来作 为硬盘驱动器工作。

图3是包括图1的存储器结构126的示例性3D配置中的区块的集合的 存储器器件600的透视图。在衬底上的是存储器单元(储存元件)的示例性 区块BLK0、BLK1、BLK2和BLK3以及具有用于区块使用的电路的外围区 域。外围区域604沿着每个区块的边缘延伸，而外围区域605在该区块的集 合的端部处。在一个方法中，用于位线的电压检测器可以位于该外围区域605 中。在这种情况中，区块BLK0、BLK1、BLK2和BLK3与电压检测器的距 离逐步变大。

该电路可以包含连接到区块的控制栅极层、位线和源极线的电压驱动器。 在一种方法中，通常驱动区块中共同的高度处的控制栅极层。衬底601还可 以承载区块下方的电路，以及一个或多个下部的金属层，这些金属层被图案 化成导电路径以承载电路的信号。区块形成在存储器器件的中间区域602中。 在存储器器件的上部区域603中，一个或多个上部的金属层被图案化为导电 路径以承载电路的信号。每个区块包括存储器单元的堆叠区域，其中堆叠体 的交替级代表字线。在一种可能的方法中，每个区块具有相对的分层侧面，垂直接触从相对的分层侧面向上延伸到上部的金属层，以形成到导电路径的 连接。虽然描绘了四个区块作为示例，但是可以使用两个或多个区块，在x 和/或y方向上延伸。

在一种可能的方法中，区块在平面中，并且在x方向上的平面的长度代 表通向字线的信号路径在一个或多个上部的金属层中延伸的方向(字线或 SGD线方向)，并且在y方向上的平面的宽度代表通向位线的信号路径在一 个或多个上部的金属层中延伸的方向(位线方向)。z方向代表存储器器件的 高度。还可以将区块布置在多个平面中。

图4描绘了图3的区块之一的部分的示例性截面图。区块包括交替的导 电层和电介质层的堆叠体610。区块包括垂直地间隔开的导电层，并且垂直 地间隔开的导电层包括连接到存储器单元的字线和连接到SGD和SGS晶体 管的选择栅极线。

在该示例中，除了数据字线层(或字线)WLL0-WLL10，导电层还包括 两个SGD层、两个SGS层和四个虚拟字线层(或字线)WLD1、WLD2、 WLD3和WLD4。电介质层被标记为DL0-DL19。另外，描绘了包括NAND 串NS1和NS2的堆叠体的区域。每个NAND串包括(encompass)存储器 孔618或619，存储器孔618或619填充有形成与字线相邻的存储器单元的 材料。堆叠体的区域622在图6中以更大的细节示出。

堆叠体包括衬底611。在一种方法中，源极线SL的部分包括衬底中的n 型源极扩散层611a，n型源极扩散层611a与区块中的存储器单元的每个串 的源极端接触。在一个可能的实现方式中，n型源极扩散层611a形成在p型 阱区域611b中，p型阱区域611b又形成在n型阱区域611c中，n型阱区域 611c又形成在p型半导体衬底611d中。在一种方法中，n型源极扩散层可 以由平面中的所有区块共享。

NS1具有在堆叠体616的底部616b处的源极端613和在堆叠体的顶部 616a处的漏极端615。可以在堆叠体上周期性地设置局部互连体(诸如互连 体617)。参见例如图10E中的互连体1020、1022和1024。局部互连体可以 是延伸穿过堆叠体的金属填充的缝隙，诸如将源极线/衬底连接到堆叠体之上 的线。金属617c通过绝缘材料617d与字线层隔离。可以在字线形成期间使 用该缝隙，随后用金属填充该缝隙。还描绘了位线BL0的部分。导电通孔将 每个存储器串的漏极端连接到位线。例如，导电通孔621将漏极端615连接 到BL0。局部互连体617具有顶部617a和底部617b。底部与衬底接触。

在一种方法中，存储器单元的区块包括交替的控制栅极和电介质层的堆 叠体，并且将存储器单元布置在堆叠体中垂直地延伸的存储器孔中。

在一种方法中，每个区块包括阶梯状边缘，其中垂直互连体连接到包含 SGS层、WL层和SGD层的每个层，并且向上延伸到通向电压源的水平路 径。

作为示例，该示例包含每个串中的两个SGD晶体管、两个漏极侧虚拟 存储器单元、两个源极侧虚拟存储器单元和两个SGS晶体管。通常，使用 虚拟存储器单元是可选的，并且可以设置一个或多个存储器单元。还可以在 存储器串中设置一个或多个SGD晶体管和一个或多个SGS晶体管。

还可以设置绝缘区域IR以将SGD层彼此分开，以提供每个子区块一个 独立地驱动的SGD线。在这个示例中，字线层对于两个相邻的子区块是公 共的。参见图10A。在另一种可能的实现方式中，绝缘区域向下延伸到衬底 以分开字线层。参见图10B。在这种情况中，在每个子区块中将字线层分开。 虽然在任一情况中，区块的字线层可以在其端部处彼此连接，使得它们在区 块内被共同驱动，如图10C和图10D中所描绘的。

图5描绘了示例性晶体管500。晶体管包括控制栅极CG、漏极D、源 极S和沟道CH。在擦除操作期间，晶体管具有正的沟道-控制栅极电压。在 存储器单元晶体管的情况中，可以将控制栅极电压设定为诸如0V的低值， 使得沟道-控制栅极电压足够高，以从电荷俘获层中排斥电子，从而降低存 储器单元的Vth。在选择栅极晶体管的情况中，可以将控制栅极电压设定为 诸如10-12V的更高的值或将控制栅极电压设定为浮置，使得沟道-控制栅极 电压没有足够高到降低晶体管的Vth。

图6描绘了图4的堆叠体的区域622的近视图。存储器单元在字线层和 存储器孔的交叉处形成在堆叠体的不同级上。在该示例中，将SGD晶体管 680和681设置在虚拟存储器单元682和683以及数据存储器单元MC之上。 可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内沉积一些层，例 如使用原子层沉积。例如，由存储器孔内的材料形成的每个柱699或列可以 包含电荷俘获层663或诸如氮化硅(Si3N4)或其它氮化物的薄膜、隧穿层664、沟道665(例如，包括多晶硅)、以及电介质芯666。字线层可以包含 阻挡氧化物/区块高-k材料660、金属屏障661、以及作为控制栅极的诸如钨 的导电金属662。例如，设置控制栅极690、691、692、693和694。在该示 例中，将除了金属的所有层都设置在存储器孔中。在其它方法中，层的一些 可以在控制栅极层中。在不同的存储器孔中相似地形成附加的柱。柱可以形 成NAND串的列状有源区域(AA)。

当编程存储器单元时，在与存储器单元相关联的电荷俘获层的部分中储 存电子。这些电子从沟道中并且穿过隧穿层被吸入电荷俘获层。存储器单元 的Vth与所储存的电荷的量成比例地增加。在擦除操作期间，电荷回到沟道。

存储器孔的每一个可以填充有多个环形层，多个环形层包括阻挡氧化物 层、电荷俘获层、隧穿层和沟道层。存储器孔的每一个的核心区域填充有主 体材料，并且多个环形层在存储器孔的每一个中的核心区域与字线之间。

NAND串可以被认为具有浮置主体沟道，因为沟道的长度不形成在衬底 上。另外，NAND串由多个字线层提供，多个字线层在堆叠体中在彼此之上， 并且通过电介质层彼此分开。

图7描绘了与图4一致的3D配置中的子区块中的NAND串的示例图。 每个子区块包含多个NAND串，其中描绘了一个示例性NAND串。例如， SB0、SB1、SB2和SB3分别包括示例性NAND串700n、710n、720n和730n。 NAND串具有与图4一致的数据字线、虚拟字线和选择栅极线。在区块BLK 中，每个子区块包括NAND串的集合，该NAND串的集合在x方向上延伸， 并且具有公共的SGD线。NAND串700n、710n、720n和730n分别在子区 块SB0、SB1、SB2和SB3中。区块的编程可以一次发生一个子区块。在每 个子区块内，可以遵循字线编程顺序，例如从源极侧字线WL0开始，并且 一次向漏极侧字线WL10前进一个字线。

NAND串700n、710n、720n和730n分别具有沟道700a、710a、720a 和730a。每个沟道都具有漏极端和源极端。例如，沟道700a具有漏极端790 和源极端791。

另外，NAND串700n包含SGS晶体管700和701、虚拟存储器单元702 和703、数据存储器单元704、705、706、707、708、709、710、711、712、 713和714、虚拟存储器单元715和716、以及SGD晶体管717和718。

NAND串710n包含SGS晶体管720和721、虚拟存储器单元722和723、 数据存储器单元724、725、726、727、728、729、730、731、732、733和734、虚拟存储器单元735和736、以及SGD晶体管737和738。

NAND串720n包含SGS晶体管740和741、虚拟存储器单元742和743、 数据存储器单元744、745、746、747、748、749、750、751、752、753和 754、虚拟存储器单元755和756、以及SGD晶体管757和758。

NAND串730n包含SGS晶体管760和761、虚拟存储器单元762和763、 数据存储器单元764、765、766、767、768、769、770、771、772、773和 774、虚拟存储器单元775和776、以及SGD晶体管777和778。

在编程操作期间，最终的Vth分布可以通过使用一遍或多遍编程来实现。 例如，每遍编程可以使用增量步进脉冲编程(incremental step pulse programming)。在一遍编程期间，为所选择的字线进行编程-验证迭代。编程 -验证迭代包括其中将编程电压施加到字线上的编程部分，该部分随后是其 中进行一个或多个验证测试的验证部分。每个被编程状态具有在验证测试中 用于该状态的验证电压。

图8描绘了图7的子区块SB0-SB3的附加的细节。描绘了在每个子区块 中沿着字线在x方向上延伸的示例性存储器单元。为了简单，将每个存储器 单元描绘为立方体。SB0包含NAND串700n、701n、702n和703n。SB1包 含NAND串710n、711n、712n和713n。SB2包含NAND串720n、721n、 722n和723n。SB3包含NAND串730n、731n、732n和733n。将位线连接 到NAND串的集合。例如，将位线BL0连接到NAND串700n、710n、720n 和730n，将位线BL1连接到NAND串701n、711n、721n和731n，将位线 BL2连接到NAND串702n、712n、722n和732n，并且将位线BL3连接到 NAND串703n、713n、723n和733n。可以将感测电路连接到每个位线。例 如，可以将感测电路400、400a、400b、400c分别连接到位线BL0、BL1、 BL2、BL3。NAND串是垂直存储器串的示例，例如从衬底向上延伸的垂直 串。

编程和读取可以对于一个字线和一个子区块中的所选择的单元发生一 次。这允许每个所选择的单元由相应的位线和/或源极线控制。例如，将SB0 中的存储器单元的示例性集合795连接到WLL4。相似地，将包括SB1、SB2、 SB3中的数据存储器单元的集合796、797和798连接到WLL4。

图9描绘了晶片900上不同位置的芯片(集成电路)的示例。每个正方 形代表芯片，诸如示例性芯片901。如所提到的，制造工艺可能导致一个芯 片的不同的子区块、子区块的集合和/或区块中的字线和SGD线电阻的变化。 在一些情况中，具有显著的错位的芯片集中在晶片上的一个位置中。在其它 情况中，错位在整个晶片的芯片中。

图10A描绘了两个子区块当中共享字线层的存储器单元的区块BLK0 的示例性截面图。具体而言，在SB0和SB1当中(在子区块的集合1050中) 共享一个字线层的集合，并且在SB2和SB3当中(在子区块的集合1051中) 共享另一个字线层的集合。在SB1与SB2之间，在区块的两侧和区块的中 间，设置局部互连体(LI)。结合图4所讨论的绝缘区域，为每个子区块设 置单独的SGD层。导电层可以在y方向上具有示例性宽度，例如分别对于 SB0、SB1、SB2和SB3中的SGD层的w1、w2、w3和w4，以及分别对于 子区块的集合1050和1051所共享的字线层的w5和w6。

在该示例中，对于所有字线层，每个子区块的集合内的宽度是统一的。 导电层是伸长的，并且在第一方向(x方向—参见图10C和图10D)上具有 共同的长度L，并且导电层的宽度在第二方向(y方向)上延伸，第二方向 垂直于第一方向，并且垂直于垂直串延伸的方向(z方向)。

图10B描绘了为每个子区块设置字线层的存储器单元的区块BLK0的示 例性截面图。这里，绝缘区域(IR)向下延伸穿过堆叠体，使得字线层在每 个子区块中分开。然而，在图10A和10B中，字线层可以在端部区域结合， 从而可以在区块中共同驱动它们。参见图10C和图10D。在该示例中，对于 所有字线层，每个子区块内的宽度是统一的。

图10C描绘了与图10A一致的区块的集合的透视图。描绘了区块BLK0、 BLK1、BLK2和BLK3。描绘了每个区块中的字线层(WLL)连同示例性 SGD线。在每个子区块中设置一个SGD线。BLK0包含子区块SB0、SB1、 SB2和SB3。每个圆圈代表存储器孔或串。子区块在x方向上伸长，并且实 际上含有数千个存储器串。另外，在y方向上，除了所描绘的那些区块，还将许多更多的区块以行布置在衬底上。字线层和SGD/SGS层可以从行解码 器2001接收电压。还参见图20。描绘了如结合图10A所讨论的相邻子区块 的集合1050和1051。

图10D描绘了与图10B一致的区块的集合的透视图。字线层包括结合 图10B所讨论的对于每个子区块的单独的伸长的部分。

图10E描绘了与图4和图10B的结构一致的沿着字线层(诸如WLL0-WLL10中的任一)的存储器单元的区块BLK0的截面图。字线层1001、 1002、1003和1004是伸长的，并且分别在区块BLK0中对于每个子区块SB0、 SB1、SB2和SB3具有共同的长度L。通过圆圈描绘每个字线层中的存储器 孔或柱(诸如示例性存储器孔1025)。将存储器孔沿着每个字线层的长度以行布置。例如，字线层1001包含存储器孔的行R1-R4。存储器孔交错在相 邻行中以降低字线层的尺寸。字线层1001、1002、1003和1004在y方向上 分别具有宽度w1、w2、w3和w4。在一个示例中，w1>w2并且w3>w4。此 外，在一些情况中，w1和w3大致相等，w2和w4大致相等。长度L在x 方向上。

在该示例中，模式是在区块中更宽的字线层和更窄的字线层交替。此外， 更窄的字线层具有大致相同的宽度w2或w4，更宽的字线层具有大致相同的 宽度w1或w3。宽度是存储器孔的外部的行相对于相邻绝缘填充间隔体或局 部互连体的错位的函数。绝缘填充间隔体或局部互连体是隔离区域的示例。 因此，宽度是存储器孔的外部的行相对于相邻隔离区域的错位的函数。

例如，在字线层1001中，行R1与局部互连体1020的距离为d1，行 R4与绝缘填充间隔体1021的距离为d2。在字线层1002中，行R5与绝缘 填充间隔体1021的距离为d2，行R8与局部互连体1022的距离为d1。在字 线层1003中，行S1与局部互连体1022的距离为d1，行S4与绝缘填充间 隔体1023的距离为d2。在字线层1004中，行S5与绝缘填充间隔体1023 的距离为d2，行S8与局部互连体1024的距离为d1。

在该示例中，在相邻字线层中与隔离区域相邻的存储器孔的行通过基本 共同的量与隔离区域间隔开。例如，R4和R5与绝缘填充间隔体1021间隔 开d2，R8和S1与局部互连体1022间隔开d1，并且S4和S5与绝缘填充间 隔体1023间隔开d2。在字线层宽度中和行与隔离区域之间的间隔中，可能 存在各种其它模式。例如，宽度可以在相邻区块的行上逐步变大或变小。参 见图15A和图15B。

在该示例中，示例性区块包含局部互连体1020、1022和1024，局部互 连体1020、1022和1024在区块的宽度上(在y方向上)与绝缘填充间隔体 1021和1023交替。其它配置也是可能的。

在该示例中，字线层在一个端部由连接器1030连接，连接器1030允许 字线层由公共的电压驱动器驱动。

图10F描绘了与图4和图10A的结构一致的沿着字线层的存储器单元的 区块BLK0的截面图。在该示例中，字线层1040由SB0和SB1共享，并且 字线层1041由SB2和SB3共享。字线层是伸长的并且对于每个子区块具有 共同的长度L。

通过圆圈描绘每个字线层中的存储器孔或柱(诸如示例性存储器孔 1055)。字线层1040和1041分别包含存储器孔的行R1-R8和S1-S8。字线 层1040和1041在y方向上分别具有宽度x5和x6。这些宽度可以根据模式 相同或不同。而且，R1与LI 1020距离x1，R8与LI1022距离x3，S1与 LI 1022距离x2，并且S8与LI 1024距离x4。这些距离可以根据模式相同或 不同。

图11A描绘了连接到字线的存储器单元的集合的示例性阈值电压(Vth) 分布，示出了使用四个数据状态的编程干扰的影响。对于没有编程干扰的被 擦除(Er)状态存储器单元，提供Vth分布1120。三个Vth分布1121、1122 和1123分别代表当它们的Vth分别超过擦除-验证电压VvA、VvB或VvC 时存储器单元所达到的所分配的数据状态A、B、C。该示例使用了四个数 据状态。也可以使用其它数量的数据状态，诸如八个或十六个。使用读取电 压VvA、VvB和VvC从具有该Vth分布的单元的集合中读取数据。在擦除- 验证测试中使用擦除验证电压VvEr以确定是否完成擦除操作。

在一种方法中，存储器单元储存单独的数据的页。例如，对于如该示例 中的每个单元四位，将存在下部页和上部页。使用VrA和VrC读取下部页， 使用VrB读取上部页。对于Er、A、B和C状态的示例性位的编码分别是以 上部页(UP)位/下部页(LP)位的格式的11、10、00和01。

Vth分布1120a代表具有相对较少的编程干扰的量的被擦除状态单元。 编程干扰指存储器单元的无意的编程，并且可以在正在编程所选择的存储器 串中的单元时发生在未选择的存储器串中。当被擦除状态Vth分布的上尾不 超过读取电压VrA时，少量的编程干扰是可接受的。然而，当存在如Vth 分布1120b所描绘的相对较大的编程干扰的量时，可能产生读取错误。在一 些情况中，存在不可校正的读取错误。如下面进一步描述的，例如，结合图 12A和图12B的过程，可以调整SGD晶体管斜降周期，以控制被擦除状态 Vth分布的上尾的位置和读取错误的产生数量。然后可以确定最短可接受的 SGD斜降周期，并且这可以被交叉参考为最短可接受的字线电压斜坡周期。

图11B描绘了示例性编程操作的波形。横轴描绘了编程循环(PL)数目， 并且纵轴描绘了控制栅极或字线电压。通常，编程操作可以涉及将脉冲串施 加到所选择的字线，其中脉冲串包含多个编程循环或编程-验证迭代。编程- 验证迭代的编程部分包括编程电压，并且编程-验证迭代的验证部分包括一 个或多个验证电压，诸如结合图18A-18C所讨论的。

在一种方法中，每个编程电压包含两个步骤。另外，在该示例中使用增 量步进脉冲编程(ISPP)，其中编程电压使用固定的或变化的步长在每个连 续的编程循环中逐步升高。该示例在完成编程的单遍编程中使用ISPP。ISPP 还可以用于多遍操作的每遍编程。

波形1100包含一系列编程电压1101、1102、1103、1104、1105、...1106， 将其施加到所选择的字线用于编程并且将其施加到相关联的非易失性存储 器单元的集合。作为示例，基于正在验证的目标数据状态，可以在每个编程 电压之后提供一个或多个验证电压。可以在编程电压和验证电压之间将0V 施加到所选择的字线。例如，可以在编程电压1101和1102中每一个之后， 分别施加VvA和VvB的A和B状态验证电压(波形1110)。可以在编程电压1103和1104中每一个之后，分别施加VvA、VvB和VvC的A、B和C 状态验证电压(波形1111)。在附加的编程循环之后，可以在最终的编程电 压1106之后施加VvB和VvC的B和C状态验证电压(波形1112)。

编程操作可以使用一遍或多遍编程。一遍编程操作涉及多个编程-验证 操作(或编程循环)的一个序列，该序列从初始的Vpgm电平开始进行，并 且前进到最终的Vpgm电平，直到所选择的存储器单元的集合的阈值电压达 到所分配的数据状态的验证电压。在开始一遍编程时，所有存储器单元可以 初始地处于被擦除状态。在完成一遍编程之后，可以使用在Vth分布之间的 读取电压从存储器单元读取数据。同时，将读取通过电压Vpass(例如，8-10V) 施加到剩余的字线。通过测试给定的存储器单元的Vth是在读取电压的一个 或多个之上或之下，系统可以确定由存储器单元代表的数据状态。这些读取 电压是分界电压，因为它们分界在不同的数据状态的Vth范围之间。

图12A描绘了用于为不同的子区块和/或区块配置不同的电压斜坡周期 的示例性过程。步骤1200包含使用不同的定时参数来确定不同的子区块和/ 或区块的读取错误。定时参数的一个示例是SGD斜降周期，如结合图12B 所讨论的。步骤1201包含基于读取错误而确定最短可接受的定时参数。步 骤1202包含检测相对于衬底上的子区块和/或区块的位置的最短可接受的定 时参数中的模式。参见例如图14A到图15B。块1202a表示该模式在一个区 块内，并且在不同的区块中重复。参加例如图14A和图14B。块1202b表示 该模式在区块的行上延伸。参见例如图15A和图15B。这是沿着行的定时参 数逐步增加和/或减少的示例。

步骤1203包含基于该模式，将存储器器件的控制电路配置为具有子区 块和/或区块的最短可接受的电压斜降周期。例如，这可以是其中感测电压在 字线上斜升的周期。参见例如图17A和18A。可以使用步骤1203a和/或步 骤1203b来实现步骤1203。步骤1203a包含基于子区块的位置为不同的子区 块配置不同的电压斜坡周期。参见例如图14A和图14B。步骤1203b包含基 于区块的位置为不同的区块配置不同的电压斜坡周期。参见例如图15A和图 15B。

图12B描绘了与图12A一致的用于确定区块的每个子区块的最短可接 受的斜降周期的示例性过程。步骤1210包含编程区块中的所选择的子区块。 该步骤还包含对于区块中的未选择的子区块使用初始可允许的SGD晶体管 斜降周期(tSGD)(例如，图18D中的tp6或图18E中的tp8)。这是在未选 择的字线上的Vpass(通过电压)的斜升之前，SGD晶体管的控制栅极电压 所允许的斜降(例如从Vpass到0V)的周期。当编程区块的所选择的子区 块中的存储器串时，区块的剩余未选择的子区块中的存储器串将它们的沟道 区域升压，以防止编程干扰。该升压可以包含在编程电压之前的预充电阶段。 参见例如图18A到图18C。在预充电阶段中，可以通过将SGD控制栅极电 压升高到例如3-4V，使未选择的子区块中的SGD晶体管导通，并且将更小 的电压(例如，2V)施加在位线上。将该电压传输(pass)到未选择的存储 器串的沟道，以将它们升压到大约2V。随后，将SGD控制栅极电压斜降到 例如0V，以将未选择的子区块中的SGD晶体管设置为处于不导电状态，即 使位线电压保持在其被升高的电平。这刚好先于对于未选择的字线的通过电 压的斜升发生。由于电容耦合，该斜升进一步升压了未选择的存储器串的沟 道。

然而，这种电容耦合要求SGD晶体管处于不导通状态。如果斜降未完 全发生，则当初始斜升通过电压时，SGD晶体管可能部分导通。这降低了沟 道中的升压，并且可能导致编程干扰。为了最小化编程时间，所分配的SGD 斜降周期应该尽可能的短，而确保当通过电压开始斜升时，SGD晶体管处于 不导通状态。图12B的过程测试了SGD斜降周期的不同值，直到确定最短 可接受的周期。这又用于设定最佳字线电压斜坡周期，诸如在读取操作或验 证操作中。字线电压斜坡周期也应该尽可能短，而确保电压建立在用于感测 的电平。

预充电还可以发生在所选择的子区块中。还参考图18A到图18C，与未 选择的子区块相比的一个差异在于将SGD控制栅极电压斜降到与位线电压 相当的电平，例如到2V而不是0V。因此根据相应的位线电压(Vbl)可以 将所选择的子区块中的单独的SGD晶体管设定在导通状态或不导通状态。 基于相关联的存储器串是被选择还是未被选择用于在特定编程循环中的编 程，分别将Vbl依次设定为低或高。如果SGD晶体管的控制栅极-漏极电压 超过它的Vth，例如大约1V，则它处于导通状态。

步骤1211包含读取子区块以获得错误计数。在一种方法中，错误计数 涉及由于Vth分布的上尾而被读取为A状态单元的被擦除状态单元。步骤 1210可以涉及子区块中的一个或多个字线的存储器单元的编程，并且步骤 1211可以涉及这些存储器单元的读取。判定步骤1212确定错误计数是否在 阈值之下，诸如ECC过程的可校正错误的最大数量。参见例如图13A。如 果判定步骤1212为否，则在步骤1217处增加斜降周期，并且重复步骤1210与对于子区块的附加的编程。如果判定步骤1212为否，则重复步骤1210以 编程区块中的下一个子区块。如果判定步骤1212为是，则步骤1213将当前 斜降周期储存为最短可接受的tSGD。这个斜降周期，或者用于斜降的所允 许时间，导致可接受的错误的计数。随后，判定步骤1214确定在区块中是 否存在将编程的下一个子区块。例如，可以先编程SB0，而SB1-SB3是未选 择的区块。然后编程SB1，而SB0、SB2和SB3是未选择的区块。然后编程 SB2，而SB0、SB1和SB3是未选择的区块。然后编程SB3，而SB0-SB2是 未选择的区块。

如果判定步骤1214为否，则步骤1215指示该过程完成。如果判定步骤 1214为是，则对于下一个区块重复步骤1210。接下来可以是图12C的过程。

图12C描绘了与图12B一致的用于将控制电路配置为具有对于子区块 中的字线的最短可接受的电压斜坡周期的示例性过程。遵循步骤1220来配 置诸如图10B和图10D中的存储器器件。当为每个子区块设置单独的字线 层时，步骤1220包含基于每个子区块的最短可接受的tSGD，确定每个子区 块的最短可接受的字线电压斜坡周期(tWL)。参见例如图13B。tWL可以 是允许电压在字线上斜升或斜降的周期。步骤1223包含将存储器器件的控制电路配置为具有每个子区块的最短可接受的tWL。在一种可能的方法中， 对于每个子区块，最短可接受的tWL是不同的。在另一种可能的方法中， 对于区块中的两个或多个子区块，最短可接受的tWL是不同的，注意，可 以确定一个或多个字线电压斜坡周期。例如，图17A中对于从0V到VrA的 转变的斜坡周期可以不同于对于从VrA到VrB的转变的斜坡周期。

遵循步骤1221来配置诸如图10A和图10C中的存储器器件。当为子区 块的集合设置公共字线层时，步骤1221包含确定子区块的集合的最短可接 受的tSGD的最大值。例如，对于图10C中的子区块(SB0和SB1)的集合 1050，存在对于SB0的tSGD和对于SB1的tSGD。由于WL电压斜坡周期 应该基于最大的tSGD，选择更大的那一个。步骤1222包含基于每个子区块 的集合的最短可接受的tSGD来确定每个子区块的集合的最短可接受的字线 电压斜坡周期(tWL)。随后是步骤1223。

例如，可以在对于芯片的晶片分类测试期间进行图12B-图12C中的过 程。在另一种方法中，可以在已经将存储器器件传送给终端用户之后，进行 该过程。

当导电层的宽度相对更小并且电阻因此相对更大时，电压斜坡周期相对 更大。子区块的导电层的宽度在沿着行的方向(图16中的y方向)上可以 根据沿着行的重复模式而变化，在这种情况中，电压斜坡周期是该重复模式 的函数。

图13A描绘了与图12B一致的错误计数相对于SGD电压斜降周期的曲 线图，以确定最短可接受的SGD电压斜降周期(tSGD)。如所提到的，图 12B的过程中的tSGD的初始值可能相对较短，使得可能发生过多的读取错 误的量。箭头指示tSGD增量增加，直到错误计数降至最大可允许的错误的 数量之下。在该点处的tSGD处于其最短可接受的值。最大可允许的错误的 量可以对应于使用ECC过程的最大可校正的错误的数量减去裕量。

图13B描绘了与图13A一致的字线电压斜坡周期(tWL)相对于SGD 电压斜降周期(tSGD)的曲线图。使用最短可接受的tSGD，可以确定对应 的最短可接受的tWL。通常，最短可接受的tWL将与最短可接受的tSGD成 比例。tWL可以比tSGD更长、更短或者与tSGD相同。在感测操作期间， 字线电压斜坡的幅度(例如0.5V)通常小于SGD斜降的量(例如，2-3V)。这指示最短可接受的tWL可以小于最短可接受的tSGD。然而，为了感测而 将字线电压建立在精确的电平上的需求可能需要附加的时间。可以通过测试 和实验确定最短可接受的tSGD和最短可接受的tWL之间的最适宜的关系。

理论上，可以进行变化字线电压斜坡周期并且获得错误计数的实验。然 而，图12A和图12B的过程提供了字线电阻的更好的指示，因为它涉及由 编程干扰引起的错误，其中这些错误具有以被擦除状态的上尾的增加的形式 的清楚的信号。由不充足的字线斜升时间引起的错误更可能在不同的数据状 态上扩散。此外，其它因素，诸如被编程状态中的单元的逃逸(detrap)(这 改变了单元的Vth)将使得更难隔离由字线斜坡时间引起的错误。

图14A描绘了与图10E一致的子区块的行的斜坡周期相对于子区块的 曲线图。该示例也与图10B和图10D的存储器器件一致。曲线图1401示出 了对于行中的相邻子区块，tSGD如何在更低值和更高值之间交替，行中的 相邻子区块包含子区块BLK0中的SB0-SB3和BLK1中的SB0a-SB3a。曲线 图1400示出了对于相邻子区块，tWL如何对应于tSGD，并且如何在更低值 与更高值之间交替。在该示例中，tWL>tSGD。然而，在其它可能的实现方 式中，它可以小于或等于tSGD。

子区块的宽度与斜坡周期成反比。因此，随着斜坡周期在更低值与更高 值之间交替，宽度可以分别在更高值与更低值之间交替。

通过由图12B的评估过程检测对于BLK0中的子区块的最短可接受的斜 坡周期的模式，例如，可以对于相邻的BLK1的子区块相似地设定斜坡周期， 而不在BLK1上进行图12B的评估过程。该模式可以是最短可接受的tSGD 和/或最短可接受的tWL的模式，因为它们是对应的模式。这节约了时间， 诸如在对于芯片的晶片分类测试期间。例如，如果测试揭示了BLK0的 SB0-SB3中的低、高、低和高斜坡周期的模式，则可以概括：低、高、低和 高斜坡周期可以用于BK1的SB0a-SB3a而不需要测试BLK1。或者，如果 测试揭示了斜坡周期在连续的区块或子区块上的逐渐减少的模式，则可以将 该趋势扩展为在没有进行测试的相邻区块或子区块中设定斜坡周期。

在该示例中，在沿着行的方向上的子区块的导电层的宽度可以沿着行交 替地相对更大和更小，并且对于导电层的宽度交替地相对更大和更小的子区 块，电压斜坡周期分别对于子区块相对更小和更大。

通常，一个或多个区块(BLK0-BLK31)的子区块(SB0-SB3)在行1600 中与彼此相邻(图16)；该模式指示对于行中的相邻子区块(SB0a-SB3a) 的连续子区块，tSGD的最短值交替地更高和更低，并且随着最短值交替地 更高和更低，对于行中的连续子区块分别将tWL配置为交替地更高和更低。

在另一种方法中，诸如在图15A或图15B中，该模式指示对于该行中 连续的所选择的子区块，tSGD的最短值逐步变大；并且随着最短值逐步变 大，将电压斜坡周期配置为对于行中的连续的所选择的子区块逐步变大。

图14B描绘了子区块的行的斜坡周期相对于子区块的集合的曲线图。该 示例也与图10A和图10C的存储器器件一致。曲线图1411示出了对于行中 的相邻子区块，tSGD如何在更低值和更高值之间交替，行中的相邻子区块 包含子区块BLK0中的SB0-SB3和BLK1中的SB0a-SB3a。然而，也存在tSGD 沿着行增加的趋势。曲线图1410(虚线)示出了tWL如何对应于tSGD。tWL 随着tSGD的增加趋势而增加。此外，单个tWL值用于其中共享字线的子区 块的集合。例如，对于包括子区块SB0和SB1、SB2和SB3、SB0a和SB1a、 以及SB2a和SB3a的集合1050、1051、1052和1053分别使用不同的值。

图15A描绘了斜坡周期相对于区块或区块的组的示例性曲线图。在该示 例中，存在三十二个区块BLK0-BLK31，将这些区块布置在行中，并且与彼 此相邻，诸如在图16中。也如图16中所描绘的，也可以将这些区块分配给 组GRP0-GRP7。曲线图1510示出了一个示例，其中在区块的行的最短可接 受的tSGD中，存在逐步的或逐渐的减小并且然后逐步的增加。对应的曲线 图1500示出了在最短可接受的tWL中存在逐步的减少和然后逐步的增加。 曲线图1511示出了一个示例，其中在区块的行的最短可接受的tSGD中，存 在逐步的减小和然后逐步的增加。对应的曲线图1501示出了在最短可接受 的tWL中存在逐步的增加和然后的减少。

图15B描绘了斜坡周期相对于区块或区块的组的另一个示例性曲线图。 曲线图1530示出了示例，其中在区块的行的最短可接受的tSGD中，存在逐 步的和持续的减少。对应的曲线图1520示出了在tWL中存在逐步的和持续 的减少。曲线图1531示出了示例，其中在区块的行的最短可接受的tSGD中， 存在逐步的和持续的增加。对应的曲线图1521示出了在可接受的tWL中存 在逐步的和持续的增加。

如所提到的，斜坡周期的趋势基于子区块的宽度，由于各种错位和其它 不统一，子区块的宽度可以在制造工艺中变化。本文所描述的技术不需要宽 度的实际测量，但是提供了最适宜的电压斜坡周期，该电压斜坡周期基于宽 度以及影响信号传播时间的电阻和RC(电阻-电容值)时间常数的相关联的 变化。

通过由图12B的评估过程检测对于区块的组的最短可接受的斜坡周期 的模式，例如，可以根据对于相邻区块的模式，来设定最短可接受的斜坡周 期。例如，当一些区块示出了减少的最短可接受的斜坡周期的模式，可以根 据该模式设定对于下一个相邻区块的最短可接受的斜坡周期，例如，略微地 降低。另外，可以在一些区块的组上检测该模式。例如，当一些区块的组示 出了减少的斜坡周期的模式时，可以根据该模式设定对于下一个相邻区块的 组的斜坡周期，例如，略微地降低。在一种方法中，每个组具有相同的区块 的数量。例如，在图16中，将三十二个区块划分成每个组四个区块的八个 组。通过对于组中的区块使用共同的字线斜坡周期，相比于对于每个区块使 用单独的字线斜坡周期，降低了储存在存储器器件中的开销数据 (overheaddata)的量。

在该示例中，子区块的组中导电层的宽度沿着行逐步变大，并且随着宽 度逐步变大，对于组中的子区块，电压斜坡周期逐步变小。

图16描绘了示例性区块BLK0-BLK31的行1600布置成组GRP0-GRP7。 通常将区块在衬底上的平面上的行中相邻于彼此布置。在一些情况中，在衬 底上的不同平面中设置行。区块的错位可以按照行中的区块、或其子区块或 子区块的集合的位置的函数而变化。例如，图14A示出了错位导致对于沿着 行的子区块的交替的更低和更高的宽度。图14B示出了错位导致对于沿着行 的子区块的交替的更低和更高的宽度，但是具有增加的趋势。图15A示出了 错位导致对于沿着行的子区块和区块的逐步更低然后更高、或者更高然后更 低的宽度。图15B示出了错位导致对于沿着行的子区块和区块的逐步地并且 持续地更低或者更高的宽度。

图17A描绘了读取操作中的所选择的字线的示例。图17A-17C中，纵 轴描绘了电压，并且横轴描绘了时间。这是其中存在四个数据状态的读取操 作的示例，并且使用VrA和VrC的读取电压(分界电压)读取更低的数据 的页，与图11A一致。在斜降回到0V之前，所选择的字线电压Vwl_sel从 0V向VrA斜升，然后从VrA向VrC斜升。实线曲线图1700a、1710a、1720a 和1730a代表具有相对较大的宽度并且因此具有相对较低的电阻和相对较快 的字线斜坡时间的子区块的情况。虚线曲线图1700b、1710b、1720b和1730b 代表具有相对较小的宽度并且因此具有相对较高的电阻和相对较慢的字线 斜坡时间的子区块的情况。对于相对较高的电阻的情况的总感测时间t11-t1 大于对于相对较低的电阻的情况的总感测时间t10-t1。

对于曲线图1700a，Vwl_sel在t2处开始从0V向斜升VrA。已经将对于 子区块的字线电压斜坡周期确定为tp0，例如使用图12B的过程，使得感测 在t4＝t2+tp0处发生。感测涉及检测存储器串中的电流。在VrA处的感测之 后，在t5处，Vwl_sel从VrA向VrC斜升。已经将字线电压斜坡周期确定为 tp0a，使得感测发生在t7＝t5+tp0a处。对于Vwl_sel的每个斜升，字线电压 斜坡周期可以是不同的。例如，如果VrC-VrA>VrA-0V，则斜坡周期tp0a可 以大于tp0。或者，为了更简单的实现方式，可以使用共同的字线电压斜坡 周期，使得tp0＝tp0a。曲线图1700a在t8处开始斜降。

对于曲线图1700b，Vwl_sel在t3处开始从0V向VrA斜升。因为更高 的字线电阻，斜升周期比对于曲线图1700a的斜升周期更长。已经将子区块 的字线电压斜坡周期确定为tp1，使得感测发生在t5＝t2+tp1处。在VrA处的 感测之后，在t6处，Vwl_sel从VrA向VrC斜升。已经将字线电压斜坡周期 确定为tp1a，使得感测发生在t9，其中t9-t6＝tp1a。曲线图1700b在t10处开 始斜降。

当子区块具有更大的电阻时，字线电压斜坡周期和读取操作的总时间更 大。电压斜坡周期发生在对于所选择的存储器单元的感测操作中，并且包括 在(a)当电压开始向所选择的字线的分界电平倾斜时的时间(t2或t3；t5 或t6)和(b)当相对于分界电平对于所选择的存储器单元进行感测时的时 间(t4或t5；t7或t9)之间的周期。

图17B描绘了读取操作中未选择的字线的示例性波形。曲线图1710a和 1710b分别针对具有更低或更高的电阻的子区块，并且示出未选择的字线电 压Vwl_unsel在t1处开始从0V向Vpass斜升。由于具有更高的电阻的子区 块的更长的感测时间，对于具有更低或更高的电阻的子区块，斜降分别在t8 或t10处开始。读取操作在t1处开始。

图17C描绘了读取操作中SGD晶体管的示例性波形。曲线图1720a和 1720b分别针对具有更低或更高的电阻的所选择的子区块，并且示出了SGD 控制栅极电压Vsgd例如在t1处开始从0V向3-4V斜升。由于对于具有更高 的电阻的子区块的更长的感测时间，对于具有更低或更高的电阻的子区块， 斜降分别在t8或t10处开始。曲线图1720c针对未选择的子区块，其中Vsgd 可以保持在0V。

图17D描绘了读取操作中连接到所选择的和未选择的存储器串的位线 的示例性波形。位线的电阻不受区块宽度中的变化影响。然而，一些位线电 压转换的定时会改变以适应其它信号(诸如Vsgd)的改变。曲线图1730a 描绘了对于所选择的子区块中的所选择的存储器串的Vbl。例如，在t1处开 始，Vbl从0V向1-2V斜升。由于对于具有更高的电阻的子区块的更长的感 测时间，对于具有更低或更高的电阻的子区块，斜降分别在t8或t10处开始，由曲线图1730d和1730b分别代表。曲线图1730c针对所选择的子区块中的 未选择的存储器串，其中Vbl可以保持在0V处。

一种相关设备包括：衬底上的存储器单元的区块的行；在第一时间(例 如，t1)处启动对于存储器单元的感测操作的装置，该存储器单元连接到区 块的行的区块中的所选择的字线，用于启动的装置包括用于将分界电压施加 到所选择的字线的装置；以及用于在第二时间(t4或t7，t5或t9)处感测存 储器单元的装置，其中第二时间基于区块的行中的区块的位置。另外，存储 器单元可以在区块的子区块中，并且第二时间可以基于区块中的子区块的位 置。

上述装置可以包含例如图1和图2的存储器器件100的部件。例如，功 率控制模块116控制在存储器操作期间供应到字线、选择栅极线和位线的功 率和电压。此外，上述装置可以包含图20的部件，包含解码器、电压驱动 器、开关和通过晶体管。该装置可以进一步包含图1和图2中的控制电路中 的任一个，控制器122，诸如控制电路110和控制器122。

图18A描绘了编程操作中所选择的和未选择的字线的示例性波形。在图 18A-图18C中，纵轴描绘了电压，并且横轴描绘了时间。这是编程操作的示 例，其包含诸如图11B中的编程循环中的预充电阶段、编程阶段和验证阶段。 对于低电阻或高电阻的子区块，预充电阶段分别从t0到t2或从t0到t3。在 该阶段中，使存储器串的SGD晶体管导通以允许字线电压改变存储器串的 沟道。未选择的存储器串则在编程阶段被进一步充电。对于低电阻或高电阻 的子区块，编程阶段分别从t2到t10或从t3到t13。在该阶段，将编程电压 施加到所选择的字线。编程电压可以从0V向Vpass斜升，然后从Vpass向 Vpgm斜升。对于低电阻或高电阻的子区块，验证阶段或测试从t10到t15 或从t13到t18。在该阶段，将一个或多个验证电压施加到所选择的字线。 验证电压可以从0V向VvA斜升，然后从VvA向VvB斜升。在该示例中， 验证电压不包含VvC，因为它在编程操作中早就发生了。还参见图11B。

例如曲线图1800指示Vwl_sel和Vwl_unsel初始地处于0V。曲线图1801 代表对于低电阻的区块的Vwl_sel和Vwl_unsel的斜升。当图18B(曲线1822) 中Vsgd在t2处达到0V时，该斜升开始。曲线图1805代表对于低电阻的区 块的Vwl_sel的第二斜升。该斜升在t6处开始，这是在Vwl_sel在t2处开始 斜升之后的特定时间。Vwl_sel保持在Vpgm，持续指定的持续时间，直到 当它向0V斜降(曲线图1807)时的t9。随后，在t10处开始，Vwl_sel从 0V向VvA斜升(图1809)。字线电压斜坡周期是tp2，使得感测发生在t12 处。在t12a处开始，Vwl_sel从VvA向VvB斜升。字线电压斜坡周期是tp2a， 使得感测发生在t14处。在t15处，Vwl_sel从VvB向0V斜降(曲线图1811)。 VvA和VvB是示例性分界电压。

曲线图1802代表对于高电阻的区块的Vwl_sel和Vwl_unsel的斜升。在 图18B中，该斜升在t3处当Vsgd达到0V时开始(曲线图1823)。曲线图 1806代表对于高电阻的区块的Vwl_sel的第二斜升。该斜升在t8处开始， 这是在Vwl_sel在t3处开始斜升之后的特定时间(曲线图1802)。Vwl_sel 保持在Vpgm，持续指定的持续时间，直到当它向0V斜降(曲线图1808) 时的t11。随后，在t13处开始，Vwl_sel从0V向VvA斜升(图1810)。字 线电压斜坡周期是tp2a，使得感测发生在t14处。在t16a处开始，Vwl_sel 从VvA向VvB斜升。字线电压斜坡周期是tp3a，使得感测发生在t17处。 在t18处，Vwl_sel从VvB向0V斜降(曲线图1812)。

图18B描绘了编程操作中SGD晶体管的示例性波形。如所提到的，在 预充电阶段期间，使SGD晶体管导通。曲线图1820和1821分别针对具有 更低或更高的电阻的所选择的子区块，并且示出SGD控制栅极电压Vsgd例 如在t0处开始从0V向3-4V斜升。在该示例中，对于具有更高或更低的电 阻的子区块，Vsgd在相同的时间斜降。在另一种方法中，对于具有更高的 电阻的子区块，斜降比对于具有更低的电阻的子区块发生地更迟。曲线图 1822和1823分别针对具有更低或更高的电阻的未选择的子区块，并且示出 Vsgd例如在t1处开始向0V斜降。如结合图18A所提到的，将预期Vsgd 达到0V或接近0V的时间分别用于对于具有更低或更高的电阻的子区块在 t2或t3处触发Vwl_sel和Vwl_unsel的斜升。如所提到的，当Vwl_unsel开 始斜升时，SGD晶体管应该是不导通的，使得可以通过电容耦合进一步升压未选择的存储器串的沟道。如图1825所示，未选择的子区块的Vsgd保持在 0V处，直到编程操作的结束。

对于其中发生编程的所选择的区块，曲线图1824示出了Vsgd从其初始 电平略微降低，并且保持在被升高的电平(诸如2V)直到编程操作的结束。 这允许当在当前编程循环中选择串用于编程时，通过将对应的Vbl设定为低 (例如，到0V)使存储器串的SGD晶体管导通；或者当在当前编程循环中 不选择串用于编程时，通过将对应的Vbl设定为高(例如，到2V)使存储 器串的SGD晶体管不导通。曲线图1826和1827分别针对具有更低或更高 的电阻的所选择的子区块，并且分别示出了Vsgd例如在t16或t18处向0V 斜降。

在该示例中，SGD电压斜降周期发生在编程循环中，并且包括在(a) 当电压开始在选择栅极线上斜降以引起漏极端选择栅极晶体管开始从导通 状态向不导通状态转换时的时间(t1)和(b)当通过电压开始在字线上斜升 时的时间(t2或t3)之间的周期。

图18C描绘了在编程操作中连接到所选择的和未选择的存储器串的位 线的示例性波形。曲线图1830示出了Vbl例如在t0处开始从0V向2V斜升。 曲线图1831示出了对于在当前编程循环中所选择用于编程的串，Vbl从t1 处开始从2V向0V斜降，并且如曲线图1833所描绘的，在编程阶段期间保 持在0V。曲线图1832示出了对于在当前编程循环中未选择用于编程的串， 在编程阶段期间，Vbl保持在被升高的电平。

在编程阶段期间，所选择的串的SGD晶体管(在所选择的子区块中) 将具有如曲线图1824所描绘的高Vsgd和如曲线图1833所描述的低Vsgd。 这提供了使SGD晶体管导通的高的栅极到漏极电压。所选择的子区块中的 未选择的串的SGD晶体管将具有如曲线图1824所描绘的高Vsgd(在一个 示例中，由于Vsgd对于子区块中的所有串是共同的)和如曲线图1832所描 绘的高Vbl。这提供了使SGD晶体管不导通的栅极-漏极电压。未选择的子 区块中的(未选择的)串的SGD晶体管将具有如曲线图1825所描绘的低 Vsgd和如曲线图1833所描绘的低Vbl。这提供了使SGD晶体管不导通的栅 极到漏极电压。

在编程阶段之后，将Vbl对于所选择的存储器串设定在如曲线图1837 所描绘的允许感测发生的电平(例如，1-2V)，对于未选择的存储器串设定 在如曲线图1833a所描绘的不允许感测发生的电平(例如，0V)。在一种方 法中，Vbl可以在t9处向这些电平中的任一个斜降(参见曲线图1834)。在 t16处感测对于低电阻的子区块发生之后，Vbl从曲线1837的电平向0V斜 降(曲线图1835)。在t18处感测对于高电阻的子区块发生之后，Vbl从曲线 图1837的电平向0V斜降(曲线图1836)。

图18D描绘了示出与图12B一致的不同的SGD斜降周期的示例性波形， 该示例性波形针对具有相对较低的电阻和相对较快的斜降周期的SGD层。 如所描述的，可以进行其中改变SGD斜降周期和计数读取错误的产生数量 的测试。当读取错误的数量是可接受的时，将对应的斜降周期储存为最短可 接受的SGD斜降周期。在该测试中，Vwl_unsel在特定的时间t3处开始斜 升，并且感测发生在特定的时间t7＝t3+tp7处。

曲线图1850、1851和1852描绘了在Vwl_unsel的斜升之前，分别在t2、 t1和t0处开始的时间段分别为tp6、tp5和tp4的Vsgd的斜降。当Vwl_unsel 开始斜升时，曲线图1850和1851延伸超过t3。这是不可接受的，因为SGD 晶体管可能部分导通，使得降低沟道升压(由于从沟道出来穿过SGD晶体 管进入位线的电流的泄漏)。曲线图1852没有延伸超过t3，使得当Vwl_unsel 开始斜升时，SGD晶体管不导通。沟道升压防止了编程干扰，因此将不被削弱。如在图12B的步骤1214中，因此最短可接受的SGD斜降周期是tp5＝t3-t0。

选择栅极线上的不同的电压斜降周期(tSGD)由tp6、tp5和tp4的周期 表示。这些是在Vwl_unsel开始从0V向Vpass斜升之前，对于SGD控制栅 极电压从升高的电平向0V或接近0V斜降的所允许的时间。在该示例中， 最短可接受的tSGD是tp5。基于此，对于特定的子区块，控制电路知道在 Vwl_unsel开始斜升之前，SGD控制栅极电压应该开始在tp5的时间段开始 斜降。另外，可以确定最短可接受的tWL。因而，例如编程操作或读取操作 的经过时间可以在每个子区块的基础上最小化而避免过多的读取错误。

图18E描绘了示出与图12B一致的不同的SGD斜降周期的示例性波形， 该示例性波形针对具有相对较高的电阻和相对较慢的斜降周期的SGD层。 和以前一样，Vwl_unsel在t3处开始上升。然而，感测比图18D中开始地更 迟，在特定的时间t8＝tp3+tp11处并且tp11>tp7。曲线图1860、1861和1862 描绘了在Vwl_unsel的斜升之前，分别在t1、t0和t0a处开始的时间段分别 为tp8、tp9和t10的Vsgd的斜降。当Vwl_unsel开始斜升时，曲线图1860 和1861延伸超过t3。曲线图1862没有延伸超过t3。因此如在图12B的步骤 1214中的最短可接受的tSGD是tp10＝t3-t0a，因为图18E的更高的子区块的 电阻，tp10比图18D中的tp5更长。

图18F描绘了字线电压，示出了不同的斜升速率。垂直方向表示电压， 并且水平方向表示时间。曲线图1870描绘了相对较快的斜升速率，并且曲 线图1871描绘了相对较慢的斜升速率。如果感测时间是ts，则在曲线图1871 中，在ts之前，字线电压将不会达到Vcgr的所期望的控制栅极读取电平， 使得读取结果将不准确。如所描绘的，感测时间应该是ts1>ts。在另一方面， 在曲线图1870中，在ts之前，字线电压达到Vcgr的所期望的电平，使得读取结果将准确。对于曲线图1870和1871的最适应的斜升时间分别是ts-t0 和ts1-t0。

图19描绘了图1的列控制电路中的感测块51的示例性框图。列控制电 路可以包含多个感测块，其中每个感测块经由相应的位线对于多个存储器单 元进行感测(例如，读取验证或擦除验证操作)。

在一种方法中，感测块包括多个感测电路，也称为感测放大器。每个感 测电路与数据锁存器和高速缓存相关联。例如，示例性感测电路1950a、1951a、 1952a和1953a分别与高速缓存1950c、1951c、1952c和1953c相关联。

在一种方法中，可以使用不同的相应的感测块来感测位线的不同的子集。 这允许与感测电路相关联的处理负载被划分，并由每个感测块中的相应的处 理器处理。例如，感测电路控制器1960可以与感测电路和锁存器的集合(例 如，十六个)通信。感测电路控制器可以包含预充电电路1961，预充电电路 1961向每个感测电路提供电压以设定预充电电压。感测电路控制器还可以包 含存储器1962和处理器1963。

图20描绘了用于向存储器单元的区块提供电压的示例性电路。在该示 例中，行解码器2001向字线和区块的集合2010中的每个区块的选择栅极提 供电压。该集合可以在平面中并且包含区块BLK0到BLK8。行解码器向传 输门管(passgate)2022提供控制信号，控制栅极2022将区块连接到行解码 器。通常，在一个所选择的区块上一次进行例如编程、读取或擦除的操作。 行解码器可以将通用控制线2002连接到局部控制线2003。控制线代表导电路径。在来自电压源2020的通用控制线上提供电压。电压源可以向开关2021 提供电压，开关2021可以连接到通用控制线。将传输门管2024(也称为传 输晶体管或转移晶体管)控制为将来自电压源2020的电压传输(pass)到开 关2021。

例如，电压源2020可以在字线(WL)、SGS控制栅极和SGD控制栅极 上提供电压。

包含行解码器的多个部件可以从诸如状态机112或控制器122的控制器 接收命令，以进行本文所描述的功能。

源极线电压源2030经由控制线2032向源极线/衬底中的扩散区域提供电 压。在一种方法中，源极扩散区域2033对于区块是公共的。位线的集合2042 也由这些区块共享。位线电压源2040向位线提供电压。在一种可能的实现 方式中，电压源2020靠近位线电压源。

已经出于说明和描述的目的给出了本发明的上述详细描述。这并不旨在 穷举或将本发明限制于所公开的确切形式。鉴于上述教导，许多修改和变化 是可能的。选择所描述的实施例是便于最好地阐释本发明的原理及其实际应 用，从而使本领域的其他技术人员能够在各种实施例中和结合适合于预期的 特定使用的各种修改最佳地利用本发明。本发明的范围由所附的权利要求限 定。

Claims (20)

1.一种设备，包括：

多个存储器单元的区块，其中在每个区块中，将所述存储器单元布置成多个子区块中的垂直串，其中每个区块包括垂直地间隔开的导电层，所述垂直地间隔开的导电层包括连接到所述存储器单元的字线，并且将所述多个子区块布置成衬底上的行；以及

控制电路，将所述控制电路配置为具有用于每个子区块的电压斜坡周期，所述用于每个子区块的电压斜坡周期是所述行中的子区块的位置的函数，其中所述电压斜坡周期用于施加到所述导电层中的至少一个的电压。

2.如权利要求1所述的设备，其中：

每个子区块包括单独的字线；并且

所述电压斜坡周期用于每个子区块中的所述单独的字线。

3.如权利要求1所述的设备，其中：

相邻子区块的集合包括共享的字线；并且

所述电压斜坡周期用于相邻子区块的每个集合中的所述共享的字线。

4.如权利要求1所述的设备，其中：

所述电压斜坡周期用于连接到所选择的存储器单元的所选择的字线；并且

所述电压斜坡周期发生在对于所述所选择的存储器单元的感测操作中，并且包括在(a)当所述电压开始向所述所选择的字线上的分界电平倾斜时的时间和(b)当相对于所述分界电平对于所述所选择的存储器单元进行感测时的时间之间的周期。

5.如权利要求1所述的设备，其中：

每个垂直串包括漏极端选择栅极晶体管；

在每个子区块中，所述导电层中的一个包括连接到所述漏极端选择栅极晶体管的选择栅极线；并且

所述电压斜坡周期用于所述选择栅极线。

6.如权利要求5所述的设备，其中：

所述电压斜坡周期发生在编程循环中，并且包括在(a)当所述电压开始在所述选择栅极线上斜降以引起所述漏极端选择栅极晶体管开始从导通状态向不导通状态转换时的时间和(b)当通过电压开始在所述字线上斜升时的时间之间的周期。

7.如权利要求1所述的设备，其中：

所述电压斜坡周期是沿着所述行的重复模式的函数。

8.如权利要求1所述的设备，其中：

所述电压斜坡周期沿着所述行交替地相对更大和相对更小。

9.如权利要求1所述的设备，其中：

所述电压斜坡周期沿着所述行逐步增加。

10.如权利要求1所述的设备，其中：

所述导电层是伸长的，并且在第一方向上具有共同的长度；

所述导电层的宽度在第二方向上延伸，所述第二方向垂直于所述第一方向并且垂直于所述垂直串延伸的方向；

所述宽度沿着所述行变化；并且

所述电压斜坡周期随着所述宽度变化。

11.一种用于配置存储器器件的方法，包括：

对于存储器单元的一个或多个区块的子区块进行多个编程操作，其中将所述存储器单元布置成垂直串，每个垂直串包括漏极端选择栅极晶体管，每个子区块包括垂直地间隔开的导电层，所述导电层包含连接到所述存储器单元的字线和连接到所述漏极端选择栅极晶体管的选择栅极线，并且，将在连接到所述存储器单元的所述字线当中的未选择的字线上的电压的斜升之前的用于未选择的子区块的选择栅极线上的可允许的电压斜降周期设定为在所述编程操作中的每一个中是不同的；

对于所述子区块中的每一个，在每个编程操作之后进行读取操作，获取读取错误的数量的计数，并且确定所述电压斜坡周期的最短值，对于所述电压斜坡周期的最短值，所述读取错误的计数在阈值之下；

相对于衬底上的所述子区块的位置，确定用于所述子区块的所述最短值的模式；以及

将控制电路配置为具有电压斜坡周期，所述控制电路用于涉及存储器单元的另一个区块的子区块的随后的操作中，其中所述配置基于所述模式和相对于所述所选择的子区块的另一个区块的子区块的位置。

12.如权利要求11所述的方法，其中

所述随后的操作包括对于所选择的存储器单元的感测操作，所述所选择的存储器单元连接到所述另一个区块的子区块中的所选择的字线；并且

所述电压斜坡周期包括在(a)当电压开始向所述所选择的字线的分界电平倾斜时的时间和(b)当相对于所述分界电平对于所述所选择的存储器单元进行感测的时间之间的周期。

13.如权利要求11所述的方法，其中

在每个未选择的子区块中，所述可允许的电压斜降周期包括在(a)当电压开始在所述选择栅极线上斜降以引起所述漏极端选择栅极晶体管开始从导通状态向不导通状态转变时的时间和(b)当通过电压开始在所述未选择的字线上开始斜升时的时间之间的周期。

14.如权利要求11所述的方法，其中

所述随后的操作包括对于所选择的存储器单元的编程操作，所述所选择的存储器单元连接到所述另一个区块的子区块中的所选择的字线；并且

所述电压斜坡周期包括在(a)当电压开始在所述另一个区块的子区块中的选择栅极线上斜降以引起所述另一个区块的子区块中的漏极端选择栅极晶体管开始从导电状态向不导电状态转换时的时间与(b)当通过电压开始在所述另一个区块的子区块中的未选择字线上斜升时的时间之间的周期。

15.如权利要求11所述的方法，其中

将所述一个或多个区块的子区块和所述另一个区块的子区块布置成所述衬底上的行；并且

所述另一个区块的子区块的相对于一个或多个区块的所述子区块的位置包括所述行中的所述另一个区块的子区块的位置。

16.如权利要求15所述的方法，其中

所述一个或多个区块的子区块在所述行中彼此相邻；

所述模式指示对于所述行中的相邻子区块的连续子区块，所述最短值交替地更高和更低；并且

所述电压斜坡周期配置为对于所述行中的连续子区块是交替地更高和更低的。

17.如权利要求15所述的方法，其中

所述模式指示对于所述行中的连续的所选择的子区块，所述最短值逐步变大；并且

所述电压斜坡周期配置为随着所述最短值逐步变大而对于所述行中的连续的所选择的子区块逐步变大。

18.一种设备，包括：

衬底上的存储器单元的区块的行；

用于在第一时间处启动对于存储器单元的感测操作的装置，所述存储器单元连接到在所述区块的行的区块中的所选择的字线，所述用于启动的装置包括用于将分界电压施加到所述所选择的字线的装置；以及

用于在第二时间处感测所述存储器单元的装置，其中所述第二时间基于所述区块的行中的区块的位置。

19.如权利要求18所述的设备，其中：

所述存储器单元在所述区块的子区块中；并且

所述第二时间基于所述区块中的子区块的位置。

20.如权利要求18所述的设备，其中：

在读取操作或验证操作中将所述分界电压施加到所述所选择的字线上。