CN113168881A - 检测存储器设备中字线与源极线之间的短路及恢复方法 - Google Patents

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Abstract

本发明描述了用于检测存储器设备中字线和源极线之间短路的技术，以及用于从此类短路恢复的方法。在一个方面，当选定的字线在异常低数量的编程循环之后完成编程时，在编程操作中检测短路。执行进一步检查以确认存在短路。然后擦除短路字线并对先前编程的字线执行恢复读取。在另一方面，在读取操作中检测到短路。

Description

检测存储器设备中字线与源极线之间的短路及恢复方法
背景技术
本技术涉及存储器设备的操作。
半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。
电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可垂直布置在三维(3D)堆叠的存储器结构中，或者水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。
存储器设备包括存储器单元，这些存储器单元可被串联布置成NAND串(例如，NAND链)，例如，其中选择栅极晶体管设置在NAND串的末端以选择性地将NAND串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。
附图说明
图1是示例性存储器设备的框图。
图2是描绘图1的感测块51的一个实施方案的框图。
图3描绘了图1的用于将电压提供给存储器单元的块的功率控制模块115的示例性具体实施。
图4是存储器设备500的透视图，该存储器设备包括图1的存储器结构126的示例性3D配置中的一组块。
图5描绘了示例性晶体管520。
图6A描绘了图4的BLK0的一部分的示例性截面视图，其包括NAND串700n和710n。
图6B描绘了图6A的堆叠的区622的近距离视图。
图7A描绘了与图4和图6A一致的块BLK0中的NAND串的示例性视图。
图7B描绘了与图7A一致的子块和字线中的存储器单元的示例性布置。
图8A描绘了与图6A一致的存储器单元的块BLK0的示例性横截面视图。
图8B描绘了图8A的块BLK0的示例性顶视图。
图9A描绘了具有每单元三位和八个数据状态的一组存储器单元的示例性Vth分布。
图9B描绘了一组虚设存储器单元或选择栅极晶体管的示例性Vth分布910和911，其分别不具有和具有到源极线的字线短路。
图10A描绘了与图9A一致的编程操作中使用的示例性电压信号。
图10B描绘了在图10A的不同编程循环中使用的验证电压的示例。
图11A描绘了示例性编程操作的流程图，其中检测到字线和源极线之间的短路，并且执行对应的恢复过程。
图11B描绘了与图11A的步骤1105一致的用于确定源极线是否短路到字线中的一个字线并且识别短路字线的示例性过程的流程图。
图11C描绘了用于执行与图11A的步骤1106一致的恢复操作的示例性过程的流程图。
图11D描绘了与图11C的步骤1131一致的块中的提交的和未提交的字线的示例。
图11E描绘了与图11C的步骤1130一致的用于擦除短路字线的示例性过程的流程图，其中执行GIDL擦除。
图11F描绘了与图11C的步骤1130一致的用于擦除短路字线的示例性过程的流程图，其中执行沟道梯度擦除。
图11G描绘了与图11C的步骤1131一致的用于读取所提交字线的数据的示例性过程的流程图，所提交的字线在短路字线之前进行编程。
图12A描绘了示例性读取操作的流程图，其中检测到字线与源极线之间的短路，并且执行对应的恢复过程。
图12B描绘了与图12A的步骤1209一致的用于检测短路字线的示例性过程的流程图。
图12C描绘了与图12A的步骤1209一致的用于检测短路字线的另一示例性过程的流程图。
图13A至图13D描绘了与图11A一致的可在编程操作中使用的电压信号的示例。
图13A描绘了施加到选定字线的电压。
图13B描绘了施加到未选定字线的电压。
图13C描绘了施加到选择栅极晶体管的电压。
图13D描绘了施加到位线的电压。
图13E描绘了施加到源极线的电压。
图14A至图14D描绘了与图11G一致的可在恢复读取操作中使用的电压信号的示例。
图14A描绘了施加到选定字线的电压。
图14B描绘了施加到未选定字线的电压。
图14C描绘了施加到选择栅极晶体管的电压。
图14D描绘了施加到位线的电压。
图14E描绘了施加到源极线的电压。
图15A至图15D描绘了与图12B和图12C一致的可在读取操作中使用的电压信号的示例。
图15A描绘了施加到选定字线的电压。
图15B描绘了施加到未选定字线的电压。
图15C描绘了施加到选择栅极晶体管的电压。
图15D描绘了施加到位线的电压。
图15E描绘了施加到源极线的电压。
图16A至图16C描绘了与图11E和图11F一致的可在擦除操作中使用的电压信号的示例。
图16A描绘了擦除脉冲的示例性序列。
图16B描绘了用于短路字线的擦除-验证电压的示例性序列。
图16C描绘了沟道电压的示例。
图17A描绘了示例性NAND串1710及其沟道1711，示出了与图11E一致的擦除操作中的电压。
图17B描绘了图17A的沟道中的电压。
图17C描绘了图17A的NAND串，示出了与图11E的步骤1156和图11F的步骤1164一致的擦除-验证操作中的电压。
图18A描绘了与图11F一致的擦除操作期间的NAND串的示例。
图18B描绘了图18A的沟道中的电压。
图19描绘了图17A的NAND串，示出了与图11G一致的恢复读取操作中的电压。
具体实施方式
本发明描绘了用于检测存储器设备中的字线与源极线之间的短路的装置和技术，以及用于从此类短路恢复的方法。
在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括：一个或多个漏极端选择栅极晶体管(称为SGD晶体管)之间串联连接的多个存储器单元，其位于NAND串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为SGS晶体管)，其位于NAND串或其他存储器串或连接存储器单元组连接到源极线的源极端上。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。
在3D存储器结构中，存储器单元可被布置以堆叠的垂直NAND串，其中该堆叠包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个NAND串可具有与字线相交以形成存储器单元的柱的形状。在2D存储器结构中，存储器单元可布置在基板上的水平NAND串中。
在擦除操作中擦除一块存储器单元之后，可以进行编程。在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可从块的源极侧的字线开始，并前进到块的漏极侧的字线，一次一条字线。编程操作可包括一组或多组增加编程电压或脉冲，在相应的编程循环或编程-验证迭代中将该一组或多组增加编程电压或脉冲施加到字线，诸如图10A和图10B中所描绘的那样。可在每个编程电压之后执行验证测试以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。
每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除(Er)状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位的存储器设备中，存在四种数据状态，包括擦除状态和三种编程数据状态，该三种编程数据状态被称为A数据状态、B数据状态和C数据状态。在每单元三位的存储器设备中，存在八种数据状态，包括擦除状态和七种编程数据状态，该七种编程数据状态是指A数据状态、B数据状态、C数据状态、D数据状态、E数据状态、F数据状态和G数据状态(参见图9A)。在每单元四位的存储器设备中，存在十六种数据状态，包括擦除状态S0和十五种数据状态S1-S15。每个数据状态可以由存储器单元中的一系列阈值电压(Vth)表示。
在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可以涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态(打开)还是非导电状态(关闭)。如果单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。此外，在读取操作期间，未选定字线的电压斜升到读取通过电平或导通电平，该读取通过电平或导通电平足够高以至将未选定存储器单元置于强导电状态以避免干扰选定存储器单元的感测。正被编程或读取的字线被称为选定字线WLn。
然而，可在存储器设备中形成短路。例如，由于许多编程-擦除循环引起的应力可导致字线与局部互连件之间的电流泄漏，最终导致短路。局部互连件继而连接到源极线诸如基板，使得短路位于字线与源极线之间。参见图8A中的示例性短路888。短路对用户数据的完整性具有严重影响。例如，如果在短路发生之后对数据进行编程，则存储器单元的Vth将会看起来高于存储器单元实际的Vth，由此使得编程操作完成并且发出错误的编程通过状态。该数据将被错误地写入并且不能恢复。
另外，由于短路字线电压的电压受到基板电压下拉并且不能增加到读取通过电压，因此短路发生之前编程的数据不能回读。相反，受影响块中的所有NAND串将会是非导电的。这可能导致不可校正的读取错误。对短路的早期检测是重要的。
本文提供的技术解决了上述及其他问题。在一种方法中，在块的编程期间，检测字线与源极线之间的短路。当选定的字线WLn在异常低数量的编程循环之后完成编程时，执行进一步检查以确认存在短路。该检查可涉及读取虚设存储器单元或选择栅极晶体管的上尾Vth，因为这些存储器单元和晶体管具有通常不改变的明确限定的Vth范围。短路将导致上尾Vth高于法线。参见图9B。
如果确认短路，则识别短路字线。选定的字线可以是也可以不是短路字线，这取决于在检测到异常低数量的编程循环时对哪个子块进行编程。如果正编程的子块是一组子块中的第一个编程子块，则短路字线是最近先前编程的字线WLn-1。如果正编程的子块不是一组子块中的第一编程子块，则短路字线是选定的字线WLn。这是因为在编程操作结束时，短路通常将在编程电压处于高电平时发生。例如，在图7B中，假设当WL6正在SB0中编程时，检测到异常低数量的编程循环。那么，短路字线是WL5。假设短路在SB3中WL5的编程成功完成时发生。那么，在下一个所编程字线和子块(分别为WL6和SB0)进行编程期间，完全实现短路的效果。
在其他情况下，如果选定子块不是子块集中的第一编程子块，则短路字线是选定字线WLn。例如，在图7B中，假设在SB1中正编程WL6时检测到异常低数量的编程循环。那么，短路字线是WL6。假设短路在SB0中的WL6的编程成功完成时发生。那么，在下一个所编程子块(SB1)中的WL6的部分进行编程期间，完全实现短路的效果。
为了从短路恢复，短路字线擦除使得其Vth低于读取操作中Vsl的电平Vcelsrc。一种用于擦除的技术涉及在SGD晶体管处执行栅极诱导漏极泄漏(GIDL)擦除。在这种情况下，NAND串的沟道通过以通过GIDL生成空穴的方式偏压SGD晶体管来充电。参见图17A和图17B。这可涉及将擦除电压施加到连接到SGD晶体管的漏极的位线，以及将控制栅极电压施加到SGD晶体管，以向SGD晶体管提供约8V-10V的反向偏压。
另一种用于擦除的技术涉及使沟道电压浮动并将擦除电压施加到除短路字线之外的字线。这产生了生成电子-空穴对的沟道梯度，其中空穴为与短路字线相邻的沟道区充电。参见图18A和图18B。这些方法相比于擦除技术是有用的，擦除技术依赖于将擦除电压施加到源极线。此类技术在字线与源极线短路时不起作用。
在另一方面，在读取操作中检测到短路。当在读取字线之后检测到不可校正的读取错误时，执行用于检测短路字线的过程。短路字线可为块中的任何字线。该过程可涉及在对导电NAND串的数量进行计数时单独感测字线。在感测期间，将等于Vsl的电压施加到所感测的字线。当导电NAND串的数量高于阈值时，则认为当前感测到的字线是短路字线。
这些和其他特征将在下文进一步讨论。
图1是示例性存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108或芯片包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读/写电路128包括多个感测块51、52、53(感测电路)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。
存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。
控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且其包括状态机、片上地址解码器114和功率控制模块115(功率控制电路)。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。
片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。功率控制模块115控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。还可参见图3。在一种方法中，感测块可包括位线驱动器。
在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可以包括以下中的任何一者或其组合：控制电路110、状态机112、解码器114和132、功率控制模块115、感测块51、52…53、读/写电路128、控制器122等。
片外控制器122(在一个实施方案中是电路)可以包括处理器122e、存储设备(存储器)诸如ROM 122a和RAM 122b以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。RAM 122b可为DRAM，其包括用于未提交数据的存储位置122c。在编程期间，要编程的数据的副本存储在存储位置122c中，直到编程成功完成。响应于成功完成，数据从该存储位置中擦除并提交或释放到存储器单元块。如果随后在块中检测到问题诸如短路，则恢复所提交数据的唯一机会便是将其从块中恢复。然而，如果在提交数据之前检测到问题，则其仍然存在于存储位置中并且可容易地重新写入另一个块。存储位置122c可以存储数据的一个或多个字线。例如，对于字线WL0-WL95，存储位置可以存储数据的16个字线值。参见图11D。因此，对块的编程可涉及将WL0至WL15的数据从主机传输到存储位置122c，然后将其写入块中的对应字线。一旦提交这些字线的数据，就将WL16-WL31的数据从主机传输到存储位置122c，然后写入块中的对应字线。该过程针对WL32-WL47、WL48-WL63、WL63-WL79和WL80-WL95的数据相应地进行。
假设当在写入WL16-WL31中的字线中的一个字线时检测到短路。由于针对这些字线的数据尚未提交，因此可容易地从存储位置访问并重新写入另一个块。然而，已经提交了WL0至WL15的数据，因此必须读取这些字线，以使用本文公开的技术恢复数据。
还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。
存储设备包括代码诸如一组指令，并且处理器可以操作以执行该组指令从而提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。
例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122e从ROM 122a或存储设备126a取出引导代码以供执行，并且该引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。
一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行用于执行本文所述的功能的指令。
在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。
除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。
半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备、非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以认为是EEPROM的子组)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。
该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。
多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。
NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。
位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。
在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可以包括半导体，诸如硅。
存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。
布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。
作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。
以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。
通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。
2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。
通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。
本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。
图2是描绘图1的感测块51的一个实施方案的框图。单独感测块51被划分为称为感测电路60-63或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，将存在用于每个位线/NAND串的单独感测电路和用于一组多个(例如，四个或八个)感测电路的一个公共管理电路190。组中的每个感测电路经由数据总线172与相关联的管理电路通信。因此，存在与一组存储元件(存储器单元)的感测电路通信的一个或多个管理电路。
作为示例，感测电路60包括感测电路170，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。感测可以在读取或验证操作中发生。在编程操作中施加编程电压期间，感测电路还供应位线电压。
感测电路可以包括Vbl选择器173、感测节点171、比较电路175和跳闸锁存器174。在施加编程电压期间，Vbl选择器173可将Vbl_inh(例如，2V)传输到与禁止编程的存储器单元连接的位线，或者将0V传输到与当前编程循环中正编程的存储器单元连接的位线。通过将晶体管的控制栅极电压设置得足够高(例如，高于从Vbl选择器传输的Vbl)，晶体管55(例如，nMOS)可被配置作为传输栅极以传输来自Vbl选择器173的Vbl。例如，选择器56可以将电源电压Vdd(例如3V-4V)传输到晶体管55的控制栅极。
在诸如读取的感测操作和验证操作期间，由晶体管55基于由选择器56传输的电压来设置位线电压。位线电压大致等于晶体管的控制栅极电压减去其Vth(例如，1V)。例如，如果由选择器56传输Vbl+Vth，则位线电压将为Vbl。这假设源极线为0V。晶体管55根据控制栅极电压钳位位线电压并且作为源极跟随器而不是传输栅极。Vbl选择器173可以传输相对较高的电压诸如Vdd，其高于晶体管55上的控制栅极电压以提供源极跟随器模式。在感测期间，晶体管55因此对位线充电。
在一种方法中，每个感测电路的选择器56可以与其他感测电路的选择器分开控制，以传输Vbl或Vdd。每个感测电路的Vbl选择器173也可以与其他感测电路的Vbl选择器分开控制。
在感测期间，感测节点171被充电直到初始电压，诸如3V。然后，感测节点经由晶体管55连接到位线，并且感测节点的衰减量用于确定存储器单元是处于导电状态还是非导电状态。比较电路175用于在感测时将感测节点电压与跳闸电压进行比较。如果感测节点电压衰减到低于跳闸电压Vtrip，则存储器单元处于导电状态并且其Vth等于或低于验证信号的电压。如果感测节点电压未衰减到低于Vtrip，则存储器单元处于非导电状态并且其Vth高于验证信号的电压。感测电路60包括由比较电路175基于存储器单元是处于导电状态还是非导电状态而设置的跳闸锁存器174。跳闸锁存器中的数据可以是由处理器192读取的位。
管理电路190包括处理器192、四组示例性数据锁存器194-197、以及联接在数据锁存器组194与数据总线120之间的I/O接口196。可以为每个感测电路提供一组三个数据锁存器，例如，包括单独锁存器LDL、MDL和UDL。在一些情况下，可以使用不同数量的数据锁存器。在每单元三位的实施方案中，LDL存储用于下页数据的位，MDL存储用于中间页数据的位，并且UDL存储用于上页数据的位。
处理器192执行计算，诸如确定存储在已感测的存储器单元中的数据以及将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读操作期间存储由处理器192确定的数据位，并且在编程操作期间存储从数据总线120导入的数据位，这些数据位表示要编程到存储器中的写入数据。I/O接口196提供数据锁存器194-197和数据总线120之间的接口。
在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储器单元提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线172从感测电路提供给处理器192。此时，处理器192通过考虑感测电路的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，该处理器计算存储器状态的二进制编码，并将所得到的数据位存储到数据锁存器194-197中。
一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得输出线中的每条输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证测试期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的水平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测电路通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。
在存储器单元的编程或验证操作期间，要编程的数据(写入数据)存储在来自数据总线120的数据锁存器组194-197中。
在状态机的控制下，编程操作将一系列编程电压脉冲施加到所寻址的存储器单元的控制栅极。每个电压脉冲的幅值可以在处理中从先前编程脉冲逐步增加一个步长，该处理被称为增量步进脉冲编程。每个编程电压之后是验证操作以确定存储器单元是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192将位线设置为编程禁止模式，诸如通过更新其锁存器。即使将附加的编程脉冲施加到其控制栅极，这也禁止耦接到位线的存储器单元进一步编程。
每组数据锁存器194-197可被实现为每个感测电路的数据锁存器的堆叠。在一个实施方案中，每个感测电路60有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线120的串行数据，反之亦然。对应于存储器单元的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读/写电路模块组被调整，使得其数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。
数据锁存器指示相关存储器单元何时达到编程操作的某些里程碑。例如，锁存器可识别存储器单元的Vth低于特定验证电压。数据锁存器指示存储器单元当前是否存储来自一页数据的一个或多个位。例如，LDL锁存器可以用于存储下页数据。当下页位存储在相关联的存储器单元中时，LDL锁存器被翻转(例如，从0到1)。对于每单元三位，当分别将中间或上页位存储在相关联的存储器单元中时，翻转MDL或UDL锁存器。这在相关联的存储器单元完成编程时发生。
图3描绘了图1的用于将电压提供给存储器单元的块的功率控制模块115的示例性具体实施。在该示例中，存储器结构126包括四个相关块BLK_0至BLK_3的组410，以及四个相关块BLK_4至BLK_7的另一组411。块可以在一个或多个平面中。图1的行解码器124经由传输晶体管422向字线和每个块的选择栅极提供电压。行解码器向传输晶体管提供控制信号，该传输晶体管将块连接到行解码器。在一种方法中，每组块的传输晶体管由公共控制栅极电压控制。因此，一组块的传输晶体管在给定时间全部导通或截止。如果传输晶体管导通，则来自行解码器的电压被提供给相应控制栅极线或字线。如果传输晶体管截止，则行解码器与相应的控制栅极线或字线断开，使得电压在相应的控制栅极线或字线上浮动。
例如，控制栅极线412连接到传输晶体管组413、414、415和416，其进而分别连接到控制栅极线BLK_4、BLK_5、BLK_6和BLK_7。控制栅极线417连接到传输晶体管组418、419、420和421，其进而分别连接到控制栅极线BLK_0、BLK_1、BLK_2和BLK_3。
通常，一次在一个选定块上以及在块的一个选定子块上执行编程或读取操作。可以在选定块或子块上执行擦除操作。行解码器可将全局控制线402连接到本地控制线403。控制线表示导电路径。在许多电压驱动器的全局控制线上提供电压。一些电压驱动器可以向连接到全局控制线的开关450提供电压。控制传输晶体管424以将电压从电压驱动器传输到开关450。
电压驱动器可以包括：选定数据字线(WL)驱动器447，其在编程或读取操作期间选择的数据字线上提供电压；未选定数据字线的驱动器448、448a和448b；以及虚设字线驱动器449和449a，其分别在虚设字线WLDD和WLDS上提供电压，在图6A中。
电压驱动器还可包括用于每个子块的单独SGS和SGD驱动器。例如，SGS驱动器445、445a、445b和445c，以及SGD驱动器446、446a、446b和446c可分别提供用于SB0、SB1、SB2和SB3，诸如在图7A中。在另一个选项中，一个SGS驱动程序对于块中的不同子块是公共的。
包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。
阱电压驱动器430经由控制线432向基板中的阱区611b(图6A)提供电压Vsl。在一种方法中，阱区611a对于块是共同的。块也共享一组位线442。位线电压驱动器440向位线提供电压。在诸如图4至图8B中示出的堆叠存储器设备中，多组连接的存储器单元可以被布置在NAND串中，该NAND串从基板垂直向上延伸。在一种方法中，每个NAND串的底部(或源极端)与基板例如阱区接触，并且每个NAND串的顶端(或漏极端)连接到相应的位线。
图4是存储器设备500的透视图，该存储器设备包括图1的存储器结构126的示例性3D配置中的一组块。在基板上的是存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域502中。在存储器设备的上部区域503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。
在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。
图5描绘了示例性晶体管520。晶体管包括控制栅极CG、漏极D、源极S和沟道CH，并且例如可以表示存储器单元或选择栅极晶体管。晶体管的漏极端任选地经由NAND串中的一个或多个其他晶体管连接到位线BL，并且晶体管的源极端任选地经由NAND串中的一个或多个其他晶体管连接到源极线SL。
图6A描绘了图4的BLK0的一部分的示例性截面视图，其包括NAND串700n和710n。在该示例中，NAND串700n和710n在不同的子块中。该块包括交替的导电层(字线层)和介电层的堆叠610。这些层可以是矩形板，其具有z方向上的高度、y方向上的宽度和x方向上的长度。
该堆叠被描绘为包括一层但可以可选地包括一层或多层交替的导电层和介电层。堆叠包括一组交替的导电和介电层，其中在制造过程中形成存储器孔。
导电层包括SGS、WLDS、WL0-WL95、WLDD和SGD(0)。WLDS和WLDD是连接到虚设存储器单元的虚设字线或导电层，其不具有存储用户数据的资格。虚设存储器单元可以具有与数据存储器单元相同的结构，但控制器认为该存储器单元无资格存储包括用户数据的任何类型的数据。可以在存储器单元的NAND串的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。WL0-WL95是连接到数据存储器单元的数据字线，其有资格存储用户数据。仅作为示例，堆叠包括九十六个数据字线。DL是示例性介电层。
描绘了堆叠的顶部653和底部650。WL95是最顶部的数据字线或导电层，并且WL0是最底部的数据字线或导电层。
NAND串各自包括存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。例如，在图6B中更详细地示出了堆叠的区622。
堆叠在基板611上形成。在一种方法中，阱区611a(还可参见图3)是基板中的n型源极扩散层或阱。阱区与块中的每串存储器单元的源极端接触。在一个可能的具体实施中，n型阱区611a继而在p型阱区611b中形成，该p型阱区继而在n型阱区611c中形成，该n型阱区继而在p型半导体基板611d中形成。在一种方法中，n型源极扩散层可以由平面中的所有块共享，并且形成向每个NAND串的源极端提供电压的源极线SL。
NAND串700n在堆叠610的底部616b处具有源极端613，并且在堆叠的顶部616a处具有漏极端615。金属填充的狭缝可以跨堆叠周期性地提供，作为延伸穿过堆叠的局部互连件，诸如以将源极线连接到堆叠上方的线。描绘了示例性局部互连件853。狭缝可以在形成字线期间使用，并且随后用金属填充。通孔可以在一端处连接到NAND串的漏极端，而在另一端处连接到位线。
在一种方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠，并且存储器单元布置在堆叠中的垂直延伸的存储器孔中。
在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压驱动器的水平路径。
图6B描绘了图6A的堆叠的区622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。分别描绘了连接到SGD(0)的SGD晶体管716，连接到WLDD的虚设存储器单元715和连接到WL93-WL95的数据存储器单元712-714。
多个层可沿着存储器孔629的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积。例如，由存储器孔内的材料形成的每个柱685或列可包括阻挡氧化物层663、电荷俘获层664或膜，诸如氮化硅(Si3N4)或其他氮化物、隧道层665(例如，栅极氧化物)、沟道660(例如，包括多晶硅)和电介质核心666(例如，包括二氧化硅)。字线层可包括金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供了控制栅极690-694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。
每个NAND串或每组连接的晶体管包括从一个或多个源极端选择栅极晶体管连续延伸到一个或多个漏极端选择栅极晶体管的沟道。例如，沟道700a、710a、720a和730a分别在NAND串700n、710n、720n和730n中从每个NAND串的源极端到漏极端连续延伸。
存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。
NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。
当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。参见图6C至图6F。在擦除操作期间，电子返回到沟道。
虽然以上示例涉及具有垂直延伸的NAND串的3D存储器设备，但是本文提供的技术也适用于其中NAND串在基板上水平延伸的2D存储器设备。2D和3D NAND串都可以具有带有晶界陷阱的多晶硅沟道。而且，这些技术也可以应用于具有其他沟道材料的存储器设备。
应当注意，本文描述的用于使用状态机来实现不同模式的技术与包括图4至图8B的3D存储器设备和2D存储器设备的各种类型的存储器设备兼容。
图7A描绘了与图4和图6A一致的块BLK0中的NAND串的示例性视图。NAND串以3D配置布置在块的子块中。每个子块包括多个NAND串，其中描绘了一个示例NAND串。例如，SB0、SB1、SB2和SB3分别包括示例NAND串700n、710n、720n和730n。NAND串具有与图6A一致的数据字线、虚设字线和选择栅极线。每个子块包括一组NAND串，该组NAND串在x方向上延伸并且具有公共SGD线或控制栅极层。NAND串700n、710n、720n和730n分别位于子块SB0、SB1、SB2和SB3中。可以基于字线编程顺序来进行块的编程。一个选项是在对下一字线的存储器单元编程之前，对位于不同子块中的不同字线部分中的存储器单元进行编程，一次一个子块。例如，这可以涉及在SB0、SB1、SB2和SB2中对WL0编程，然后在SB0、SB1、SB2和SB2中对WL1编程，依此类推。还可参见图7B。例如，字线编程顺序可以从WL0(源极端字线)开始，并且在WL95(漏极端字线)结束。
NAND串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。附加地，NAND串700n包括SGS晶体管701、虚设存储器单元702、数据存储器单元703-714、虚设存储器单元715和SGD晶体管716。NAND串710n包括SGS晶体管721、虚设存储器单元722、数据存储器单元723-734、虚设存储器单元735和SGD晶体管736。NAND串720n包括SGS晶体管741、虚设存储器单元742、数据存储器单元743-754、虚设存储器单元755和SGD晶体管756。NAND串730n包括SGS晶体管761、虚设存储器单元762、数据存储器单元763-774、虚设存储器单元775和SGD晶体管776。
该示例描绘了每个NAND串的漏极端处的一个SGD晶体管，以及每个NAND串的源极端处的一个SGS晶体管。在一种方法中，SB0、SB1、SB2和SB3中的SGD晶体管可以分别由单独的控制线SGD(0)、SGD(1)、SGD(2)和SGD(3)驱动。在另一种方法中，可以在NAND串中提供多个SGD和/或SGS晶体管。
图7B描绘了与图7A一致的子块和字线中的存储器单元的示例性布置。WL0分别包括SB0-SB3中的多组存储器单元800-803。WL0-WL7分别包括SB0-SB3中的多组存储器单元800-803、804-807、808-811、812-815、816-819、820-823、824-827和828-831。WL92-WL95分别包括SB0-SB3中的多组存储器单元832-835、836-839、840-843和844-847。
如所提及的，短路字线在编程期间的标识基于子块位置，该子块位置使用异常低数量的编程循环来完成编程，该编程循环用于完成编程。例如，在图7B中，假设在SB0中对WL6的该组存储器单元824正编程时检测到异常低数量的编程循环。那么，短路字线是WL5。在另一个示例中，当WL6的存储器单元组825-827中的任一个分别在SB1至SB3中正编程时，检测到异常低数量的编程循环。那么，短路字线是WL6。
图8A描绘了与图6A一致的存储器单元的块BLK0的示例性横截面视图。区域850对应于图6A中的块的部分。该块包括多个控制栅极层，该多个控制栅极层竖直地间隔开并由介电层(未示出)隔开。该控制栅极层包括数据字线层WL0-WL95、虚设字线层WLDS和WLDD，以及选择栅极层SGS和SGD。每层具有矩形板的形状。另外，分别在每个子块SB0-SB3中提供单独的SGD层SGD(0)-SGD(3)。
该块包括局部互连件(LI)851、853和855。LI 851和855位于块的相对边缘处，并且LI 853位于块的中间。局部互连件可周期性地设置在块中，通常设置在块的边缘处和内部区中。另外，隔离区852将SGD(0)和SGD(1)层分开，并且隔离区854将SGD(2)和SGD(3)层分开。
局部互连件851可包含导电材料851b，诸如由绝缘材料851a环绕的金属，以防止与相邻字线的金属导电。局部互连件在其底部851c处连接到基板的阱区611a(图6A)。基板是源极线的一个示例，例如，连接到NAND串的源极端的导电路径。在其他存储器设备架构中，源极线可与基板分开。例如，在阵列下的CMOS或阵列架构下的电路中，源极线不再连接到基板，但字线与源极线的短路仍可发生。当字线与源极线间发生短路时，穿过绝缘材料形成导电路径。描绘了位于局部互连件851和WL5之间的示例性短路888。
每个虚设字线层和数据字线层跨块的所有子块延伸。局部互连件853仅部分地中断字线层。在一种方法中，每个SGS层还可以在块的所有子块上延伸。
图8B描绘了图8A的块BLK0的示例性顶视图。描绘了SGD(0)-SGD(3)的SGD层，连同局部互连件851、853和855以及隔离区852和854。每个SGD层具有穿过其的多个存储器孔或NAND串。每个圆表示存储器孔或串的横截面。多个位线BL0至BL31在存储器孔上方、在堆叠的顶部上延伸。每个位线连接到每个子块中的一个NAND串，如“X”符号所示。例如，BL31分别连接到SB1和SB3中的NAND串860和861。NAND串被布置成在x方向上延伸的行，并且相邻行交错以改善存储器孔密度。八行NAND串(每行八个NAND串)描绘为简化示例。实际上，子块在x方向上伸长并且包含数千个NAND串。
图9A描绘了具有每单元三位和八个数据状态的一组存储器单元的示例性Vth分布。纵轴描绘了对数刻度上的存储器单元的数量，并且横轴描绘了线性刻度上的存储器单元的Vth。在一种方法中，在编程操作开始时，存储器单元最初都处于擦除(Er)状态，如Vth分布900所示。在成功完成编程操作之后，分配给A-G状态的存储器单元由Vth分布901-907表示。分配给擦除状态的存储器单元继续由Vth分布900表示。
分别使用VvA-VvG的验证电压编程到A-G状态的存储器单元分别由Vth分布901-907表示。在完成编程操作之后立即获得这些Vth分布，并且假设没有发生编程干扰或相邻字线干扰。验证电压用于存储器单元的编程验证测试。读取电压VrA-VrG可以用于在读取操作中读取存储器单元的状态。验证电压和读取电压是每单元三位操作的编程参数的示例。
在擦除操作中，数据存储器单元从编程数据状态的Vth分布(例如，状态A-G)转变到擦除状态。擦除操作包括擦除阶段，其中存储器单元被偏压以进行擦除，然后进行擦除-验证测试。擦除-验证测试可使用施加到字线的擦除验证电压VvEr。
在该八状态示例中，Er-G状态是所分配数据状态的示例，并且A-G状态是编程数据状态的示例。数据状态的数量可以高于或低于八个数据状态。
电压Vcelsrc是在各种操作中施加到基板的阱区611a的电压。在该示例中，Vcelsrc类似于VrB。
图9B描绘了一组虚设存储器单元或选择栅极晶体管的示例性Vth分布910和911，其分别不具有和具有到源极线的字线短路。如所提及的，虚设存储器单元和选择栅极晶体管的Vth分布通常固定在由Vth分布910限定的可预测水平。在一种方法中，使用验证电压Vv(例如，1V-2V)在制造时将虚设存储器单元和选择栅极晶体管编程到所需Vth。当存在到源极线的字线短路时，Vth将被感测为更高，如Vth分布911所示。可以使用Vth的阈值读取电压来感测虚设存储器单元或选择栅极晶体管，以确定Vth是否已经上移。如果虚设存储器单元或选择栅极晶体管的指定部分的Vth被感测为高于V_th，例如，如果NAND串的指定部分具有低于阈值电流的电流，则推断在块中存在到源极线的字线短路。通常，Vth分布的上尾将上移。
例如，在图7A和图7B中，假设WL5与源极线之间存在短路。包括晶体管716的SGD(0)晶体管可在向包括WL5的字线施加读取通过电压诸如8V时感测到。实际上，由于短路(如果存在)，施加到WL5的8V将下拉到Vcelsrc。由于读取通过电压，连接到除WL5之外的字线的存储器单元将被设置为导电状态。如果连接到WL5的存储器单元具有Vth<Vcelsrc(例如，它们处于Er或A状态)，则它们处于导电状态；如果它们具有Vth>＝Vcelsrc(例如，它们处于B-G状态)，则它们处于非导电状态。如图9A所示，Vcelsrc可以处于大致在A状态和B状态分布之间的电平。在WL5存储器单元导电的NAND串中，SGD(0)晶体管的Vth将在Vth分布910的预期范围内。在WL5存储器单元为非导电或弱导电的NAND串中，SGD(0)晶体管的Vth将在Vth分布911的上尾中。总Vth宽度和上尾将在存在短路的情况下增加。
图10A描绘了与图9A一致的编程操作中使用的示例性电压信号。电压信号1000包括施加到被选择用于编程的字线的一组编程电压，其包括初始编程电压1001。该初始编程电压由Vpgm_init表示，并且dVpgm表示步长。作为示例，使用具有22个编程循环的单个编程通过。随着编程操作的进行，每个编程循环中的验证信号(包括示例性验证信号1002)可包括较低分配数据状态，然后是中间分配数据状态，并且然后是较高分配数据状态，如图10B所示。示例性验证信号描绘了三个验证电压作为简化。如本文所用，验证信号包括在编程循环期间在将编程电压施加到选定字线之后施加到选定字线的信号。验证信号是感测操作的一部分。在施加验证信号期间感测存储器单元以判断其编程进度。验证信号包括用于判断存储器单元是否已完成编程为分配数据状态的一个或多个电压。相对于验证电压感测Vth的结果可以用于抑制存储器单元的进一步编程。
可以将被编程或读取的数据布置成页面。例如，在每单元两位的情况下，两页数据可以存储在连接到字线的存储器单元中。用于Er-C状态的位的示例编码分别是上页(UP)/下页(LP)的格式的11、10、00和01。下页和上页的数据可分别通过使用VrA和VrC以及VrB的读取电压读取存储器单元来确定。
在每单元三位的情况下，三页数据可以存储在连接到字线的存储器单元中。用于Er-G状态的位的示例性编码分别是以UP/中间页(MP)/LP的格式的111、110、100、000、010、011、001和101。下页、中页和上页的数据可通过使用VrA和VrE以及VrB以及VrC和VrG的读取电压读取存储器单元来确定。
图10B描绘了在图10A的不同编程循环中使用的验证电压的示例。水平条与图10A的编程循环轴时间对准。这些条在一些编程循环中重叠，从而可以对编程循环中的多个数据状态执行验证操作。在八个数据状态的情况下，条指示对于A、B、C、D、E、F和G状态的验证电压分别应施加到编程循环1-5、4-8、7-11、10-14、13-17、16-20和18-22中的验证信号。如所提及的，随着编程操作的进行，每个编程循环中的验证信号可包含较低分配数据状态，然后是中等分配数据状态，再然后是较高分配数据状态。
图11A描绘了示例性编程操作的流程图，其中检测到字线和源极线之间的短路，并且执行对应的恢复过程。步骤1100开始针对块的编程操作。例如，主机可以将针对一个或多个字线的数据传输到控制器中的存储位置122c。步骤1101包括选择要编程的字线WLn。步骤1102包括选择要编程的子块。步骤1103包括对选定子块中的WLn上的选定存储器单元执行编程循环。例如，在图7B中，如果WLn＝WL5，并且SB0是选定子块，则对该组存储器单元820进行编程。执行编程循环是指施加编程脉冲，然后执行对WLn的验证测试。执行编程循环，直到满足完成标准。
随后，描绘了三个选项。在第一个选项中，编程操作成功完成，并且编程循环的数量低于较低阈值(步骤1104)，这指示编程循环的数量异常低。在图10B的序列中，在编程操作中将会存在至少七个编程循环。这是阈值的一个示例。通常，在该示例中，用于成功完成编程操作的编程循环的数量为约15至22。
步骤1104本身可用于断定存在字线至源极线短路。然而，也更可靠地执行步骤1105，该步骤是确定源极线是否短路到字线中的一个字线并且识别短路字线的附加步骤。在除字线到源极线短路之外的情况下，有到达步骤1104的可能性。例如，可能存在一些其他类型的短路，诸如字线之间的短路，其将具有不同的特性并且由不同的恢复操作来解决。或者，在其他电路中可能存在缺陷，诸如电压驱动器或感测电路。如果存在字线到源极线短路，则步骤1106将该块标记为坏的并执行恢复操作。如果不存在字线至源极线短路，则步骤1107指示短路未被确认并且到达决定步骤1110。决定步骤1110确定是否存在针对WLn要编程的下一个子块。例如，在SB0中的WL5的该组存储器单元820进行编程之后，SB1中的WL5的该组存储器单元821进行编程。
如果决定步骤1110为真，则到达步骤1102以选择下一个子块。如果决定步骤1110为假，则到达决定步骤1111。决定步骤1111确定是否存在要编程的下一个字线。例如，在SB3中的WL5的该组存储器单元823进行编程之后，SB0中的WL6的该组存储器单元824进行编程。如果决定步骤1111为真，则到达步骤1101以选择下一个字线。如果决定步骤1111为假，则在步骤1112处进行编程操作。
在第二个选项中，在步骤1108处，编程操作成功完成，并且编程循环的数量介于下限阈值与最大极限之间，例如23(图10A)，这指示编程循环的正常数量。步骤1109指示对选定子块中的WLn存储器单元的编程成功完成，并且到达决定步骤1110。
在第三个选项中，编程操作未成功完成，并且编程循环的数量达到最大极限(步骤1113)。步骤1114指示对选定子块中的WLn存储器单元的编程失败。在这种情况下，字线或块可以标记为坏的。
代替查看编程循环的数量，可使用其他技术来检测潜在短路。另一个选项是查看总编程时间，该总编程时间与编程循环的数量或验证操作的数量成比例。
图11B描绘了与图11A的步骤1105一致的用于确定源极线是否短路到字线中的一个字线并且识别短路字线的示例性过程的流程图。步骤1120包括将Vread pass施加到字线，包括疑似短路字线，以及将Vcelsrc施加到源极线。如所提及的，由于短路(如果存在)，施加到短路字线的Vread pass将下拉到Vcelsrc。
步骤1121包括感测SGD或SGS晶体管或虚设存储器单元的Vth。例如，图9B中的Vth可施加到SGD或SGS晶体管。感测确定SGD或SGS晶体管或虚设存储器单元是处于导电状态还是非导电状态。决定步骤1122确定对于SGD或SGS晶体管或虚设存储器单元的至少指定数量的部分，Vth是否超过第二电压Vth。
如果决定步骤为真，则步骤1123指示源极线被短路到字线中的一个字线，例如，WLn或WLn-1。如果决定步骤为假，则步骤1124指示源极线未被短路到字线中的一个字线。
用于确认短路是否存在的另一个选项是，提供直接测量是否存在短路的漏电检测电路。此类电路可将电压施加到源极线，同时检测例如字线上是否存在对应的电压，或者所施加的电压是否泄漏。
代替步骤1121的另一个选项是例如使用单个控制栅极电压来测量WLn存储器单元的Vth。在一种方法中，可以施加Vcelsrc作为控制栅极电压。这基本上是单级单元(SLC)读取。如果WLn是短路字线，则WLn存储器单元将在Vth分布中具有大的上移的上尾。在该选项中，决定步骤1122可施加到WLn存储器单元，其中第二电压例如为Vcelsrc。
图11C描绘了用于执行与图11A的步骤1106一致的恢复操作的示例性过程的流程图。步骤1130包括擦除短路字线的存储器单元。即使短路字线和源极线之间存在泄漏，存储器孔的层仍然是健康的，使得擦除是可行的。步骤1131包括读取在短路字线之前编程的提交字线的数据。步骤1132包括使用XOR操作恢复短路字线的数据，并且将数据重新写入另一个块。例如，当对SB3中的WLn进行编程时发生短路，该步骤可用于恢复SB0至SB2中的WLn的数据。此外，在一些情况下，XOR操作允许从两个相邻字线恢复数据，使得WLn-1数据也可恢复。步骤1133包括将未提交字线的数据从控制器重新写入例如另一个块。
图11D描绘了与图11C的步骤1131一致的块中的提交的和未提交的字线的示例。如所提及的，可以在一组字线的编程期间将数据的副本存储在控制器RAM中，作为未提交的数据。在一组字线的编程完成之后，提交数据，使得副本在RAM中不再可用。该示例分别示出了包括WL0-WL15、WL16-WL31和WL32-WL47的字线1140、1141和1142的组。当WL16-WL31的数据正被编程时，该数据尚未提交。然而，WL0-WL15的数据已提交。
图11E描绘了与图11C的步骤1130一致的用于擦除短路字线的示例性过程的流程图，其中执行GIDL擦除。还可参见图16A至图17C。步骤1150开始擦除循环。步骤1151包括使用SGD晶体管处的GIDL来将擦除电压Verase施加到位线以对NAND串的沟道充电。步骤1152包括将Verase-10V施加到例如SGD控制栅极以生成GIDL。步骤1153包括将Verase-10V施加到短路字线的漏极侧字线以将空穴传输到短路字线。例如，如果WL6是短路字线，则漏极侧字线是WL7-WL95。这些字线的电压应低于Verase，使得沟道不截断并且空穴可在沟道中通过。步骤1154包括将低电压诸如0.5V施加到源极线和短路字线以产生大的沟道至栅极电压，该大的沟道至栅极电压擦除短路字线的存储器单元，而不擦除剩余字线的存储器单元。
步骤1155包括将Verase施加到短路字线的源极侧字线，以防止擦除。例如，如果WL6是短路字线，则源极侧字线是WL0-WL5。步骤1151-1155可以同时执行。随后，步骤1156包括通过将Vcelsrc施加到短路字线并感测NAND串中的电流来对短路字线的存储器单元执行擦除-验证测试。Vcelsrc也被施加到源极线。参见图17C。擦除-验证测试可以按一次一个子块地执行。擦除-验证测试确定连接到短路字线的存储器单元的阈值电压低于第一电压，例如Vcelsrc。步骤1157指示擦除-验证测试未通过，例如NAND串处于非导电状态，指示存储器单元的Vth高于Vcelsrc。或者，步骤1158指示通过了擦除-验证测试，例如NAND串处于导电状态，指示存储器单元的Vth低于Vcelsrc，并且擦除操作完成。
图11F描绘了与图11C的步骤1130一致的用于擦除短路字线的示例性过程的流程图，其中执行沟道梯度擦除。还可参见图16A至图16A、图17C、图18A和图18B。步骤1160开始擦除循环。步骤1161包括关断(设置为非导电状态)SGD和SGS晶体管以使沟道电压浮动。步骤1162包括将擦除电压Verase施加到短路字线的漏极侧和源极侧字线。步骤1163包括将低电压诸如0.5V施加到源极线和短路字线以产生与短路字线相邻的沟道梯度(图18B中的曲线1811和1813)。
步骤1161-1163可以同时执行。随后，类似于步骤1156，步骤1164包括通过将Vcelsrc施加到短路字线并且感测NAND串中的电流来对短路字线的存储器单元执行擦除-验证测试。步骤1165指示擦除-验证测试未通过，类似于步骤1157，并且步骤1166指示擦除-验证测试通过并且擦除操作完成，类似于步骤1158。
图11G描绘了与图11C的步骤1131一致的用于读取所提交字线的数据的示例性过程的流程图，所提交的字线在短路字线之前进行编程。步骤1170包括选择要读取的字线WLn。在该示例中，WLn是非短路字线。步骤1171包括将Vcgr施加到WLn，将Vcelsrc施加到源极线和短路字线，并且将Vread pass施加到剩余的未选定字线，以及感测存储器单元。参见图14A和图19。步骤1172包括基于感测结果来更新锁存器。决定步骤1173确定是否存在要施加到WLn的下一个控制栅极电压(Vcgr)。如果决定步骤1173为真，则在步骤1171处施加下一个Vcgr。如果决定步骤1173为假，则决定步骤1174确定是否存在要读取的下一个字线。如果决定步骤1174为真，则步骤1170选择下一个字线。如果决定步骤1174为假，则步骤1175表示读取操作的结束。由于连接到短路字线的存储器单元已经擦除以具有Vth<Vcelsrc，因此它们在感测期间将处于导电状态，使得可以准确地读取连接到其他字线的存储器单元。
图12A描绘了示例性读取操作的流程图，其中检测到字线与源极线之间的短路，并且执行对应的恢复过程。当执行多个读取操作时，读取通过电压产生可导致字线与源极线之间短路的应力。与短路在编程期间发生的情况一样，短路字线截断沟道并防止其他字线的准确读出。读取操作的一个区别在于短路可在任何字线上形成，而不仅仅是当前选定字线或相邻的字线上形成。因此，用于识别短路字线的过程更耗时。
步骤1200选择要读取的字线WLn。例如，如果读取图11D中的WL0-WL15，则读取可顺序地进行，每次一个字线，从WL0前进到WL15。对于每个字线，读取还会一次一个子块地发生。此外，可以从字线读取一页或多页数据。步骤1201包括开始读取一页数据。步骤1202包括将Vcgr施加到WLn，将Vcelsrc施加到源极线并将Vread pass施加到剩余的未选定字线，并且感测WLn存储器单元。针对Vcgr的示例性电压信号在图14A中。步骤1203包括基于感测结果来更新锁存器。决定步骤1204确定针对该页是否存在要施加的下一个Vcgr。如果决定步骤1204为真，则利用下一个Vcgr重复步骤1202。如果决定步骤1204为假，则决定步骤1205确定是否存在要读取的下一页。如果决定步骤1205为假，则重复步骤1201。如果决定步骤1205为假，则步骤1206确定读取结果中是否存在错误。例如，这可使用ECC引擎245在控制器处发生。
如果决定步骤1207确定存在不可校正的错误，则步骤1209包括检测短路字线，并且步骤1210包括执行恢复过程。任选地，短路的存在可在步骤1209之前通过执行类似于图11B的过程来确认。所读取的数据中存在不可校正的错误指示可能存在短路字线。如果决定步骤1207为假，则步骤1208指示读取操作已成功完成。
图12B描绘了与图12A的步骤1209一致的用于检测短路字线的示例性过程的流程图。步骤1200选择要读取的字线WLn。一种方法是开始读取字线，一次一个字线，从WL0开始并顺序前进到更高的字线。一般来讲，最初哪条字线可能短路是未知的。步骤1221包括将Vcelsrc施加到WLn和源极线，并且将Vread pass施加到剩余的未选定字线并感测WLn存储器单元。步骤1222包括对导电NAND串(例如，电流超过参考电平的NAND串)的数量进行计数。如果决定步骤1223确定该数量超过阈值数量，则步骤1224将WLn识别为短路到源极线。在这种情况下，存在异常高数量的导电NAND串。如果决定步骤1223为假，则到达步骤1220以选择要读取的下一个字线。
在图9A的示例中，Vcelsrc大致介于A状态和B状态之间。因此，在将Vcelsrc施加到WLn的情况下，Er和A状态中的存储器单元将是导电的，并且B-G状态中的存储器单元将是不导电的。也就是说，在该八状态示例中，WLn的约1/4的存储器单元将是导电的。如果WLn是短路字线，则剩余字线中的每个字线的存储器单元将是导电的，使得NAND串的导电或非导电状态将分别仅由WLn存储器单元的导电或非导电状态决定。在这种情况下，约1/4的相关联NAND串将处于导电状态，因为1/4的存储器单元基于状态的随机分布而在统计上处于Er或A状态。因此，决定步骤1223中的阈值可为NAND串的约1/4或略低，诸如NAND串总数的15％至20％。需注意，可对一个或多个子块进行计数，并且可单独地或作为一组对一个或多个子块进行比较。为了节省时间，可以获得针对每个字线的仅一个子块的计数。决定步骤1223(和图12C中的1233)中的阈值可为Vcelsrc的量值相对于不同数据状态的Vth分布的函数。
如果WLn不是短路字线，则这意味着存在作为短路字线的另一个字线。在这种情况下，NAND串的导电或非导电状态将分别由WLn的存储器单元和短路字线的导电或非导电状态决定。在约1/4的WLn存储器单元处于导电状态并且约1/4的短路字线的存储器单元处于导电状态的情况下，约1/16的相关联NAND串将在统计上处于导电状态。这小于决定步骤1223中的阈值。当计数是NAND串的1/16时，这指示WLn不是短路字线。
图12C描绘了与图12A的步骤1209一致的用于检测短路字线的另一示例性过程的流程图。为了减少用于识别短路字线的时间量，可以同时读取包括多个字线的块的字线的子组，然后，当识别出包含短路字线的子组时，一次一个地读取子组中的每个字线，直到识别出短路字线。步骤1230选择要读取的字线的子组。步骤1231包括将Vcelsrc施加到字线和源极线的子组，并且将Vread pass施加到剩余的未选定字线，并且同时感测该组多个字线的存储器单元。步骤1232包括对导电NAND串的数量进行计数。如果决定步骤1233确定数字超过阈值，则步骤1234将字线的子组识别为包含短路到源极线的字线。如果决定步骤1233为假，则到达步骤1220以选择要读取的字线的下一个子组。
在步骤1234之后，可以执行图12B的过程，同时将其限于步骤1234中识别的字线的子组，以检测短路的字线。
例如，可在十六个字线的子组中初始感测WL0至WL15。如果没有检测到短路字线，则可以感测WL16-WL31。如果在子组中检测到短路字线，则可以从WL16开始一次一个地感测WL16-WL31，直到检测到短路字线。
图13A至图13D描绘了与图11A一致的可在编程操作中使用的电压信号的示例。垂直尺寸表示电压，并且水平尺寸表示时间，其中时间点为t0-t11。所描绘的时间段对应于一个编程循环，并且包括预充电阶段1390(t0-t2)、编程阶段1391(t2-t8)和验证阶段1392(t8-t12)。
图13A描绘了施加到选定字线的电压VWLn。曲线1301表示初始电压(诸如0V)，曲线1302表示编程通过电压(Vprogram pass)的，曲线1303表示Vpgm的峰值电平，并且曲线1304表示验证电压VvE、VvF和VvG(例如，用于验证阶段)。编程脉冲包括编程阶段1391中的曲线1302和1303。
图13B描绘了施加到未选定字线的电压VWL_unsel。曲线1311表示初始电压(诸如0V)。在编程阶段期间，曲线1312表示Vprogram pass。在验证阶段期间，曲线1313表示在施加验证电压VvA-VvC期间的验证通过电压Vverify-pass。在该示例中，在分别施加VvA、VvB和VvC期间，分别对分配给针对A状态、B状态和C状态的WLn存储器单元进行感测操作。
图13C描绘了施加到选择栅极晶体管的电压Vsg。在0V的初始电压之后，曲线1321表示在选定和未选定选择栅极晶体管的预充电期间的8V。选定选择栅极(SG)晶体管位于选定子块(被选择用于编程的子块)中，并且未选定SG晶体管位于未选定子块(未被选择用于编程的子块)中。随后，具有Vsg_sel＝2.5V的曲线1322表示选定SG晶体管的电压，并且具有Vsg_unsel＝2.5V的曲线1323表示未选定SG晶体管的电压。曲线1324和1325分别表示验证阶段中的Vsg_sel＝8V和Vsg_unsel＝0V。
图13D描绘了施加到位线的电压Vbl。在0V的初始电压之后，曲线1331表示在选定和未选定位线的预充电期间的电压Vbl＝2V。在一种方法中，选定和未选定位线分别连接到选定子块中的选定和未选定NAND串。随后，曲线1332描绘了Vbl_unsel＝2V(未选定位线上的电压)，并且曲线1333描绘了Vbl_sel＝0V(选定位线上的电压)。
在预充电阶段中，将正Vbl(曲线1331)提供给串的沟道的漏极侧以移除残留电子并提供少量的升压(诸如1V-2V)。此时，选定和未选定子块的SGD晶体管处于导电状态，其中电压例如为8V。这允许位线电压传输到漏极端沟道。此时，选定子块和未选定子块的SGS晶体管也可以处于导电状态，其中电压例如为8V(曲线1331)以允许源极线电压(Vsl)传输到沟道的源极端。
在编程阶段中，VWLn和Vwl_unsel斜升，例如从t2开始，以提供未选定NAND串的沟道的电容耦合。然后，在t4-t5，VWLn进一步斜升到Vpgm的峰值编程脉冲电平并保持在Vpgm直到t7。在编程脉冲之后，VWLn斜降到Vss(0V)。随后，在验证阶段中，通过在WLn上施加一个或多个验证电压(曲线1304)，并且对于每个验证电压，感测选定子块的选定NAND串中的存储器单元的导电状态，执行一个或多个验证测试。
在编程和验证阶段期间，对于选定子块(曲线1322)和未选定子块(曲线1323)，Vsg_sel可分别被设置为例如2.5V和0V。在编程脉冲期间，在Vbl＝0V(曲线1333)的情况下，Vsg_sel足够高以为选定NAND串提供处于导电状态的SG_sel晶体管。然而，它是足够低的，使得通过为这些串设置高Vbl，SG sel晶体管可以对于未选定NAND串设置在非导电状态。在编程阶段期间，对于未选定NAND串，Vbl_unsel可保持高达2V(曲线1332)。Vbl_sel在验证阶段(t8-t11)期间可增加至0.5V，作为位线充电的感测过程的一部分。
在验证阶段期间，SGD晶体管处于强导电状态以允许对选定存储器单元进行感测。因此，对于选定NAND串，漏极端选择栅极晶体管在预充电阶段和编程阶段期间处于导电状态。Vsg_unsel降低到诸如0V的降低电平，这为未选定子块中的串提供处于非导电状态的SG_unsel晶体管。在验证阶段之后，在t12，Vbl降低到0V，使得SGD晶体管截断并且沟道区具有浮动电压。
图13E描绘了例如在阱611a处施加到源极线的电压Vsl。这也称为源极线电压，因为其位于NAND串的源极端。曲线1341表示预充电阶段和编程阶段期间的Vsl＝0V。曲线1342表示验证阶段期间的Vsl＝1V(Vcelsrc)。
图14A至图14D描绘了与图11G一致的可在恢复读取操作中使用的电压信号的示例。垂直尺寸表示电压，并且水平尺寸表示时间，其中时间点为t0-t12。所描绘的时间段对应于三页数据的读取操作。具体地，使用读取电压VrA和VrE在t1-t3的时间段1490中读取下页数据，使用读取电压VrB、VrD和VrF在t5-t8的时间段1491中读取中间页数据，并且使用读取电压VrC和VrG在t10-t12的时间段1492中读取上页数据。
图14A描绘了施加到选定字线的电压VWLn。对于不是短路字线的选定字线，0V的初始电压增加到VrA，然后增加到VrE(曲线1401)以进行下页读取，然后返回到0V。然后，电压增加到VrB、VrD和VrF(曲线1402)以进行中间页读取，然后返回到0V。然后将电压增加到VrC和VrG(曲线1403)以用于上页读取，然后返回到0V。在施加连接到选定子块中的WLn的存储器单元的每个控制栅极读取电压期间发生感测。如所提及的，读取可按一次一个子块地发生。
图14B描绘了施加到未选定字线的电压VWL_unsel。在为图14A的第一页、第二页和第三页读取施加WLn电压期间，曲线1411、1412和1413分别指示将读取通过电压Vread pass施加到未选定字线。曲线1414、1415和1416分别表示在下页、中页和上页读取期间施加到短路字线的Vcelsrc。当在另一个非短路字线上执行恢复读取时，短路字线是未选定字线。
图14C描绘了施加到选择栅极晶体管的电压Vsg。对于其中发生读操作的选定子块，电压分别在下页、中页和上页读取期间由曲线1421、1422和1423表示。选定的选择栅极(SG)晶体管设置在导电状态以允许发生感测。为未选定子块的选择栅极晶体管提供电压信号1424。这些选择栅极晶体管设置在非导电状态以避免干扰选定子块中的感测。
图14D描绘了施加到位线的电压Vbl。对于下页、中页和上页读取期间的选定位线，Vbl＝0.5V分别由曲线1431、1432和1433表示。该Vbl允许对于选定子块发生感测，如结合图2所讨论的。曲线1434、1435和1436描绘了用于未选定位线(如果有的话)的Vbl＝2V。在一些情况下，读取所有存储器单元以使得不存在未选定位线。
图14E描绘了例如在阱611a处施加到源极线的电压Vsl。例如,曲线1441、1442和1443表示Vsl＝lV。Vsl可以从0V开始并周期性地返回到0V，如图所示。
图15A至图15D描绘了与图12B和图12C一致的可在读取操作中使用的电压信号的示例。
图15A描绘了施加到选定字线的电压VWLn。从t1-t2施加Vcelsrc的电压，例如1V(曲线1501)。在向连接到WLn的存储器单元施加电压期间发生感测。如所提及的，读取可按一次一个子块地发生。
图15B描绘了施加到未选定字线的电压VWL_unsel。从t1-t2(曲线1511)施加Vreadpass的电压，例如8V。
图15C描绘了施加到选择栅极晶体管的电压Vsg。选定的选择栅极(SG)晶体管设置在导电状态(曲线1521，Vsg_sel＝8V)以允许发生感测。以非导电状态(曲线1522，Vsg_unsel＝0V)提供未选定子块的选择栅极晶体管，以避免干扰选定子块中的感测。
图15D描绘了施加到位线的电压Vbl。Vbl_sel＝0.5V由选定位线的曲线1534表示。该Vbl允许对于选定子块发生感测，如结合图2所讨论的。曲线1531描绘了未选定位线(如果有的话)的Vbl＝2V。在一些情况下，读取所有存储器单元以使得不存在未选定位线。
图15E描绘了施加到源极线的电压Vsl。曲线1541表示Vsl＝Vcelsrc＝1V，例如，这是WLn上的相同电压。
图16A至图16C描绘了与图11E和图11F一致的可在擦除操作中使用的电压信号的示例。垂直方向表示电压并且水平方向表示公共时间轴。
图16A描绘了擦除脉冲的示例性序列。该序列包括三个擦除循环EL1-EL3中的三个擦除脉冲。EL1-EL3分别包括分别具有Verase1-Verase3的电压(分别为曲线1601-1603)和分别具有验证脉冲VP1-V3(分别为曲线1611-1613)的擦除脉冲EP1-EP3(参见图16B)。该序列还描绘了分别低于曲线1601a-1603a中的曲线1601-1603的擦除电压10V的电压。
在图17A和图17B的方法中，将擦除脉冲施加到位线，并且将等于Verase-10V的电压施加到非短路字线。在EL1中，擦除电压可以从初始电平(诸如0V)增加到相对高的正电压(诸如20V)，并且然后返回到0V。在一种方法中，峰值擦除电压的量值可以在每个连续擦除循环中步进。擦除电压可在每个脉冲中的一个或多个阶跃中增加到其峰值电平。
图16B描绘了用于短路字线的擦除-验证电压的示例性序列。曲线1614至1616表示在EP1至EP3的擦除脉冲期间短路字线的电压。在施加擦除脉冲期间将该字线电压设置为低电平，诸如0.5V(例如，施加到源极线的相同电平)，以设置针对存储器单元的大沟道至栅极电压。擦除循环EL1-EL3还分别包括验证脉冲VP1-VP3，其中曲线1611-1613表示擦除-验证测试期间的字线电压(例如，擦除-验证电压)。在读取操作期间，擦除-验证电压可以等于Vsl，例如，Vcelsrc＝1V，使得短路字线的存储器单元的Vth将在低于Vcelsrc时被擦除。当Vcelsrc施加到短路字线和源极线时，这允许这些存储器单元在其他字线的恢复读取期间以导电状态提供。
图16C描绘了沟道电压的示例。当施加第一至第三擦除脉冲时，块中的NAND串的沟道从初始电平诸如0V增加到分别由EL1、EL2和EL3中的曲线1620-1622描绘的升高电平。
图17A描绘了示例性NAND串1710及其沟道1711，示出了与图11E一致的擦除操作中的电压。NAND串包括SGS晶体管1701、源极侧虚设存储器单元1702、选定字线的源极侧数据存储器单元1703-1704、WLn(连接到存储器单元1705)、WLn的漏极侧数据存储器单元1706-1707、漏极侧虚设存储器单元1708和SGD晶体管1709。
该擦除技术涉及通过使用GIDL在SGD晶体管处生成空穴来对沟道充电。将控制栅极电压施加到SGD晶体管以提供引起GIDL的反向偏压(漏极到栅极电压)，该控制栅极电压比Verase低若干伏例如10V。漏极侧数据字线WLn+1至WL95可以接收与SGD晶体管相同的电压，因为这避免了截断沟道并允许空穴在沟道中朝向WLn移动。WLn接收低电压诸如0.5V，如图16B所示。源极侧数据字线WL0至WLn-1可以接收与SGD晶体管相同的电压，因为这允许空穴在沟道中继续朝向SGS晶体管移动，以在整个沟道中提供均匀的升压。SGS晶体管可以设置为0V，以使其处于非导电状态。这防止了源极线中的电子使充电的向上沟道放电。
源极侧虚设字线WLDS可以设置为Verase，以提供处于截断状态的相关联沟道区。这防止空穴从沟道移动到源极线，从而可能增加Vsl和短路到源极线的WLn电压。Vsl的增加将会防止或减慢WLn存储器单元的擦除并干扰擦除-验证测试。
如果存在多个源极侧虚设字线，则一种方法是将Verase施加到与WL0相邻的第一源极侧虚设字线，并且将较低电压诸如Verase-10V施加到与第一源极侧虚设字线相邻的第二源极侧虚设字线。这有助于在NAND串的源极端处提供沟道的逐渐过渡。
当WLn被擦除时，WLn-1存储器单元可以被弱擦除，但它们的数据可使用XOR操作来恢复。
图17B描绘了图17A的沟道中的电压。如果生成GIDL持续足够的时间段，则沟道通常将充电接近Verase的电平。例如，源极端处的电压为0.5V。对于WLn，在Vcg＝0.5V的情况下，对于WLn的存储器单元存在大的沟道至栅极电压，这例如通过降低其Vth来擦除它们。
图17C描绘了图17A的NAND串，示出了与图11E的步骤1156和图11F的步骤1164一致的擦除-验证操作中的电压。将Vread pass例如8V-10V施加到SGS、WLDS、源极侧数据字线、漏极侧数据字线和WLDD。将Vcelsrc施加到WLn作为擦除-验证电压。对于选定子块，将Vreadpass施加到SGD晶体管。对于未选定子块，将0V施加到SGD晶体管。Vbl可被设置为Vblc+Vcelsrc，以将Vcelsrc传输到NAND串。
图18A描绘了与图11F一致的擦除操作期间的NAND串的示例。该擦除技术涉及通过与短路字线WLn相邻地形成沟道梯度(图18B中的曲线1811和1813)来对沟道充电。通过施加Vcg＝0V和Vsl＝0.5V将SGS晶体管设置为非导电状态，并且通过施加Vcg＝0V和Vbl＝0.5V将SGD晶体管设置为非导电状态，使得沟道电压浮动并且电子不能从位线或源极线进入沟道。通过将Verase-10V的减小电压施加到虚设字线WLDS和WLDD，沟道电压的逐渐过渡分别在NAND串的源极端和漏极端处提供。
图18B描绘了图18A的沟道中的电压。当Verase施加到源极侧数据字线WL0至WLn-1和漏极侧数据字线WLn+1至WL95时，沟道的相关联部分电容耦合到更高的电平，类似于Verase(曲线1810和曲线1814)。然而，在WLn上具有低电压的情况下，沟道的相关联部分最初将保持在曲线1812所描绘的低电平。因此，在WLn-1和WLn之间形成由曲线1811表示的沟道梯度，并且在WLn和WLn+1之间形成由曲线1813表示的沟道梯度。
多晶硅沟道中的这些沟道梯度生成电子-空穴对，其中电子由“-”表示，并且空穴由“+”表示。电子被吸引到与漏极侧字线和源极侧字线相关联的高电势沟道区。空穴积聚在与WLn相关联的沟道区中并使其充电，从而跨WLn存储器单元建立用于空穴注入的电场。该条件是暂时的，因为与WLn相关联的沟道区的低电势被上拉得更靠近与漏极侧字线和源极侧字线相关联的较大沟道区的电平，如曲线1815所示。
图19描绘了图17A的NAND串，示出了与图11G一致的恢复读取操作中的电压。恢复字线WLr被描绘为具有示例性存储器单元1704a。WLn表示具有短路的字线。Vread pass施加到SGSD、WLDS、WLDD以及除WLr和WLn之外的数据字线。将Vcelsrc作为通过电压施加到WLn，该通过电压足够高以将WLn存储器单元设置为导电状态，从而允许感测WLr存储器单元。将控制栅极读取电压Vcgr施加到WLr，诸如图14A所示。对于选定子块，将Vread pass施加到SGD晶体管。对于未选定子块，将0V施加到SGD晶体管。
因此，可以看出，在一个具体实施中，一种装置包括：一组存储器单元，该一组存储器单元被布置在块中的NAND串中，每个NAND串包括源极端和漏极端；源极线，该源极线连接到NAND串的源极端；多个字线，该多个字线连接到该组存储器单元并且包括选定的字线；和控制电路，该控制电路被配置为：确定用于编程存储器单元的编程循环的数量低于阈值，该存储器单元连接到选定的字线；响应于确定编程循环的数量低于阈值，确认多个字线包括短路到源极线的短路字线；响应于确认多个字线包括短路字线，擦除连接到短路字线的存储器单元，直到连接到短路字线的存储器单元的阈值电压低于第一电压；以及在将第一电压施加到源极线时，从在选定字线之前编程的字线读取数据。
在另一个具体实施中，一种方法包括：对连接到多个字线中的选定字线的存储器单元进行编程，多个字线连接到块中的一组存储器单元，该组存储器单元被布置在NAND串中，并且NAND串连接到源极线；确定用于编程存储器单元的编程循环的数量低于阈值，该存储器单元连接到选定字线；响应于确定编程循环的数量低于阈值，识别多个字线中短路到源极线的短路字线；擦除连接到短路字线的存储器单元，直到连接到短路字线的存储器单元的阈值电压低于第一电压；以及在将第一电压施加到源极线时，从在选定字线之前编程的字线读取数据。
在另一个具体实施中，一种装置包括：一组存储器单元，该组存储器单元被布置在块中的NAND串中，每个NAND串包括源极端和漏极端，NAND串的源极端与源极线接触；多个字线，该多个字线连接到该组存储器单元并且包括选定的字线；和控制电路，该控制电路被配置为：确定在读取连接到选定字线的存储器单元时存在不可校正的错误；以及响应于确定存在不可校正的错误，识别多个字线中短路到源极线的短路字线，其中识别包括在将控制栅极电压施加到多个字线的至少子组时对处于导电状态的NAND串的数量进行计数，以及识别多个字线的至少子组的字线中的一个字线，对于所述字线，处于导电状态的NAND串的数量高于阈值数量。
已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (15)

1.一种装置，包括：
一组存储器单元(703-714,723-734,743-754,763-774)，所述组存储器单元被布置在块中的NAND串(700n,710n,720n,730n)中，每个NAND串包括源极端(613)和漏极端(615)；
源极线(611a)，所述源极线连接到所述NAND串的所述源极端；
多个字线(WL0-WL95)，所述多个字线连接到所述组存储器单元并且包括选定的字线(WL5)；和
控制电路(110,122)，所述控制电路被配置为：
确定用于编程存储器单元的编程循环的数量低于阈值，所述存储器单元连接到所述选定的字线；
响应于所述确定所述编程循环的所述数量低于所述阈值，
确认所述多个字线包括短路到所述源极线的短路字线(WL4,WL5)；
响应于所述确认所述多个字线包括所述短路字线，擦除连接到所述短路字线的存储器单元(816-819；820-823)，直到连接到所述短路字线的所述存储器单元的阈值电压低于第一电压(Vcelsrc)；以及
在将所述第一电压施加到所述源极线时，从在所述选定字线之前编程的字线(WL0-WL4)读取数据。
2.根据权利要求1所述的装置，其中：
所述NAND串包括虚设存储器单元(702,722,742,762,715,735,755,775)；并且
为了确认所述多个字线包括所述短路字线，所述控制电路被配置为感测所述虚设存储器单元的阈值电压高于第二电压(V_th)。
3.根据权利要求1或2所述的装置，其中：
每个NAND串包括位于所述漏极端处的选择栅极晶体管(716,736,756,776)；并且
为了确认所述多个字线包括所述短路字线，所述控制电路被配置为感测所述选择栅极晶体管的阈值电压高于第二电压(V_th)。
4.根据权利要求1至3中任一项所述的装置，其中：
为了确认所述多个字线包括所述短路字线，所述控制电路被配置为感测连接到所述选定字线的所述存储器单元的阈值电压高于第二电压(V_th)。
5.根据权利要求1至4中任一项所述的装置，其中：
所述NAND串被布置在所述块的多个子块(SB0-SB3)中；
所述选定字线以子块编程顺序进行编程；并且
当所编程的存储器单元不在所述多个子块的第一编程子块(SB0)中时，所述控制电路被配置为将所述选定字线(WL5)识别为所述短路字线。
6.根据权利要求1至5中任一项所述的装置，其中：
所述NAND串被布置在所述块的多个子块(SB0-SB3)中；
所述选定字线以子块编程顺序进行编程；
所述多个字线包括所述选定字线(WL5)的相邻源极侧字线(WL4)，所述相邻源极侧字线在所述选定字线之前进行编程；并且
当所编程的存储器单元在所述多个子块的第一编程子块(SB0)中时，所述控制电路被配置为将所述相邻源极侧字线(WL4)识别为所述短路字线。
7.根据权利要求1至6中任一项所述的装置，其中：
每个NAND串包括沟道(660,1711)和选择栅极晶体管(701,721,741,761；716,736,756,776)；并且
为了擦除连接到所述短路字线的所述存储器单元，所述控制电路被配置为在所述选择栅极晶体管处通过栅极诱导漏极泄漏对所述NAND串的所述沟道进行充电。
8.根据权利要求7所述的装置，其中：
每个NAND串包括沟道(660,1711)和选择栅极晶体管(716,736,756,776)；并且
在所述擦除连接到所述短路字线的所述存储器单元期间，所述控制电路被配置为截断所述沟道的与源极侧虚设字线(702,722,742,762)相邻的一部分。
9.根据权利要求1至8中任一项所述的装置，其中：
每个NAND串包括沟道(660,1711)；并且
为了擦除连接到所述短路字线的所述存储器单元，所述控制电路被配置为通过在与所述短路字线相邻的所述沟道中生成梯度(1811,1813)来对所述NAND串的所述沟道的与所述短路字线相邻的部分进行充电。
10.根据权利要求1至9中任一项所述的装置，还包括：
导电路径(851c)，所述导电路径从所述源极线竖直向上延伸，其中所述短路字线经由所述导电路径短路到所述源极线。
11.一种方法，包括：
对连接到多个字线(WL0-WL95)中的选定字线(WL5)的存储器单元(820-823)进行编程，所述多个字线连接到块(BLK0-BLK3)中的一组存储器单元(703-714,723-734,743-754,763-774)，所述组存储器单元被布置在NAND串中，并且所述NAND串连接到源极线；
确定用于编程所述存储器单元的编程循环的数量低于阈值，所述存储器单元连接到所述选定的字线；
响应于所述确定所述编程循环的所述数量低于所述阈值，识别在所述多个字线中短路到所述源极线的短路字线(WL4,WL5)；
擦除连接到所述短路字线的存储器单元(816-819；820-823)，直到连接到所述短路字线的所述存储器单元的阈值电压低于第一电压(Vcelsrc)；并且
在将所述第一电压施加到所述源极线时，从在所述选定字线之前编程的字线读取数据。
12.根据权利要求11所述的方法，其中所述NAND串包括虚设存储器单元(702,722,742,762,715,735,755,775)，所述方法还包括：
响应于所述确定所述编程循环的所述数量低于所述阈值，感测所述虚设存储器单元的阈值电压高于第二电压(V_th)，其中所述识别所述短路字线响应于所述感测所述虚设存储器单元的所述阈值电压高于所述第二电压。
13.根据权利要求11或12所述的方法，其中所述NAND串包括选择栅极晶体管(701,721,741,761；716,736,756,776)，所述方法还包括：
响应于所述确定所述编程循环的所述数量低于所述阈值，感测所述选择栅极晶体管的阈值电压高于第二电压(V_th)，其中所述识别所述短路字线响应于所述感测所述选择栅极晶体管的所述阈值电压高于所述第二电压。
14.根据权利要求11至13中任一项所述的方法，其中：
发生所述擦除连接到所述短路字线的所述存储器单元时，不擦除连接到所述多个字线的剩余字线的存储器单元。
15.根据权利要求11至14中任一项所述的方法，其中：
所述擦除连接到所述短路字线的所述存储器单元包括执行验证测试，所述验证测试确定连接到所述短路字线的所述存储器单元的阈值电压是否低于所述第一电压。
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