CN105340019A - 基于nand串电流检测编程字线 - Google Patents

Abstract

通过在所有存储器单元处于导电状态时测量块中的参考组合电流(Iref)来确定NAND串的块中的编程字线的数目(Nwl)。接着，为了确定字线是否是编程字线，在将分界电压施加至选择的字线的情况下测量块中的附加组合电流(Iadd)。如果Idd比Iref小了至少一定裕量，则选择的字线被确定为编程字线。Nwl可以用于通过以下方式来调节擦除操作的擦除验证测试：使擦除验证测试在所述数目相对小时相对难以通过而在所述数目相对大时相对易于通过。或者，Nwl可以用于识别下一字线，以在块中进行编程。

Description

基于NAND串电流检测编程字线

背景技术

本技术涉及用于非易失性存储器的技术。

在各种电子设备中使用半导体存储器。例如，在以下设备中使用非易失性半导体存储器：蜂窝电话、数字摄影机、个人数字助理、移动计算设备、非移动计算设备以及其它设备。电可擦除可编程只读存储器(EEPROM)和闪存属于最普遍的非易失性半导体存储器。

EEPROM和闪存两者利用了浮栅，其位于半导体衬底中的沟道区之上并且与该沟道区绝缘。浮栅位于源极区与漏极区之间。控制栅极设置在浮栅之上并且与浮栅绝缘。晶体管的阈值电压由浮栅上所保留的电荷量来控制。也就是说，由浮栅上的电荷电平来控制在晶体管被接通之前必须施加给控制栅极的最小电压量，以许可在晶体管的源极与漏极之间进行传导。

此外，已建议超高密度存储设备使用有时称为位成本可扩展(BiCS)架构的3D堆叠式存储器结构。例如，3DNAND堆叠式存储器设备可以由交替的导电层和介电层的阵列形成。在层中钻有存储器孔，以同时限定许多存储器层。然后，通过使用合适的材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管状或U型NAND串(P-BiCS)包括成对的存储器单元的竖直列，其在两个存储器孔中延伸并且通过底背栅而被接合。存储器单元的控制栅极由导电层提供。

当对2DEEPROM或3DEEPROM或者闪存设备(例如NAND闪存设备)进行编程时，通常将编程电压施加至控制栅极而将位线接地。来自沟道的电子被注入浮栅。当电子在浮栅中累积时，浮栅变成带负电荷，而存储器单元的阈值电压升高使得存储器单元处于编程状态。可以执行编程验证操作，以确定存储器单元的阈值电压已升高到期望电平以上。

类似地，当擦除闪存设备时，施加擦除电压，并且执行擦除验证操作，以确定存储器单元的阈值电压已减小到期望电平以下。

附图说明

图1A是NAND串的俯视图。

图1B是图1A的NAND串的等效电路图。

图2是图1A的NAND串的横截面图。

图3描绘了块BLK0中的例如在图1A至图2中示出的三个示例NAND串。

图4是包括图3的BLK0以及附加块BLK1和BLK2的NAND闪存单元的阵列400的框图。

图5是包括图4的阵列400的非易失性存储器系统的框图。

图6A描绘了在未考虑编程字线的数目的擦除操作之后处于擦除状态的存储器单元的阈值电压(Vth)分布。

图6B描绘了在编程操作之后跟随图6A的Vth分布。

图6C描绘了在考虑了编程字线的数目的擦除操作之后处于擦除状态的存储器单元的Vth分布。

图6D描绘了在编程操作之后跟随图6C的Vth分布。

图7描绘了包括编程字线WL0至WL5和擦除字线WL6至WL63的部分编程块BLK0的示例。

图8A描绘了用于擦除块的示例过程。

图8B描绘了根据图8A的步骤801的用于确定编程字线的数目(Nwl)的示例过程。

图8C描绘了根据图8A的步骤802的用于基于Nwl使用擦除验证测试执行擦除操作的示例过程。

图8D描绘了根据图8C的步骤822的用于基于Nwl调节擦除验证测试的示例过程。

图8E描绘了用于将数据写入部分编程块的示例过程。

图9描绘了根据图8C的每个擦除脉冲继之以验证脉冲的示例擦除操作。

图10A描绘了分别根据图8D的步骤835和步骤836的作为Nwl的函数的Vbl和Vsl的经调节的值。

图10B描绘了根据图8D的步骤832的作为Nwl的函数的VvE的经调节的值。

图11A描绘了在擦除验证测试的示例所有位线感测过程期间NAND串中的电流流动。

图11B描绘了在与擦除验证测试有关的对偶数编号的位线的感测过程期间NAND串中的电流流动。

图11C描绘了在与擦除验证测试有关的对奇数编号的位线的感测过程期间NAND串中的电流流动。

图12描绘了包括图3的感测放大器SA0和NAND串NS0的示例感测电路。

图13A描绘了根据图8D的步骤834的针对图11A的感测方案所感测到的电流，其中，电流感测时间是可调节参数。

图13B描绘了根据图8D的步骤830的针对图11A的感测方案所感测到的电流，其中，电流跳闸电平是可调节参数。

图13C描绘了根据图8D的步骤836的针对图11的感测方案所感测到的电流。其中，Vsl的电平是可调节参数。

图14A描绘了根据图8D的步骤834的针对图11B和图11C的感测方案所感测到的电压，其中，电压感测时间是可调节参数。

图14B描绘了根据图8D的步骤831的针对图11B和图11C的感测方案所感测到的电压，其中，电压跳闸电平是可调节参数。

图14C描绘了根据图8D的步骤836的针对图11B和图11C的感测方案所感测到的电压，其中，Vsl的电平是可调节参数。

图15A描绘了根据图8B的在用于测量NAND串的集合中的附加组合电流或参考组合电流的过程期间未选择的字线的电压。

图15B描绘了根据图8B的步骤814的在用于测量NAND串的集合中的附加组合电流的过程期间选择的字线WLn的电压。

图15C描绘了根据图8B的步骤814的在用于测量NAND串的集合中的附加组合电流的过程期间另一选择的字线WLm的电压。

具体实施方式

本文描述了用于检测非易失性存储器设备(例如NAND存储器设备)中的编程字线的数目的技术。

在NAND存储器设备中，数据通过存储器管芯被编程至各种块的存储器单元中。每个块包括多个字线(WL)。可以使用允许相对小量的数据(例如系统数据)被写入块的存储器管理系统。过了一段时间之后，擦除块。取决于主机的使用模式，系统可以在擦除块之前仅对块中的一个字线或者前几个字线进行编程。在这种情况下，块仅被部分地编程。

在2DNAND存储器的情况下，擦除操作通常包括将擦除电压施加至其上形成有块的衬底上，继之以对NAND串执行擦除验证测试。在3DNAND存储器的情况下，擦除操作通常包括将擦除电压施加至NAND串的一端或两端，然后减小字线电压。或者，取决于3DNAND存储器的架构，用于3DNAND存储器的擦除操作可以与用于2DNAND存储器的擦除操作相同。随后，执行擦除验证测试。

擦除验证测试将擦除验证电压(VvE)施加至字线，同时执行确定每个NAND串是否处于导通状态的感测操作。在2DNAND的情况下，每个NAND串可以包括在衬底中水平延伸的沟道区，或者在3DNAND的情况下，每个NAND串可以包括在存储器孔的沟道层中竖直延伸的沟道区。感测操作确定沟道区的导电性。如果NAND串中的每个存储器单元是强导通的，则沟道中的电流会相对高(例如，沟道阻抗会相对低)，并且认为存储器单元通过擦除验证测试使得擦除操作完成。当一个或更多个存储器单元被编程而NAND串中的其余存储器单元已经处于擦除状态时，由于由NAND串中的擦除的存储器单元引起的相对低的沟道阻抗，因此NAND串仍然可以通过擦除验证测试。在这种情况下，一个或更多个编程的存储器单元未如已经擦除的存储器单元一样深地被擦除。被浅擦除的存储器单元具有相对高的Vth，其看起来像擦除状态Vth分布中的上尾。参见例如图6A中的Vth分布601。

当存储器系统继续将新的主机数据写至块，并且随后读取该数据时，擦除状态Vth分布的上尾会导致E至A状态失败，其中，擦除状态存储器单元被读取为A状态存储器单元。即使在使用纠错码时也会产生不可校正的错误。此外，编程干扰会增大擦除状态存储器单元的Vth分布，从而增大E至A状态失败的可能性。

一种解决方案是使系统侧读取块中的每页以识别最后编程页，并且基于最后编程页调节擦除操作。另一解决方案是读取块中的每页以识别编程字线的数目，并且基于编程字线的数目来调节擦除操作。字线可以存储数据的一页或多页。然而，由于读取每页所需的时间，这会导致影响性能。另一方法是针对存储器设备的不同块来调节擦除操作，使得编程的存储器单元被足够深地擦除，而无需知晓块中的编程字线的实际数目。然而，这会导致对已擦除的存储器单元的过度深的擦除，从而减小了存储器设备的耐久性。

克服这些问题的解决方案包括基于块中的组合电流识别块中的编程字线的数目。编程字线是连接至编程的存储器单元并且通常连接至擦除的存储器单元的字线。擦除字线是未连接至编程的存储器单元但是仅连接至擦除的存储器单元的字线。在一种方法中，可以在连接至块中的每个NAND串的源极端的源极线处测量组合电流。在另一方法中，可以在连接至块中的每个NAND串的漏极端的位线处测量组合电流。

通常，在外部控制器处将数据随机化，使得存储器单元可以以可预测的方式将数据存储在每一个编程状态中或者擦除状态中。可以在将读取通过电压(Vpass)施加至块中的每个字线使得所有存储器单元都处于导通状态的同时，确定参考组合电流。可以由控制器存储参考组合电流(Iref)的值。第二，可以在将分界电压施加至选择的字线的同时测量附加组合电流(Iadd)，该分界电压将处于擦除状态的导通存储器单元与处于编程状态(例如A、B、C)的编程的存储器单元进行区分。对于编程字线来说，组合电流将显著地低于参考组合电流(例如，Iadd<Iref+裕量)。然后，可以推断出选择的字线被编程。如果选择的字线未被编程，则Iadd将与Iref近似相同(例如，Iadd＝Iref)。然后，可以推断出选择的字线未被编程。

可以选择不同的字线并且测量附加组合电流，直到识别出最后编程字线为止。基于已知的字线编程顺序，擦除字线可以在按字线编程顺序的最后编程字线之后与最后编程字线相邻。还可以对块中的编程字线的数目(Nwl)进行计数。可以以各种方式使用该信息。例如，Nwl可以用于调节擦除操作的擦除验证测试。在一种方法中，可以结合擦除操作确定Nwl。可以通过根据Nwl调节以下中的至少一个来使擦除验证测试在Nwl相对小时相对难以通过而在数目相对大时相对易于通过：字线电压(VvE)、源极线电压(Vsl)、感测时间、电流跳闸电平、电压跳闸电平或者位线电压。通过使擦除验证测试在Nwl相对小时相对难以通过而在Nwl相对大时相对易于通过，无论Nwl怎样，编程的存储器单元都将被更加均匀地擦除。

另一方法使用最后编程字线的标识的Nwl来确定块中的下一字线，以用于进行编程。这是有用的，例如，当在对块进行部分编程之后，控制器将分配附加数据，以在块中的下一字线中或者其余字线中被编程，使得块变成被完全编程。以下进一步详细描述这些或其它特征。

适用于实现本技术的存储器系统的一个示例使用在两个选择栅极之间串联布置多个晶体管的NAND闪存结构。选择栅极与串联的晶体管被称为NAND串。图1A是示出了一个NAND串的俯视图。图1B是NAND串的等效电路。图1A和图1B中描绘的NAND串包括串联的并且夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串连接至位线126。选择栅极122将NAND串连接至源极线128。通过将适当电压施加至控制栅极120CG来控制选择栅极120。通过将适当电压施加至控制栅极122CG来控制选择栅极122。晶体管100、102、104和106中的每个晶体管具有控制栅极和浮栅。晶体管100具有控制栅极100CG和浮栅100FG。晶体管102包括控制栅极102CG和浮栅102FG。晶体管104包括控制栅极104CG和浮栅104FG。晶体管106包括控制栅极106CG和浮栅106FG。控制栅极100CG连接至字线WL3，控制栅极102CG连接至字线WL2，控制栅极104CG连接至字线WL1，以及控制栅极106CG连接至字线WL0。在一种实施方式中，晶体管100、102、104和106均是存储器单元。在其它实施方式中，存储器单元可以包括多个晶体管或者可以不同于所描绘的那样。选择栅极120连接至选择线SGD。选择栅极122连接至选择线SGS。

图2提供了以上描述的NAND串的横截面图。NAND串的晶体管形成在p阱区140。P阱区则可以在p型衬底144的n阱区142中。每个晶体管包括由控制栅极(100CG、102CG、104CG和106CG)和浮栅(100FG、102FG、104FG和106FG)构成的堆叠式栅极结构。浮栅形成在氧化物膜或其它电介质膜的顶端的p阱的表面上。控制栅极在浮栅之上，其中，多晶硅间电介质层将控制栅极与浮栅隔开。存储器单元(100、102、104和106)的控制栅极形成字线。N+掺杂层130、132、134、136和138在相邻单元之间共享，由此单元彼此串联连接以形成NAND串。这些N+掺杂层形成单元中的每一个的源极和漏极。例如，N+掺杂层130充当晶体管122的漏极和晶体管106的源极，N+掺杂层132充当晶体管106的漏极和晶体管104的源极，N+掺杂层134充当晶体管104的漏极和晶体管102的源极，N+掺杂层136充当晶体管102的漏极和晶体管100的源极，以及N+掺杂层138充当晶体管100的漏极和晶体管120的源极。N+掺杂层126连接至用于NAND串的位线，而N+掺杂层128连接至用于多个NAND串的公共源极线。

注意，尽管图1A至图2示出了NAND串中的四个存储器单元，但是四个晶体管的使用仅作为示例提供。使用本文中描述的技术的NAND串可以具有少于四个存储器单元或多于四个存储器单元。例如，一些NAND串将包括8个、16个、32个、64个或更多个存储器单元。

每个存储器单元可以存储以模拟或数字形式表示的数据。当存储一位数字数据时，存储器单元的可能的阈值电压的范围被分成两个范围，这两个范围被分配了逻辑数据“1”和“0”。在NAND型闪存的一个示例中，在存储器单元被擦除之后阈值电压为负，并且被限定为逻辑“1”。在编程操作之后阈值电压为正，并且被限定为逻辑“0”。当阈值电压为负并且通过将0V施加至控制栅极来试图读取时，存储器单元会接通以指示正在存储逻辑1。当阈值电压为正并且通过将0V施加至控制栅极来试图进行读取操作时，存储器单元不会接通，这指示逻辑0被存储。

存储器单元还可以存储多个状态，从而存储多位数字数据。当存储多个状态的数据时，阈值电压窗口被划分成状态的数目。例如，如果使用了四个状态，则会存在分配给数据值“11”、“10”、“01”和“00”的四个阈值电压范围。在NAND型存储器的一个示例中，擦除操作之后的阈值电压为负并且被限定为“11”。针对状态“10”、“01”和“00”使用正的阈值电压。在一些实现方式中，使用格雷码分配将数据值(例如逻辑状态)分配给阈值范围，以使得：在浮栅的阈值电压不正确地转换成其相邻物理状态的情况下，仅会影响一位。被编程在存储器单元中的数据与该单元的阈值电压范围之间的具体关系取决于针对该存储器单元所采用的数据编码方案。

除NAND闪存以外，本技术还可以用于其它类型的非易失性存储器。

在闪存EEPROM系统中有用的另一类型的存储器单元利用非导电介电材料代替导电的浮栅，以便以非易失性方式存储电荷。由氧化硅、氮化硅以及氧化硅(“ONO”)形成的三层电介质在存储器单元的沟道之上，并且夹在导电的控制栅极与半导体衬底的表面之间。通过将电子从单元沟道注入到氮化物中来对该单元编程，其中，这些电子被捕获并且被存储在受限区域中。然后，这些所存储的电荷以可检测的方式来改变该单元的沟道的一部分的阈值电压。通过将热空穴注入到氮化物中来擦除该单元。可以以下述分裂栅构造来设置类似的单元，在所述分裂栅构造中，掺杂的多晶硅栅极在存储器单元沟道的一部分之上延伸，以形成分离的选择晶体管。

在另一方法中，在每个NROM单元中存储两位，其中ONO介电层延伸跨越源极扩散与漏极扩散之间的沟道。一个数据位的电荷位于与漏极相邻的介电层中，并且另一数据位的电荷位于与源极相邻的介电层中。通过分别读取在电介质中空间上分离的电荷存储区的二进制状态来获得多状态数据存储。

图3描绘了块BLK0中的例如在图1A至图2中示出的三个示例NAND串。BLK0包括多个NAND串NS0、NS1、NS2……以及与相应的感测放大器SA0、SA1、SA2……进行通信的相应的位线，例如BL0、BL1、BL2……。BLK0包括存储器单元(非易失性存储元件)的集合。每个NAND串在一端处连接至漏极(SGD)晶体管的选择栅极，而SGD晶体管的控制栅极经由公共SGD线连接。NAND串在其另一端处连接至源极(SGS)晶体管的选择栅极，SGS晶体管转而连接至公共源极线(SL)。多条字线WL0至WL63在SGS晶体管与SGD晶体管之间延伸。WL0是与块的源极侧(SS)相邻的边缘字线，而WL63是与块的漏极侧(DS)相邻的边缘字线。

示例NAND串NS0包括：具有相应的控制栅极CG63……CG32至CG28……CG0的存储器单元301……302至306……307，具有控制栅极CGsgs的SGS晶体管308以及具有控制栅极CGsgd的SGD晶体管300。另一示例NAND串NS1包括：存储器单元311……312至316……317，SGS晶体管318以及SGD晶体管310。另一示例NAND串NS2包括：存储器单元321……322至326……327，SGS晶体管328以及SGD晶体管320。NAND串NS0、NS2……被偶数编号，而NAND串NS1、NS3(未示出)……被奇数编号。类似地，位线BL0、BL2……被偶数编号，而NAND串BL1、BL3(未示出)……被奇数编号。存储器单元可以存储用户数据和/或非用户数据。

图4是包括图3的BLK0以及附加块BLK1和BLK2的NAND闪存单元的阵列400的框图。位线(BL)沿每列耦接至NAND串的漏极选择栅极的漏极端子。源极线(SL)可以沿NAND串的每行连接NAND串的源极选择栅极的所有源极端子(例如，在NS0的SE0处)。

存储器单元的阵列被划分成存储器单元的大量块(例如，BLK0至BLK2)，其中，每个块包括与字线、SGS线和SGD线的公共集合进行通信的一个或更多个NAND串的集合。每个NAND串还与相应的位线进行通信。例如，BLK0包括分别与BL0、BL1……BLn-1进行通信并与WL0至WL63、SGS和SGD进行通信的NAND串NS0、NS1……NSn-1。BLK1包括分别与BL0、BL1……BLn-1进行通信并与WL0a至WL63a、SGSa和SGDa进行通信的NAND串NSa0、NSa1……NSan-1。BLK2包括分别与BL0、BL1……BLn-1进行通信并与WL0b至WL63b、SGSb和SGDb进行通信的NAND串NSb0、NSb1……NSbn-1。

对于闪存EEPROM系统常见的是，块是擦除的单位。就是说，每个块包含一起被擦除的最小数目的存储器单元。每个块通常被划分成数页。一页是编程的最小单位。通常一行存储器单元中存储一页或更多页数据。例如，一行通常包含若干交叉存取的页或者可以构成一页。页中的所有存储器单元将被一起读取或编程。此外，页可以存储来自一个或更多个扇区的用户数据。扇区是由主机使用作为用户数据的合适单位的逻辑概念；扇区通常不包含开销数据，其通常限制于控制器。开销数据可以包括根据扇区的用户数据计算出的纠错码(ECC)。当数据正被编程到阵列中时，(下文中描述的)控制器的一部分计算ECC，并且在数据正被从阵列中读取时检查ECC。可替代地，ECC和/或其它开销数据存储在与其所属的用户数据不同的页中或者甚至存储在与其所属的用户数据不同的块中。

对应于磁盘驱动器中的扇区的大小，扇区的用户数据通常为512字节。开销数据通常是附加的16至20字节。大量页形成块，例如，从8页直到32页、64页或更多页的任意数目的页。在一些实施方式中，一行NAND串包括块。

在示例2DNAND实施方式中，通过以下来擦除存储器单元：在源极线和位线浮置时，将p阱升高至擦除电压(例如15V至20V)保持足够的时间段，并且将选择的块的字线接地或者对其施加低偏压(例如1V)。由于电容交叉耦合(“交叉”表示来自相邻存储器单元的耦合)，导致位线、选择线以及公共源极也被升高至相当大一部分的擦除电压。因此将强电场施加至选择的存储器单元的隧道氧化物层，并且当浮栅的电子被发射至衬底侧时，选择的存储器单元的数据被擦除。当电子从浮栅转移至p阱区时，选择的单元的阈值电压降低。可以对整个存储器阵列、单独的块或者单元的另一单位进行擦除。

图5是包括图4的阵列400的非易失性存储器系统的框图。根据本技术的一种实施方式，非易失性存储器系统包括存储器设备596，其具有用于对成页的存储器单元并行地读取和编程的读/写电路。存储器设备596可以包括一个或更多个存储器管芯598。存储器管芯598包括存储器单元的二维存储器阵列400、控制电路510以及读/写电路565。存储器阵列400通过字线经由行解码器530以及通过位线经由列解码器560可寻址。读/写电路565包括多个感测块500，并且允许对成页的存储器单元进行并行地读取或编程。通常，控制器550与一个或更多个存储器管芯598被包括在同一存储器设备596(例如可移除存储卡)中。命令和数据经由线路520在主机570与控制器550之间传输以及经由线路518在控制器与一个或更多个存储器管芯598之间传输。

控制电路系统510与读/写电路565配合，以对存储器阵列400进行存储器操作。控制电路系统510包括状态机512、片上地址解码器514以及电力控制模块516。状态机512提供对存储器操作的芯片级控制。片上地址解码器514提供由主机或存储器控制器使用的地址与由解码器530和560使用的硬件地址之间的地址接口。电力控制模块516控制在存储器操作期间被供应至字线和位线的电力和电压。在另一方法中，使用双行/列解码器以及读/写电路。可以认为控制电路包括例如部件510、512、514、516、530、550、560、565中的一个或更多个部件。

图6A描绘了在未考虑编程字线的数目的擦除操作之后处于擦除状态的存储器单元的阈值电压(Vth)分布。分别示出了针对一个或更多个编程字线的Vth分布(Vth分布601)和针对其余的、擦除字线的Vth分布(Vth分布600)。擦除验证测试将VvE施加至字线中的每一个，同时确定NAND串是否处于导通状态。如在开始处所提到的，连接至一个或更多个编程字线的编程的存储器单元将被浅擦除，如由Vth分布601的超过VvE的上部所指示的那样。相比之下，擦除的存储器单元将被擦除到合适的深度。

图6B描绘了在编程操作之后跟随图6A的Vth分布。该示例包括针对总的四个数据状态的擦除状态(E)和三个编程状态(A、B和C)。其它示例可以包括八个数据状态、十六个数据状态或者更多个数据状态。VvA、VvB和VvC是用于分别对A状态、B状态和C状态进行编程的验证电平。VrA、VrB和VrC是在随后的读取操作中使用的读取电平。将存储器单元中的一些从擦除状态编程至编程状态会导致将图6A的Vth分布600和601分别向上耦合至Vth分布602和603。结果是，Vth分布603的上尾增大超过VrA，使得E状态存储器单元中的一些将被不正确地读取为A状态存储器单元。Vth分布604表示A状态存储器单元、Vth分布606表示B状态存储器单元，而Vth分布608表示C状态存储器单元。即使在没有编程干扰的情况下，也会发生E状态存储器单元被不正确地读取为A状态存储器单元的问题。

图6C描绘了在考虑了编程字线的数目的擦除操作之后处于擦除状态的存储器单元的Vth分布。在这种情况下，针对一个或更多个编程字线的Vth分布611处于合适的深度，并且与图6A的Vth分布601相比偏移较低。针对擦除字线的Vth分布610也处于合适的深度。实现针对一个或更多个编程字线的Vth分布611的一个选择是减小验证电平，例如从标称电平VvE_nom到减小的值VvE-。VvE_nom可以用于完全编程的块，而VvE-可以用于部分编程的块。可以基于块被编程到的程度来使用在VvE-与VvE_nom之间的中间电平VvE。减小VvE使得编程的存储器单元较难以通过擦除验证测试，以使得编程的存储器单元在它们确实通过擦除验证测试时被更深地擦除。例如，结合图8D论述了使编程的存储器单元较难以通过擦除验证测试的其它选择。

图6D描绘了在编程操作之后跟随图6C的Vth分布。如前述，将存储器单元中的一些从擦除状态编程至编程状态会导致图6C中的Vth分布610和611分布分别向上耦合至Vth分布612和613。在这种情况下，Vth分布613的上尾仍低于VrA。这防止了E状态存储器单元被不正确地读取为A状态存储器单元。如前述那样，Vth分布604表示A状态存储器单元，Vth分布606表示B状态存储器单元，而Vth分布608表示C状态存储器单元。分界电压Vdem处于E状态的上尾与VvA之间。Vdem是以下读取电压：该读取电压可以在电流感测操作中被施加至选择的字线，使得编程的存储器单元将处于非导通状态，而擦除状态存储器单元将处于导通状态。还参见图8B的步骤814、图15B和图15C。

图7描绘了包括编程字线WL0至WL5和擦除字线WL6至WL63的部分编程块BLK0的示例。还描绘了示例NAND串和存储器单元。例如，WL0705包括分别在NAND串NS0、NS1和NS2中的存储器单元700、710和720。WL5706包括分别在NAND串NS0、NS1和NS2中的存储器单元701、711和721。WL6707包括分别在NAND串NS0、NS1和NS2中的存储器单元702、712和722。WL63708包括分别在NAND串NS0、NS1和NS2中的存储器单元703、713和723。此外，作为示例，存储器单元700、711、722和703可以处于擦除状态，而存储器单元710、720、701、721、702、712、713和723可以处于编程状态。编程字线WL0至WL5是子块SBLKa的一部分，而擦除字线WL6至WL63是子块SBLKb的一部分。在该示例中，编程字线彼此相邻。编程字线还可以是非相邻的。

图8A描绘了用于擦除块的示例过程。步骤800包括针对块决定执行擦除操作。步骤801包括确定块中的编程字线的数目(Nwl)。回想一下，编程字线是连接至编程的存储器单元的字线。步骤802包括基于Nwl使用擦除验证测试执行擦除操作。也就是说，擦除验证测试被配置成基于Nwl。可以由主机570或者控制器550(图5)例如通过发出合适的擦除命令来做出执行擦除操作的决定。结合擦除操作，并且响应于执行擦除操作和擦除命令的决定，可以采取附加动作例如确定Nwl。当做出擦除块的决定时，块通常被认为处于不同于完全擦除的状态。也就是说，块被部分编程或者被完全编程。主机或控制器可以保持指示块是否被完全擦除的状态数据，以使得主机或控制器仅针对被部分编程或者被完全编程的块发出擦除命令。

图8B描绘了根据图8A的步骤801的用于确定编程字线的数目(Nwl)的示例过程。步骤810包括在将Vpass施加至块中的所有字线的同时测量通过块中的NAND串的组合电流。Vpass充分高以使所有存储器单元处于导通状态。步骤811包括将测量的组合电流存储为参考组合电流(Iref)。例如，可以将组合电流的幅度数字化并且存储在状态机512中。步骤812进行初始化Nwl＝0。步骤813选择字线，例如以确定该字线处于编程状态还是擦除状态。例如，可以初始地选择WL0。可以使用按次序的、不按次序的或者随机的字线选择顺序。步骤814包括将Vpass(例如6V至8V)施加至块中的所有未选择的字线，同时将Vdem施加至选择的字线，并且同时测量通过块中的NAND串的附加组合电流(Iadd)。

可选地，步骤812可以同时选择相邻或非相邻的多个字线。

由于Vpass被施加至未选择的字线(例如WL1至WL63)，因此，这些字线的存储器单元将处于强导通状态。对于每个NAND串来说，连接至选择的字线的存储器单元将决定NAND串中的电流。当存储器单元处于编程状态时，Iadd相对低；而当存储器单元处于擦除状态时，Iadd相对高。因此，当选择的字线的存储器单元全部处于擦除状态时，Iadd将大致等于Iref。当选择的字线中的存储器单元中的一些处于编程状态而其它存储器单元处于擦除状态时，Iadd将显著低于Iref(至少低了可以根据测试确定的裕量)。这是由于编程的存储器单元是非导通的并且因此阻挡NAND串中的电流。例如，假设：在选择的字线中，存储器单元的25％处于擦除状态，存储器单元的25％处于A状态，存储器单元的25％处于B状态以及存储器单元的25％处于C状态。因此，当Vdem处于擦除状态与A状态之间时，NAND串的75％将具有相对小的电流(例如，具有A状态存储器单元、B状态存储器单元和C状态存储器单元的NAND串)，而NAND串的25％(例如，具有擦除状态存储器单元的NAND串)将具有大量的电流。例如，附加组合电流可以是参考组合电流的大致25％。例如，裕量可以是参考组合电流的10％至25％或者更多。

在一种方法中，可以将附加组合电流的幅度数字化并且与状态机512中的参考组合电流的存储值进行比较。

步骤815在Iadd<Iref+裕量的情况下递增Nwl。与Iadd基本同时地测量Iref提供了用于比较的合适的基线测量。Iref指示针对块的实际电流流动，并且可以随着块累积编程擦除周期而改变。此外，测量电流的任何不准确将等同地影响Iref和Iadd，使得仍然可以准确地确定它们的相对电平。

决定步骤816确定是否要分析下一字线。一种方法是以下述连续顺序分析每个字线：从WL0(在块的源极侧处最靠近源极线的字线)开始，并且一次朝向块的漏极侧前进一个字线，直到第一擦除字线所处的地方为止。处于擦除状态的字线之前的字线是最后编程字线。在一种方法中(参见图8E)，处于擦除状态的第一字线可以是用于写数据的下一字线。例如，如果WL0至WL5是编程字线，则要编程的下一字线是WL6。在该选择中，识别一个或更多个选择的字线是以下述方式执行的：针对多个字线中的一个字线执行，紧接着继之以针对多个字线中的另一字线执行，其中，所述一个字线与所述另一字线相邻。

在另一选择中，识别一个或更多个选择的字线是以下述方式执行的：针对多个字线中的一个字线执行，紧接着继之以针对多个字线中的另一字线执行，其中，所述一个字线与所述另一字线隔开至少一个其它字线。一种方法是首先选择WL0，因为WL0通常是第一编程字线。下一选择的字线可以由其它字线与WL0间隔开。例如，选择顺序可以是：WL0、WL31、WL1、WL32……。

如果决定步骤816指示存在要分析的下一字线，则在步骤813处选择下一字线并且在步骤814处再次确定Iadd。如果决定步骤816指示不存在要分析的下一字线，则在步骤817处，处理完成。

图8C描绘了根据图8A的步骤802的用于基于Nwl使用擦除验证测试执行擦除操作的示例过程。还参照图9，步骤820包括将擦除电压Verase例如初始化到Verase0。步骤821包括将Verase施加至针对2DNAND存储器设备的衬底或者针对3DNAND存储器设备的NAND串的一端或者更多端。可以使用经由位线将Verase施加至NAND串的漏极端的一侧擦除或者经由源极线还将Verase施加至NAND串的源极端的两侧擦除来擦除3DNAND存储器设备。步骤822包括执行擦除验证测试。当Nwl相对小时，使擦除验证测试相对难以通过。相反地，当Nwl相对大时，使擦除验证测试相对易于通过。更多细节参见图8D。当块中存在一个编程字线或者少量编程字线例如块中的所有字线的一小部分时，Nwl相对小。当块中的所有字线或者大部分字线被编程时，Nwl相对大。擦除验证测试包括例如当VvE被施加至所有字线时感测块中的存储器单元是否处于导通状态。

可选地，将VvE的较低值(例如VvE-)施加至编程字线，而将VvE的较高值(例如VvE+)施加至擦除字线。

决定步骤823确定是否已通过擦除验证测试。通常在块中的所有存储器单元或者几乎所有存储器单元在VvE被施加至字线的情况下处于导通状态时，宣布通过。如果决定步骤823为真，则在步骤826处，擦除操作成功地结束。如果决定步骤823为假，则在决定步骤824处确定Verase是否已超过最大允许电平Verase_max。如果决定步骤824为假，则在步骤827处，擦除操作失败。如果决定步骤824为真，则在步骤825处步进Verase，并且在步骤821处施加下一擦除脉冲。

图8D描绘了根据图8C的步骤822的用于基于Nwl来调节擦除验证测试的示例过程。步骤833包括基于块中的编程字线的数目Nwl来调节擦除验证测试。相对难以通过(例如较严格的)的擦除验证测试导致针对存储器单元的相对较深的擦除深度。这确保了即使在Nwl为小的情况下擦除也足够深。步骤833可以由其它步骤中的一个或更多个步骤来实现。例如，这些步骤包括：调节电流跳闸电平(更高，以使擦除验证测试对于所有位线感测来说难以通过)，830；调节电压跳闸电平(更高，以使擦除验证测试对于偶数/奇数位线感测来说相对难以通过)，831；调节VvE(更低，以使擦除验证测试相对难以通过)，832；调节感测时间(更短，以使擦除验证测试相对难以通过)，834；调节Vbl(更低，以使擦除验证测试对于所有位线感测来说相对难以通过)，835；以及调节Vsl(更高，以使擦除验证测试对于所有位线感测来说相对难以通过；更低，以使擦除验证测试对于分离的偶数/奇数位线感测来说相对难以通过)，836。

关于步骤830，图13B提供了不同的电流跳闸电平的示例Itrip0和Itrip1。也可以使用附加电流跳闸电平。针对给定的tsense，如果Itrip较高，则擦除验证测试相对难以通过。关于步骤831，图14B提供了不同的电压跳闸电平的示例Vtrip0和Vtrip1。也可以使用附加电压跳闸电平。针对给定的tsense，如果Vtrip较高，则擦除验证测试相对难以通过。关于步骤832，图6C提供了标称擦除验证电压VvE_nom、较低擦除验证电压VvE-的示例。如果VvE较低，则擦除验证测试相对难以通过，因为存储器单元需要更深地被擦除以通过擦除验证测试。关于步骤834，图13A和图14A提供了不同的感测时间的示例tsense0和tsense1。也可以使用附加感测时间。针对给定的Itrip(图13A)或Vtrip(图14A)，如果tsense较低，则擦除验证测试相对难以通过。关于步骤835，在图13A至图13C中，在固定的Vsl处，成比例地生成电流(I)与Vbl。因此，在固定的Vsl处，当Vbl较大时，电流会更大。针对给定的Itrip和tsense，如果Vbl较低，则擦除验证测试相对难以通过。

关于步骤836，对于结合图13A至图13C论述的所有位线感测来说，与VvE-Vsl成比例地生成电流(I)。当Vsl较高时，存储器单元的视在Vth被升高。因此当Vsl较大时，电流会较低。因此，针对给定的Vbl、Itrip和tsense，如果Vsl较大，则擦除验证测试相对难以通过。对于结合图14A至图14C论述的偶数/奇数位线感测来说，与Vsl成比例地生成Vsense，因此，当Vsl较大时，Vsense会较大。针对给定的Vtrip和tsense，如果Vsl较低，则擦除验证测试相对难以通过。

图8E描绘了用于将数据写入部分编程块的示例过程。步骤840包括决定将数据写入部分编程块。在一些情况下，可以同时对块中的一个或更多个字线进行编程。在随后的时间，可以期望将附加数据写入块。一种方法是针对状态机存储识别块中的最后编程字线的数据。然而，这导致附加存储需要。另一解决方案是使用所论述的组合电流测量技术来识别块中的最后编程字线(步骤841)，在步骤842处，识别在最后编程字线之后的下一字线，以及在步骤843处，将数据写入下一字线。例如，Nwl＝6，指示出WL0至WL5被编程。结果是，假设连续的字线编程顺序，将数据写入其的下一字线是WL6。可替代地，可以在不累计Nwl的情况下识别最后编程字线。

图9描绘了根据图8C的每个擦除脉冲继之以验证脉冲的示例擦除操作。针对存储器单元的块可以通过以下来执行擦除操作：将一个或更多个擦除脉冲例如EP0至EP3(波形900)施加至在2DNAND存储器设备中其上形成有块的衬底上，或者施加至在3DNAND存储器设备中的NAND串的端部。在第一擦除脉冲EP0之后，每个擦除脉冲的峰值幅度可以从先前擦除脉冲起步进步长△V。在一种方法中，在将每个擦除脉冲施加至衬底之后，如波形910所表示的那样执行验证操作。波形910示出了施加至被擦除的存储器单元的一个或更多个字线的验证脉冲或电压VP0至VP3的幅度VvE。VP0至VP3是与EP0至EP3关联并且分别跟随EP0至EP3的验证脉冲。在该示例中，假设擦除操作成功地结束。因此，与VP0至VP2关联的擦除验证测试失败，而与VP3关联的擦除验证测试通过。

图10A描绘了作为图8D的分别根据步骤835和步骤836的Nwl的函数的Vbl和Vsl的经调节值。如所论述的，当Nwl相对小时，通过增大Vsl(曲线1001)或者通过降低Vbl(曲线1000)可以使擦除验证测试相对难以通过。Vsl可以随着Nwl增大而减小。Vbl可以随着Nwl增大而增大。

图10B描绘了根据图8D的步骤832的作为Nwl的函数的VvE的经调节值。如所论述的，当Nwl相对小时，通过将VvE例如从标称电平VvE_nom减小到减小的电平VvE-，可以使擦除验证测试相对难以通过。VvE_nom可以用于完全编程块，而VvE-可以用于例如具有仅一个编程字线或者少量编程字线的部分编程块。可以基于块被编程到的程度来使用在VvE-与VvE_nom之间的中间电平VvE。

图11A描绘了在擦除验证测试的示例全部位线感测过程期间在NAND串中的电流流动。BLK0包括：连接至位线BL0的示例NAND串NS0及相关联的感测放大器SA0；连接至位线BL1的示例NAND串NS1及相关联的感测放大器SA1；以及连接至位线BL2的示例NAND串NS2及相关联的感测放大器SA2。SGD线连接至SGD晶体管300(具有示例控制栅极CGsgd)、310及320的控制栅极。WL63连接至存储器单元301(具有示例控制栅极CG63)、311及321的控制栅极。WL32连接至存储器单元302(具有示例控制栅极CG32)、312及322的控制栅极。WL31连接至存储器单元303(具有示例控制栅极CG31)、313及323的控制栅极。WL30连接至存储器单元304(具有示例控制栅极CG30)、314及324的控制栅极。WL29连接至存储器单元305(具有示例控制栅极CG29)、315及325的控制栅极。WL28连接至存储器单元306(具有示例控制栅极CG28)、316及326的控制栅极。WL0连接至存储器单元307(具有示例控制栅极CG0)、317及327的控制栅极。SGS线连接至SGS晶体管308(具有示例控制栅极CGsgs)、318及328的控制栅极。NS0至NS2的源极端SE0至SE2分别连接至公共源极线SL。如所论述的，感测可以用作擦除验证测试的一部分。

在被称为非所有位线感测的示例感测过程中，通过与每个NAND串关联的感测放大器在块中的每个NAND串中同时地感测电流。例如，如分别通过感测放大器SA0、SA1及SA2感测到的那样，NS0、NS1及NS2中的电流分别是i_NS0、i_NS1及i_NS2。此外，在第一种方法中，同时地对所有字线的存储器单元进行验证。例如，为了确定是否完成针对块的擦除操作，WL0至WL63可以接收VvE(例如0V)。或者，为了确定选择的字线是否被编程，选择的字线可以接收Vdem，而未选择的字线接收Vpass。

在第二种方法中，同时地对偶数编号的字线的存储器单元进行验证，在此之后，同时地对奇数编号的字线的存储器单元进行验证。当对偶数编号的字线的存储器单元进行验证时，WL0、WL2……WL62可以接收VvE或Vdem，而WL1、WL3……WL63可以接收Vpass。在第三种方法中，同时地对奇数编号的字线的存储器单元进行验证，在此之后，同时地对偶数编号的字线的存储器单元进行验证。因此，无论使用所有位线感测还是偶数/奇数(源极跟随器)感测，另一选择是一起验证偶数编号的字线和奇数编号的字线(被称为所有字线擦除验证)或者分开地验证偶数编号的字线和奇数编号的字线(被称为交替字线擦除验证)。分开地验证偶数编号的字线和奇数编号的字线可以提高写入擦除耐久性。

可以将Vsl设定为低于Vbl的电平，以使得电流从NAND串的漏极端流动至源极端。在一个示例中，Vsl＝1.2V，而位线保持处于Vbl＝1.8V。每个NAND串中的电流流经关联的位线，并且在关联的感测放大器处被感测到。如果所感测到的电流超过阈值电平或跳闸电平(Itrip)，则判断NAND串处于导通状态。如果所感测到的电流未超过跳闸电平，则判断NAND串处于非导通状态。通过感测时间(tsense)来确定Itrip的值，其中，可以基于存储器设备中的ROM引信参数来设定感测时间。在一种方法中，Isense与tsense成反比。

当所有NAND串或几乎所有NAND串(除可以被忽略的少量NAND串以外)被判断处于导通状态时，判断通过擦除验证测试。可以通过设定Vsl来控制擦除深度。Vsl越高导致擦除深度越深，这是因为Vsl越高导致擦除验证测试越严格(越难以通过，从而需要越多的擦除循环)。更多细节参见图13A至图13C。

SGD线和SGS线分别接收电压Vsgd和Vsgs，这使得这些晶体管处于导通状态。

尽管针对非所有位线感测方案和源极跟随器感测方案可以以不同方式完成感测，但是对于两种方案来说，都通过流经NAND串的电流的量来确定对NAND串处于导通状态还是处于非导通状态的判断。NAND串的电流与NAND串的阻抗成反比。在每个擦除脉冲处，增大Verase，以更深地擦除存储器单元，从而降低了存储器单元的Vth并且因此减小了NAND串的阻抗。在特定擦除脉冲之后，当NAND串的阻抗达到足够低的值时，判断NAND串为导通，并且通过擦除验证测试。

电流感测设备1130或1131可以用于测量通过块的NAND串的组合电流。电流感测设备1131连接至源极线(SL)，源极线(SL)转而连接至NAND串中的每一个的源极端。例如，电流感测设备可以使用可操作放大器来调整Vsl的电平。在一种方法中，将Vsl调整到正电压例如0.5V。此外，当Vsl降低到指定电平以下时，上拉电路可以用于增大Vsl，而当Vsl升高到指定电平以上时，下拉电路可以用于减小Vsl。电流感测设备1130连接至位线中的每个位线。在一种方法中，电流感测装置1130包括电流镜，其使每个位线中的电流成镜像，以提供块中的组合电流。电流感测设备可以包括模数转换器，以将检测到的组合电流的幅度数字化。

可以例如通过观察电压或者电压的变化来直接测量或者间接测量电流。

图11B描绘了在与擦除验证测试有关的对偶数编号的位线的感测过程期间NAND串中的电流流动。另一类型的感测是源极跟随器感测(也被称为偶数/奇数感测)，其中，将SL充电高达Vdd(例如2.5V)，以及初始地将要被感测的位线(在该示例中偶数编号的位线)接地。将SGD晶体管偏压足够高以使其导通，使得NAND串单元电流可以流经SGD晶体管。在该技术中，可以分开地对偶数编号的位线和奇数编号的位线进行验证，以避免源自相邻位线耦合的影响。当对偶数编号的位线进行验证时，将奇数编号的位线保持处于Vdd，以避免不想要的电流流经奇数编号的位线。类似地，当对奇数编号的位线进行验证时，将偶数编号的位线保持处于Vdd。如通过分别针对NS0和NS2的电流i_NS0和i_NS2指示的那样，NAND串的电流从NAND串的源极侧流动至漏极侧。在感测期间，因为电流从NAND串的源极侧流动至漏极侧，所以要被感测的位线结果处于被浮置并且被充电。在等待特定时间之后，由感测放大器来判断位线被充电至其的最终Vbl电平。如果Vbl>Vtrip，则判断NAND串处于导通状态，其中，可以基于存储器设备中的ROM引信参数来设定Vtrip。

当所有或几乎所有NAND串(除可以被忽略的少量NAND串以外)被判断处于导通状态时，判断通过擦除验证测试。可以通过设定Vtrip来控制擦除深度。跳闸电压越高导致擦除深度越深，这是因为跳闸电压越高使得擦除验证测试越严格并且难以通过。更多细节参见图14A和图14B。此外，可以通过设定Vsl来控制擦除深度。Vsl越低导致擦除深度越深，这是因为Vsl越低使得擦除验证测试越严格。

如所论述的，电流感测设备1130或1131可以用于测量通过块的NAND串的组合电流。

图11C描绘了在与擦除验证测试有关的对奇数编号的位线的感测过程期间NAND串中的电流流动，其中，在一种方法中，在对偶数编号的位线的感测过程之后执行对奇数编号的位线的感测过程。当对奇数编号的位线进行验证时，将偶数编号的位线保持处于Vdd。如通过针对NS1的电流i_NS1指示的那样，NAND串的电流从NAND串的源极侧流动至漏极侧。如所论述的，电流感测装置1130或1131可以用于测量通过块的NAND串的组合电流。

图12描绘了包括图3的感测放大器SA0和NAND串NS0的示例感测电路。在2DNAND设备的情况下，NS0包括衬底中的沟道1214，或者在3DNAND设备的情况下，NS0包括存储器孔中的沟道1214。SA0包括感测模块1200、感测线1202以及连接至BL0的晶体管1204。可以使用晶体管1204将位线上的电压固定至或者箝位成期望电平。SL驱动器1218提供SL上的电压Vsl。在结合图11A描述的所有位线感测中，SL驱动器用于设定Vsl，而晶体管1204用于设定Vbl。晶体管1204可以被称为位线箝位(BLC)晶体管。取决于NS0中的存储器单元的导通状态，在沟道1214中电流可以流经感测线从BL流动至SL。感测模块可以以不同方式确定感测线1202上的电流量(或者至少确定电流量低于还是高于特定电流跳闸电平，即Itrip)。在一种可能的方法中，感测模块具有被充电的电容器。在t0处，允许电容器将感测线充电至指定电平。然后，在感测时间处，确定电压电平高于还是低于跳闸电压。在感测时间处，分别根据电压电平低于还是高于跳闸电压来确定电流高于还是低于跳闸电流。因此，感测模块通过对感测线预充电并且随后确定束缚至电流电平的压降来确定电流。可以通过针对该压降调节预充电电平或跳闸电平来调节感测参数。

图13A描绘了针对图11A的感测方案所感测到的电流，其中，电流感测时间是可调节参数。在所有位线感测期间，在NAND串中电流可以在Vsl和Vbl升高时的时间t0处开始流动。线1300表示其中NAND串处于导通状态并且相对大的电流流动的情况。线1306表示其中NAND串处于非导通状态并且相对小的电流流动的情况。在感测时间tsense0或tsense1处，线1300分别具有位于点1302处的值(低于跳闸电流Itrip)或位于点1304处的值(高于Itrip)。由此，因为I<Itrip，所以相对较短的感测时间(tsense0)导致确定NAND串处于非导通状态，而因为I>Itrip，所以相对较长的感测时间(tsense1)导致确定NAND串处于导通状态。

图13B描绘了针对图11A的感测方案所感测到的电流，其中，电流跳闸电平是可调节参数。线1300和线1306重复。在感测时间tsense处，线1300具有位于点1308处的值，该值高于dV_trip0而低于dV_trip1。因此，相对较高Itrip(Itrip1)导致确定NAND串处于非导通状态，而相对较低的Itrip(Itrip0)导致确定NAND串处于导通状态。

图13C描绘了针对图11A的感测方案所感测到的电流，其中，Vsl的电平是可调节参数。线1300和线1306重复。线130表示其中Vsl＝Vsl0的情况，而线1310表示其中Vsl＝Vsl1>Vsl0的情况。在感测时间tsense处，线1300具有位于点1314处的值，该值高于Itrip，而线1310具有位于点1312处的值，该值低于Itrip。因此，相对较低的Vsl(Vsl0)导致确定NAND串处于导通状态，而相对较高的Vsl(Vsl1)导致确定NAND串处于非导通状态。

图14A描绘了针对图11B和图11C的感测方案所感测到的电压，其中，电压感测时间是可调节参数。在对偶数编号的位线或奇数编号的位线进行感测期间，在t0处将Vsl升高之后感测到Vbl。线1400表示NAND串处于导通状态并且感测到相对大的电压(Vbl)的情况。线1406表示NAND串处于非导通状态并且感测到相对小的Vbl的情况。在感测时间tsense0或tsense1处，线1400具有分别位于点1402的值(低于跳闸电压Vtrip)或位于点1404的值(高于Vtrip)。由此，因为Vsense<Vtrip，所以相对较短的感测时间(tsense0)导致确定NAND串处于非导通状态，而因为Vsense>Vtrip，所以相对较长的感测时间(tsense1)导致确定NAND串处于导通状态。

图14B描绘了针对图11B和图11C的感测方案所感测到的电压，其中，电压跳闸电平是可调节参数。线1400和线1406重复。在感测时间tsense处，线1400具有位于点1408处的值，该值高于Vtrip0而低于Vtrip1。因此，相对较高的Vtrip(Vtrip1)导致确定NAND串处于非导通状态，而相对较低的Vtrip(Vtrip0)导致确定NAND串处于导通状态。

图14C描绘了针对图11B和图11C的感测方案所感测到的电压，其中，Vsl的电平是可调节参数。线1400和线1406重复。线1400表示Vsl＝Vsl0的情况，而线1410表示Vsl＝Vsl1>Vsl0的情况。在感测时间tsense处，线1400具有位于点1414处的值，该值低于Vtrip，而线1410具有位于点1412处的值，该值高于Vtrip。因此，相对较低的Vsl(Vsl0)导致确定NAND串处于非导通状态，而相对较高的Vsl(Vsl1)导致确定NAND串处于导通状态。

图15A描绘了根据图8B的在用于测量NAND串的集合中的参考组合电流或附加组合电流的过程期间未选择的字线的电压。在t0处，电压可以从Vss(0V)增大到Vpass，并且针对过程的剩余部分保持在该电平。从t0至t1，可以测量参考组合电流。此时，未选择块中的所有字线。

图15B描绘了根据图8B的步骤814的在用于测量NAND串的集合中的附加组合电流的过程期间选择的字线WLn的电压。在t1处，选择了字线中的一个字线(WLn)。继续将Vpass施加至其它未选择的字线。从t1至t2，可以在将Vdem施加至选择的字线的同时测量附加组合电流(Iadd)。

图15C描绘了根据图8B的步骤814的在用于测量NAND串的集合中的附加组合电流的过程期间另一选择的字线WLm的电压。在t2处，选择了另一字线(WLm)。继续将Vpass施加至其它未选择的字线。从t2至t3，可以在将Vdem施加至选择的字线的同时测量附加组合电流(Iadd)。可以根据该模式为选择的每个附加字线提供附加电压，直到确定了Nwl为止。

如所提到的，可以按次序地或者不按次序地选择字线。选择的字线的电压的变化会造成到相邻字线的耦合。图15A至图15C的方法通过使字线电压的变化最小化来减小耦合，这是因为Vpass保持在未选择的字线上，并且每次针对一个选择的字线降低字线电压。当新字线被选择时，先前选择的字线的电压从Vdem增大至Vpass。这导致仅从一个字线耦合。为了比较，另一方法是将未选择的字线从Vss转换至Vpass，并且在每个新字线被选择时返回至Vss。从Vss至Vpass的每次转换会导致耦合。

此外，可以通过非连续地选择字线来进一步减小耦合。例如，选择顺序可以是：WL0、WL31、WL1、WL32……。在该情况下，m≠n+1。

注意，因为组合的电流包括来自NAND串中的每一个的电流，所以所感测到的组合电流量可以相当大。结果是，与感测单个存储器单元的情况相比，可以容忍更多噪声。因此，可以相对快地进行感测过程。可以使用较短的稳定时间，并且可以容忍较大的位线位移电流。与通常的字线感测相比，噪声裕量更大。

在一种实施方式中，一种用于操作非易失性存储器设备的方法包括：在将读取通过电压(Vpass)施加至多个字线的同时，测量通过多个NAND串的组合电流作为参考组合电流，多个NAND串包括多个存储器单元，并且多个字线连接至多个存储器单元；以及识别多个字线中的作为编程字线的一个或更多个选择的字线，针对一个或更多个选择的字线中的每一个所述识别包括：在将分界电压(Vdem)施加至选择的字线并且将读取通过电压施加至多个字线中的其余字线的同时，测量通过多个NAND串的附加组合电流，并且确定附加组合电流是否比参考组合电流小了至少一定裕量。

在另一实施方式中，一种非易失性存储设备包括：多个NAND串，所述多个NAND串包括多个存储器单元；多个字线，其连接至多个存储器单元；以及控制电路。控制电路：在将读取通过电压施加至多个字线的同时，测量通过多个NAND串的组合电流作为参考组合电流；以及识别多个字线中的作为编程字线的一个或更多个选择的字线，针对一个或更多个选择的字线中的每一个：在将分界电压施加至选择的字线并且将读取通过电压施加至多个字线中的其余字线的同时，测量通过多个NAND串的附加组合电流，并且确定附加组合电流是否比参考组合电流小了至少一定裕量。

在另一实施方式中，一种用于操作非易失性存储器设备的方法包括：接收命令，以针对多个NAND串执行擦除操作，多个NAND串包括多个存储器单元，并且多个字线连接至多个存储器单元；以及响应于所述命令：确定多个字线中的作为编程字线的字线的数目；调节擦除操作的擦除验证测试，以在所述数目相对小时使擦除验证测试相对难以通过，而在所述数目相对大时使擦除验证测试相对易于通过；以及使用擦除验证测试执行擦除操作。

还可以提供具有用于执行本文中提供的方法的可执行代码的对应方法、系统以及计算机可读存储设备或处理器可读存储设备。

已经出于说明和描述的目的呈现了对本发明的以上详细描述。并非意在穷举或将本发明限制为所公开的确切形式。根据以上教示可以进行很多修改和变型。选择所描述的实施方式，以最佳地解释本发明的原理及其实际应用，从而使得本领域普通技术人员能够根据适于所构思的特定应用而在各种实施方式中与各种修改一起最佳地利用本发明。意在由所附权利要求来限定本发明的范围。

Claims (15)

1.一种用于操作非易失性存储器设备的方法，包括：

在将读取通过电压(Vpass)施加至多个字线(WL0至WL63)的同时，测量通过多个NAND串(NS0至NSn-1；NSa0至NSan-1；NSb0至NSbn-1)的组合电流作为参考组合电流(Iref)，所述多个NAND串包括多个存储器单元(301至307，311至317，321至327；700至703，710至713，720至723)，并且所述多个字线连接至所述多个存储器单元；以及

识别所述多个字线中的作为编程字线(WL0至WL5)的一个或更多个所选字线，针对所述一个或更多个所选字线中的每一个，所述识别包括：在将分界电压(Vdem)施加至所述所选字线并且将所述读取通过电压施加至所述多个字线中的其余字线的同时，测量通过所述多个NAND串的附加组合电流(Iadd)，并且确定所述附加组合电流是否比所述参考组合电流小了至少一定裕量。

2.根据权利要求1所述的方法，其中，

识别所述一个或更多个所选字线是针对所述多个字线中的不同的所选字线而执行的，直到确定所述多个字线中的作为编程字线的字线的数目(Nwl)为止。

3.根据权利要求2所述的方法，其中，

识别所述一个或更多个所选字线是针对所述多个字线中的不同的所选字线一次对一个所选字线而执行的。

4.根据权利要求2或3所述的方法，还包括：

针对所述多个NAND串执行擦除操作，所述擦除操作包括以下擦除验证测试：使所述擦除验证测试在所述数目相对小时相对难以通过而在所述数目相对大时相对易于通过。

5.根据权利要求4所述的方法，其中，

测量通过所述多个NAND串的所述组合电流作为所述参考组合电流并且识别所述多个字线中的作为编程字线的一个或更多个所选字线是响应于针对所述多个NAND串执行所述擦除操作的命令而执行的。

6.根据权利要求4或5所述的方法，其中，

通过根据所述数目调节以下中的至少一个来使所述擦除验证操作在所述数目相对小时相对难以通过而在所述数目相对大时相对易于通过：字线电压(VvE)、源极线电压(Vsl)、感测时间(tsense)、电流跳闸电平(Itrip)、电压跳闸电平(Vtrip)或者位线电压(Vbl)。

7.根据权利要求2至6中任一项所述的方法，进一步包括：

基于所述多个字线中的最后编程字线(WL5)确定所述多个字线中的下一字线(WL6)，以用于进行编程。

8.根据权利要求1至7中任一项所述的方法，其中，

识别所述一个或更多个所选字线是根据所述多个字线的编程顺序或者根据随机顺序针对所述多个字线中的不同的所选字线而执行的。

9.根据权利要求1至8中任一项所述的方法，其中，

识别所述一个或更多个所选字线是以下述方式而执行的：针对所述多个字线中的一个字线执行，紧接着继之以针对所述多个字线中的另一字线执行，其中，所述一个字线与所述另一字线隔开至少一个其它字线。

10.根据权利要求1至9中任一项所述的方法，其中，

所述读取通过电压足够高，以使所述多个存储器单元处于导通状态；以及

所述分界电压处于使擦除的存储器单元处于导通状态而使编程的存储器单元处于非导通状态的电平处。

11.一种非易失性存储器设备，包括：

多个NAND串(NS0至NSn-1；NSa0至NSan-1；NSb0至NSbn-1)，所述多个NAND串包括多个存储器单元(301至307，311至317，321至327；700至703，710至713，720至723)；

多个字线(WL0至WL63)，其连接至所述多个存储器单元；以及

控制电路(510，512，514，516，530，550，560，565)，所述控制电路：

在将读取通过电压(Vpass)施加至所述多个字线的同时，测量通过所述多个NAND串的组合电流作为参考组合电流(Iref)，以及

识别所述多个字线中的作为编程字线(WL0至WL5)的一个或更多个所选字线，针对所述一个或更多个所选字线中的每一个：在将分界电压(Vdem)施加至所述所选字线并且将所述读取通过电压施加至所述多个字线中的其余字线的同时，测量通过所述多个NAND串的附加组合电流(Iadd)，并且确定所述附加组合电流是否比所述参考组合电流小了至少一定裕量。

12.根据权利要求11所述的非易失性存储器设备，进一步包括：

公共源极线(SL)，所述多个NAND串连接至所述公共源极线；以及

电流感测设备(1131)，其连接至所述源极线，其中，所述控制电路使用所述电流感测设备测量所述参考组合电流和所述附加组合电流。

13.根据权利要求11所述的非易失性存储器设备，进一步包括：

多个位线(BL0至BLn-1)，所述多个NAND串连接至所述多个位线；以及

电流感测设备(1130)，其连接至所述多个位线，其中，所述控制电路使用所述电流感测设备测量所述参考组合电流和所述附加组合电流。

14.根据权利要求11至13中任一项所述的非易失性存储器设备，其中，

识别所述一个或更多个所选字线是针对所述多个字线中的不同的所选字线执行的，直到做出关于所述多个字线中的作为编程字线的字线的数目(Nwl)的确定为止；以及

所述控制电路针对所述多个NAND串执行擦除操作，其中，基于所述数目来调节所述擦除操作。

15.根据权利要求11至14中任一项所述的非易失性存储器设备，其中，

所述控制电路针对所述多个字线中的不同的所选字线识别所述一个或更多个所选字线，直到确定所述多个字线中的作为编程字线的字线的数目(Nwl)为止；

所述控制电路针对所述多个NAND串执行擦除操作，所述擦除操作包括以下擦除验证测试：使所述擦除验证测试在所述数目相对小时相对难以通过而在所述数目相对大时相对易于通过；以及

测量通过所述多个NAND串的所述组合电流作为所述参考组合电流并且识别所述多个字线中的作为编程字线的一个或更多个所选字线是响应于针对所述多个NAND串执行所述擦除操作的命令而执行的。