KR20120004707A - 불휘발성 메모리 소자의 프로그램 동작 방법 - Google Patents

불휘발성 메모리 소자의 프로그램 동작 방법 Download PDF

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Abstract

본 발명은 메모리 셀들의 프로그램 동작을 수행하는 단계, 메모리 셀들 중, 소거 상태를 유지할 메모리 셀들의 제1 검증동작을 수행하는 단계, 소거 상태를 유지할 셀들 이외의 나머지 메모리 셀들의 제2 검증동작을 수행하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 동작 방법으로 이루어진다.

Description

불휘발성 메모리 소자의 프로그램 동작 방법{Method of program operation for non-volatile memory device}
본 발명은 불휘발성 메모리 소자의 프로그램 동작 방법에 관한 것으로, 특히 프로그램 검증 동작시 소스 바운싱(source bouncing) 현상으로 인한 검증 동작의 신뢰도 저하를 방지하기 위한 불휘발성 메모리 소자의 프로그램 동작 방법에 관한 것이다.
불휘발성 메모리 소자의 프로그램 동작은 프로그램 구간과 검증구간을 포함한다. 프로그램 구간에서는 선택된 메모리 셀의 문턱전압을 증가시키며, 검증구간에서는 선택된 메모리 셀의 문턱전압이 기준전압만큼 증가했는지를 판단한다. 구체적으로 다음의 도면들을 참조하여 불휘발성 메모리 소자의 프로그램 동작을 설명하도록 한다.
도 1은 종래 기술에 따른 불휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 도면이다. 도 2는 종래 기술에 따른 불휘발성 메모리 소자의 프로그램 검증 동작을 설명하기 위한 타이밍도이다. 도 3은 종래 기술에 따른 문턱전압을 설명하기 위한 그래프이다.
도 1을 참조하면, 불휘발성 메모리 소자의 구조를 설명하면 다음과 같다.
블휘발성 메모리 소자는 데이터가 저장되는 메모리 셀 어레이(14)를 포함하며, 메모리 셀 어레이(14)와 워드라인들(WL0~WLn)로 연결되고 워드라인들(WL0~WLn)에 인가되는 전압을 조절하는 X 디코더(12) 및 메모리 셀 어레이(14)와 비트라인들(BL)로 연결되고 비트라인들(BL)에 인가되는 전압을 조절하는 페이지 버퍼(16)를 포함한다.
이 중에서 메모리 셀 어레이(14)를 구체적으로 설명하면, 메모리 셀 어레이(14)는 다수개의 스트링들(ST1~ST4)을 포함한다. 각각의 스트링은 서로 동일한 구조로 이루어지며, 이 중에서 제1 스트링(ST1)을 예를 들어 설명하도록 한다. 제1 스트링(ST1)은 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 메모리 셀들(F0~Fn) 및 소스 셀렉트 트랜지스터(SST)를 포함한다. 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 비트라인(BL)과 연결되고, 소스 셀렉트 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)과 연결된다. 서로 다른 스트링들에 포함된 드레인 셀렉트 트랜지스터들(DST)이 연결되어 드레인 셀렉트 라인(DSL)을 이룬다. 서로 다른 스트링들에 포함된 메모리 셀들(F0~Fn)이 각각 연결되어 다수개의 워드라인들(WL0~WLn)을 이룬다. 또한, 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들(SST)이 연결되어 소스 셀렉트 라인(SSL)을 이룬다.
불휘발성 메모리 소자의 프로그램 동작을 설명하면 다음과 같다.
불휘발성 메모리 소자의 프로그램 동작은 프로그램 구간 및 프로그램 검증 구간을 포함한다. 프로그램 구간에서는, 선택된 메모리 셀과 연결된 선택된 비트라인에 접지전압(예컨데, 0V)을 인가하고, 선택된 워드라인에 프로그램 전압을 인가하여 선택된 메모리 셀의 문턱전압을 상승시킨다. 프로그램 검증 구간에서는, 워드라인에 프로그램 전압을 인가한 후, 선택된 메모리 셀의 문턱전압을 검증하여 선택된 메모리 셀의 프로그램 여부를 판단할 수 있다.
프로그램 검증 구간에 대하여 구체적으로 설명하면 다음과 같다.
제1 워드라인(WL1)과 연결된 메모리 셀들(F1)에 프로그램 동작을 수행하는 경우, 제1 내지 제4 스트링(ST1~ST4)에 포함된 메모리 셀을 각각 제1 메모리 셀(A), 제2 메모리 셀(B), 제3 메모리 셀(C) 및 제4 메모리 셀(D)이라고 한다. 이때, 프로그램 구간 이후에 제1 메모리 셀(A)은 문턱전압이 기준전압보다 높아진 셀이고, 제2 메모리 셀(B)은 소거 상태를 유지할 셀이고, 제3 메모리 셀(C)은 문턱전압이 기준전압보다 낮은 셀이고, 제4 메모리 셀(D)은 소거 상태를 유지할 셀인 경우에 대하여 설명하도록 한다.
프로그램 검증 동작은 모든 비트라인(BL)을 프리차지(pre-charge)한 후에, 선택된 메모리 셀들의 문턱전압에 따른 각각의 비트라인(BL) 전압레벨의 변화를 감지하여 수행할 수 있다. 검증 동작 시, 선택된 워드라인에는 검증 전압을 인가하고, 나머지 워드라인들에는 검증 패스전압을 인가한다. 검증 동작은, 예를 들면 상술한 바와 같이, 제1 메모리 셀(A)은 문턱전압이 기준전압보다 높으므로 제1 메모리 셀(A)의 하부에 채널(channel)이 형성되지 않는다. 따라서, 제1 스트링(ST1)의 비트라인(BL)에 인가된 프리차지 전압 레벨은 그대로 유지된다. 제2 메모리 셀(B)은 소거 상태를 유지할 셀이므로 문턱전압이 기준전압보다 낮으므로 채널이 형성된다. 이에 따라, 제2 스트링(ST2)의 모든 메모리 셀들(F0~Fn)의 하부에 채널이 형성되어 전류 패스가 형성되므로, 비트라인(BL)과 공통 소스 라인(CSL)이 전기적으로 연결되어 제2 스트링(ST2)과 연결된 비트라인(BL)의 전압은 감소한다. 제3 메모리 셀(C)은 프로그램될 셀이지만, 문턱전압이 기준전압보다 낮으므로 채널이 형성되고, 이에 따라 비트라인(BL)의 전압 레벨이 감소한다. 제4 메모리 셀(D)은 소거될 셀이므로 채널이 형성되고, 이에 따라 비트라인(BL)의 전압 레벨이 감소한다.
특히, 프로그램될 셀들 중에서 문턱전압이 기준전압보다 낮은 제3 메모리 셀(C)과 같은 셀들의 경우, 페이지 버퍼(16)는 평가구간(도 2 참조)에서 비트라인(BL)의 전압 레벨이 감소하는 것을 감지하여 이를 프로그램 안 된 셀로 판단한다. 예를 들면, 프로그램 검증 동작 시, 평가구간에서는 선택된 워드라인(Sel. WL)에 검증전압(Vf)을 인가한다. 검증전압(Vf)의 레벨에 따라 기준전압(Vv')이 달라질 수 있다. 비트라인(BL)의 전압 레벨 변화를 평가하는 평가구간에서는 프로그램 동작이 완료된 셀들(34), 프로그램이 안 된 셀들(도 3의 34') 뿐만 아니라, 소거 상태를 유지할 셀들(도 3의 32)도 함께 평가된다. 이에 따라, 선택된 셀의 하부에 채널이 형성된 각각의 스트링들의 활성영역을 통해 비트라인(BL)으로부터 전달된 프리차지 전압이 공통 소스 라인(CSL)에 동시에 인가된다. 이처럼, 공통 소스 라인(CSL)에 다수의 스트링들로부터 전압이 동시에 전달되면 공통 소스 라인(CSL)의 저항이 급격히 증가할 수 있다. 이러한 경우, 제3 메모리 셀(C)과 같이 프로그램 안 된 셀들과 연결된 비트라인(BL)의 전압이 충분히 감소되지 않을 수 있다. 이로 인해, 페이지 버퍼(16)는 프로그램 안 된 셀을 프로그램 완료 셀로 판단할 수 있다.
또한, 소스 셀렉트 트랜지스터(SST)보다 드레인 셀렉트 트랜지스터(DST)와 인접한 셀들 일수록 해당 스트링 내에서 프로그램 동작이 완료될 셀들의 개수가 증가한다. 즉, 소스 셀렉트 트랜지스터(SST)보다 드레인 셀렉트 트랜지스터(DST)와 인접한 셀들일수록, 프로그램 동작 시 소스 바운싱(source bouncing) 현상이 더욱 빈번히 발생하게 되어 검증동작의 기준전압(Vv') 레벨이 낮아질 수 있다. 이에 따라, 프로그램 검증 동작이 레벨이 낮아진 기준전압(Vv')에 따라 수행되어 프로그램이 완료되지 않은 메모리 셀들(도 3의 34')을 프로그램 완료된 셀(도 3의 34)로 판단할 수 있다.
이러한 경우, 후속 실시하는 독출 동작시, 독출 기준전압(Vr)보다 낮은 레벨의 셀로 판단되어 독출되므로 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 프로그램 검증 동작시, 선택된 워드라인에 인가되는 검증 전압을 인가하기 이전에 검증전압보다 낮은 레벨의 전압을 인가함으로써 소거될 셀들을 우선적으로 평가하여, 선택된 메모리 셀들의 평가구간에서 공통 소스 라인으로 비트라인의 전압이 동시에 전달되는 현상을 방지할 수 있다.
본 발명의 일 실 예에 따른 불휘발성 메모리 소자의 프로그램 동작 방법은, 메모리 셀들의 프로그램 동작을 수행한다. 메모리 셀들 중, 소거 상태를 유지할 메모리 셀들의 제1 검증동작을 수행한다. 소거 상태를 유지할 셀들 이외의 나머지 메모리 셀들의 제2 검증동작을 수행하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 동작 방법으로 이루어진다.
프로그램 동작은, 메모리 셀들과 연결된 워드라인으로 프로그램 전압을 인가하여 수행한다.
제1 검증동작은, 메모리 셀들이 포함된 스트링과 연결된 모든 비트라인을 프리차지 하는 단계와 소거 상태를 유지할 메모리 셀들만 검증하여, 소거 상태를 유지할 메모리 셀들이 포함된 스트링과 연결된 비트라인을 디스차지하는 단계를 포함한다.
비트라인을 디스차지하는 단계는 소거 상태를 유지할 메모리 셀들과 연결된 워드라인으로 0V 또는 500mV 이하의 제1 검증전압을 인가하여 수행한다.
제2 검증동작은, 프로그램 동작이 수행된 메모리 셀들을 검증하여, 문턱전압이 목표전압에 도달하지 않은 메모리 셀이 포함된 스트링과 연결된 비트라인은 디스차지하고, 문턱전압이 목표전압에 도달한 메모리 셀이 포함된 스트링과 연결된 비트라인은 디스차지하지 않는다.
제2 검증동작은 목표전압에 해당하는 전압을 프로그램 동작이 수행된 메모리 셀들과 연결된 워드라인으로 인가하여 수행한다.
본 발명의 다른 실 예에 따른 불휘발성 메모리 소자의 프로그램 동작 방법은, 선택된 메모리 셀들의 프로그램 동작을 수행한다. 메모리 셀들이 포함된 스트링과 연결된 비트라인을 프리차지한다. 소거 상태를 유지할 메모리 셀이 포함된 스트링과 연결된 비트라인을 디스차지한 후, 나머지 메모리 셀들에 대한 검증동작을 수행하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 동작 방법으로 이루어진다.
소거 상태를 유지할 메모리 셀은 워드라인으로 검증동작의 목표전압보다 낮은 레벨의 전압을 인가하여 프로그램될 셀들과 구분한다.
검증동작의 목표전압보다 낮은 레벨의 전압으로 0V 또는 500mV이하의 전압을 워드라인으로 인가한다.
프로그램 동작은 싱글 레벨 셀(single level cel; SLC) 또는 멀티 레벨 셀(multi level cell; MLC) 방식의 프로그램 동작으로 수행한다.
본 발명은, 프로그램 검증 동작시, 선택된 워드라인에 인가되는 검증 전압을 인가하기 이전에 검증전압보다 낮은 레벨의 전압을 인가함으로써 소거될 셀들을 우선적으로 평가하여, 선택된 메모리 셀들의 평가구간에서 공통 소스 라인으로 비트라인의 전압이 동시에 전달되는 현상을 방지할 수 있다.
도 1은 종래 기술에 따른 불휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 도면이다.
도 2는 종래 기술에 따른 불휘발성 메모리 소자의 프로그램 검증 동작을 설명하기 위한 타이밍도이다.
도 3은 종래 기술에 따른 문턱전압을 설명하기 위한 그래프이다.
도 4는 본 발명에 따른 불휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 도면이다.
도 5는 본 발명에 따른 불휘발성 메모리 소자의 프로그램 동작 방법을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명에 따른 불휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 도면이다.
불휘발성 메모리 소자의 구조를 설명하면 다음과 같다.
블휘발성 메모리 소자는 데이터가 저장되는 메모리 셀 어레이(104)를 포함하며, 메모리 셀 어레이(104)와 워드라인들(WL0~WLn)로 연결되고 워드라인들(WL0~WLn)에 인가되는 전압을 조절하는 X 디코더(102) 및 메모리 셀 어레이(104)와 비트라인들(BL)로 연결되고 비트라인들(BL)에 인가되는 전압을 조절하는 페이지 버퍼(16)를 포함한다.
이 중에서 메모리 셀 어레이(104)를 구체적으로 설명하면, 메모리 셀 어레이(104)는 다수개의 스트링들(ST1~ST4)을 포함한다. 각각의 스트링은 서로 동일한 구조로 이루어지며, 이 중에서 제1 스트링(ST1)을 예를 들어 설명하도록 한다. 제1 스트링(ST1)은 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 메모리 셀들(F0~Fn) 및 소스 셀렉트 트랜지스터(SST)를 포함한다. 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 비트라인(BL)과 연결되고, 소스 셀렉트 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)과 연결된다. 서로 다른 스트링들에 포함된 드레인 셀렉트 트랜지스터들(DST)이 연결되어 드레인 셀렉트 라인(DSL)을 이룬다. 서로 다른 스트링들에 포함된 메모리 셀들(F0~Fn)이 각각 연결되어 다수개의 워드라인들(WL0~WLn)을 이룬다. 또한, 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들(SST)이 연결되어 소스 셀렉트 라인(SSL)을 이룬다.
도 5는 본 발명에 따른 불휘발성 메모리 소자의 프로그램 동작 방법을 설명하기 위한 타이밍도이다.
도 4 및 도 5를 참조하면, 프로그램 동작은 선택된 메모리 셀과 연결된 선택된 워드라인(Sel. WL)으로 프로그램 전압(Vpgm)을 인가하는 프로그램 구간과, 선택된 메모리 셀의 문턱전압을 검증하기 위한 검증구간을 포함한다.
프로그램 구간에서는, 선택된 워드라인(Sel. WL)으로 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀의 문턱전압을 상승시킨다. 이때, 선택된 메모리 셀과 연결된 비트라인(BL)으로는 접지전압(예컨데, 0V)을 인가하는 것이 바람직하다. 구체적으로, 제1 워드라인(WL1)과 연결된 메모리 셀들에 프로그램 동작을 수행하는 경우에 대하여 설명하도록 한다. 이때, 제1 워드라인(WL1)과 연결된 제1 셀(A), 제2 셀(B), 제3 셀(C) 및 제4 셀(D) 중에서(도 4 참조), 제1 셀(A) 및 제3 셀(C)은 프로그램할 메모리 셀이고 제2 셀(B) 및 제4 셀(D)은 프로그램하지 않을 메모리 셀(소거 상태를 유지할 메모리 셀)인 경우를 예를 들어 설명하도록 한다.
제1 셀(A) 및 제3 셀(C)이 포함된 제1 및 제3 스트링(ST1 및 ST3)과 연결된 비트라인(BL)으로는 접지전압을 인가하고, 제2 셀(B) 및 제4 셀(D)이 포함된 제2 및 제4 스트링(ST2 및 ST4)과 연결된 비트라인(BL)으로는 전원전압을 인가한다. 선택된 제1 워드라인(WL1)으로 프로그램 전압(Vpgm)이 인가되기 때문에 비트라인(BL)의 전압 차이에 따라 각 메모리 셀들은 프로그램되거나(제1 셀 및 제3 셀) 소거 상태를 유지하게(제2 셀 및 제4 셀) 된다.
검증구간에서는, 메모리 셀들의 문턱전압이 목표전압에 도달하였는지를 검증한다. 구체적으로, 검증동작은 모든 비트라인(BL)을 프리차지(precharge)한 후, 각 메모리 셀들의 문턱전압에 따른 비트라인(BL)의 전압 변화를 감지하여 프로그램 동작이 완료되었는지를 검증할 수 있다. 이때, 공통 소스 라인(CSL)에 급격한 전류량의 증가를 방지하기 위하여, 검증동작은 소거 상태의 셀들을 검증하는 제1 구간과 프로그램 동작이 수행된 셀들을 검증하는 제2 구간으로 구분하여 수행한다.
제1 구간에서는 선택된 제1 워드라인(WL1)으로 제1 검증전압(Vf')을 인가하며, 제2 구간에서는 선택된 제1 워드라인(WL1)으로 제2 검증전압(Vf)을 인가한다. 이때, 제2 검증전압(Vf)은 선택된 메모리 셀에 대한 검증전압이고, 제1 검증전압(Vf')은 소거 상태의 셀들을 선별하기 위한 검증전압이다. 따라서, 제1 검증전압(Vf')은 제2 검증전압(Vf)보다 낮은 레벨이 된다. 예를 들면, 제1 검증전압(Vf')은 0V를 인가하거나 500mV 이하의 낮은 전압(바람직하게는 100mV 내지 500mV)으로 인가할 수 있다. 특히, 제1 검증전압(Vf')은 제2 검증전압(Vf)에 관계없이 일정한 레벨을 유지할 수 있다.
검증동작을 구체적으로 설명하면 다음과 같다.
선택된 메모리 셀 블럭의 모든 비트라인(BL)을 프리차지한다. 이어서, 선택된 제1 워드라인(WL1)으로 제1 검증전압(Vf')을 인가한다. 제1 검증전압(Vf')은 프로그램 동작이 수행된 메모리 셀들의 문턱전압보다 낮은 레벨이므로, 제1 셀(A) 및 제3 셀(C)의 하부에는 채널(channel)이 형성되지 않는다. 단, 소거 상태인 제2 셀(B) 및 제 4 셀(D)의 하부에만 채널이 형성되므로 제2 셀(B) 및 제 4 셀(D)과 연결된 비트라인(BL)들만 디스차지된다. 즉, 공통 소스 라인(CSL)에 소거 상태인 셀들의 수만큼의 전류(i1)가 1차적으로 흐르게 된다. 이어서, 선택된 제1 워드라인(WL1)으로 제2 검증전압(Vf)을 인가한다. 제2 검증전압(Vf)은 실질적인 검증전압이 되므로 프로그램 동작이 수행된 제1 셀(A) 및 제3 셀(C)의 프로그램 여부를 확인할 수 있다. 특히, 제3 셀(C)은 프로그램 동작으로 인해 문턱전압이 상승하였지만, 목표전압까지는 도달하지 못하였으므로 셀 하부에 채널이 형성되어 비트라인(BL)이 디스차지 된다. 이때, 공통 소스 라인(CSL)으로 제3 셀(C)에 해당되는 전류(i2)만 흐르게 되므로 소스(source)의 전압 상승을 억제할 수 있다.
이에 따라, 소스 바운싱(source bouncing)의 발생을 방지할 수 있으므로, 검증동작 시 프로그램이 완료되지 않은 슬로우 셀(slow cell)을 프로그램 완료된 셀로 인식하는 오류를 방지할 수 있다.
한편, 상술한 프로그램 동작은 문턱전압 구간이 하나의 프로그램 구간을 갖는 싱글 레벨 셀(single level cell; SLC) 방식의 프로그램 동작에 적용하는 것이 바람직하다. 만약, 문턱전압 구간이 다수개의 프로그램 구간을 갖는 멀티 레벨 셀(multi level cell; MLC) 방식의 프로그램 동작에 적용할 경우에는, 프로그램 구간 중 가장 낮은 프로그램 구간에 해당하는 검증동작에 적용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
12, 102 : X 디코더 14, 104 : 메모리 셀 어레이
16, 106 : 페이지 버퍼 DSL : 드레인 셀렉트 라인
WL0~WLn : 워드라인 SSL : 소스 셀렉트 라인
CSL : 공통 소스 라인 DST : 드레인 셀렉트 트랜지스터
F0~Fn : 메모리 셀 SST : 소스 셀렉트 트랜지스터
BL : 비트라인 ST1~ST4 : 스트링

Claims (10)

  1. 메모리 셀들의 프로그램 동작을 수행하는 단계;
    상기 메모리 셀들 중, 소거 상태를 유지할 메모리 셀들의 제1 검증동작을 수행하는 단계; 및
    상기 소거 상태를 유지할 셀들 이외의 나머지 메모리 셀들의 제2 검증동작을 수행하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 동작 방법.
  2. 제1항에 있어서, 상기 프로그램 동작은,
    상기 메모리 셀들과 연결된 워드라인으로 프로그램 전압을 인가하여 수행하는 불휘발성 메모리 소자의 프로그램 동작 방법.
  3. 제1항에 있어서, 상기 제1 검증동작은,
    상기 메모리 셀들이 포함된 스트링과 연결된 모든 비트라인을 프리차지 하는 단계; 및
    상기 소거 상태를 유지할 메모리 셀들만 검증하여, 상기 소거 상태를 유지할 메모리 셀들이 포함된 스트링과 연결된 비트라인을 디스차지하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 동작 방법.
  4. 제5항에 있어서,
    상기 비트라인을 디스차지하는 단계는 상기 소거 상태를 유지할 메모리 셀들과 연결된 워드라인으로 0V 또는 500mV 이하의 제1 검증전압을 인가하여 수행하는 불휘발성 메모리 소자의 프로그램 동작 방법.
  5. 제1항에 있어서, 상기 제2 검증동작은,
    상기 프로그램 동작이 수행된 메모리 셀들을 검증하여, 문턱전압이 목표전압에 도달하지 않은 메모리 셀이 포함된 스트링과 연결된 비트라인은 디스차지하고, 상기 문턱전압이 상기 목표전압에 도달한 메모리 셀이 포함된 스트링과 연결된 비트라인은 디스차지하지 않는 불휘발성 메모리 소자의 프로그램 동작 방법.
  6. 제5항에 있어서,
    상기 제2 검증동작은 상기 목표전압에 해당하는 전압을 상기 프로그램 동작이 수행된 메모리 셀들과 연결된 워드라인으로 인가하여 수행하는 불휘발성 메모리 소자의 프로그램 동작 방법.
  7. 선택된 메모리 셀들의 프로그램 동작을 수행하는 단계;
    상기 메모리 셀들이 포함된 스트링과 연결된 비트라인을 프리차지하는 단계; 및
    소거 상태를 유지할 메모리 셀이 포함된 스트링과 연결된 비트라인을 디스차지한 후, 나머지 메모리 셀들에 대한 검증동작을 수행하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 동작 방법.
  8. 제7항에 있어서,
    상기 소거 상태를 유지할 메모리 셀은 워드라인으로 상기 검증동작의 목표전압보다 낮은 레벨의 전압을 인가하여 프로그램될 셀들과 구분하는 불휘발성 메모리 소자의 프로그램 동작 방법.
  9. 제8항에 있어서,
    상기 검증동작의 목표전압보다 낮은 레벨의 전압으로 0V 또는 500mV이하의 전압을 상기 워드라인으로 인가하는 불휘발성 메모리 소자의 프로그램 동작 방법.
  10. 제7항에 있어서,
    상기 프로그램 동작은 싱글 레벨 셀(single level cel; SLC) 또는 멀티 레벨 셀(multi level cell; MLC) 방식의 프로그램 동작으로 수행하는 불휘발성 메모리 소자의 프로그램 동작 방법.
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