KR20100006343A

KR20100006343A - 플래시 메모리 장치 및 그것의 프로그램 방법

Info

Publication number: KR20100006343A
Application number: KR1020080066540A
Authority: KR
Inventors: 김종화; 최영준; 권석천
Original assignee: 삼성전자주식회사
Priority date: 2008-07-09
Filing date: 2008-07-09
Publication date: 2010-01-19
Also published as: JP5431814B2; US8194463B2; KR101513714B1; JP2010020891A; US20100008149A1

Abstract

여기에는 메모리 셀들을 포함하는 플래시 메모리 장치의 프로그램 방법이 제공되며, 이 프로그램 방법은 로드된 데이터에 따라 선택된 메모리 셀들을 프로그램하는 단계와; 상기 프로그램된 메모리 셀들의 상태들을 감지하고 상기 감지된 상태들을 1차로 래치하는 단계와; 그리고 상기 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하기 전에, 상기 로드된 데이터와 상기 래치된 상태들에 의거하여 상기 선택된 메모리 셀들 중 프로그램 금지된 메모리 셀이 프로그램되었는 지의 여부를 판별하는 단계를 포함한다.

Description

플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.

플래시 메모리 장치는, 일반적으로, 데이터 로드 구간, 프로그램 구간, 그리고 검증 구간을 갖는 프로그램 루프를 통해 프로그램될 것이다. 일반적인 플래시 메모리 장치의 프로그램 절차를 설명하기 위한 도 1을 참조하면, 데이터 로드 구간 동안, 프로그램될 데이터는 외부(예를 들면, 메모리 제어기)에서 플래시 메모리 장치(예를 들면, 페이지 버퍼)에 로드될 것이다. 로드된 데이터는 프로그램 구간 동안 선택된 메모리 셀들에 프로그램될 것이다. 검증 구간 동안, 선택된 메모리 셀들이 로드된 데이터로 프로그램되었는 지의 여부가 판별될 것이다.

플래시 메모리 장치의 경우, 프로그램 동작이 수행되기 이전에, 메모리 셀들은 소거될 것이다. 일반적으로, 메모리 셀의 소거된 상태는 데이터 '1'로 정의될 것이다. 이는 선택된 메모리 셀을 데이터 '1'로 프로그램하고자 할 때 선택된 메모리 셀은 소거된 상태로 유지됨을 의미한다. 선택된 메모리 셀들이 모두 프로그램되 었는 지의 여부는 선택된 메모리 셀들로부터 데이터 비트들을 읽고 읽혀진 데이터 비트들 모두 프로그램 패스 데이터 비트(예를 들면, 데이터 '1')인 지의 여부를 판별함으로써 결정될 것이다. 예를 들면, 데이터 '0'가 정상적으로 선택된 메모리 셀에 프로그램되는 경우, 도 1에 도시된 바와 같이, 로드된 데이터 '0'는 검증 구간 동안 데이터 '1'로 변경될 것이다. 데이터 '1'가 로드된 경우, 도 1에 도시된 바와 같이, 데이터 '1'는 검증 구간 동안 변경 없이 그대로 유지될 것이다. 검증 구간 동안 읽혀진 데이터 비트들 모두 데이터 '1'로 판별될 때 프로그램 동작은 상태 패스(status pass)(또는, 프로그램 패스)로서 종료될 것이다.

앞서 설명된 프로그램 방식에 따르면, 도 2에 도시된 바와 같이, 비록 프로그램 금지될 메모리 셀들이 데이터 '0'로 프로그램되더라도, 선택된 메모리 셀들로부터 읽혀진 데이터 비트들 모두 프로그램 패스 데이터 비트(즉, 데이터 '1')로 판별될 것이다. 다시 말해서, 도 2에 도시된 바와 같이, 프로그램 금지될 선택된 메모리 셀이 소거된 상태로 유지될 때(CASE1) 그리고 프로그램 금지될 선택된 메모리 셀이 프로그램될 때(CASE2) 모두 프로그램 절차는 상태 패스로서 종료될 것이다. 이는 데이터가 메모리 셀들에 잘못 저장됨을 의미한다. 결과적으로, 비록 프로그램 동작이 상태 패스로서 종료되더라도, 읽기 에러가 유발될 것이다.

본 발명의 목적은 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.

본 발명의 예시적인 실시예들은 메모리 셀들을 포함하는 플래시 메모리 장치의 프로그램 방법을 제공하며, 이 프로그램 방법은 로드된 데이터에 따라 선택된 메모리 셀들을 프로그램하는 단계와; 상기 프로그램된 메모리 셀들의 상태들을 감지하고 상기 감지된 상태들을 1차로 래치하는 단계와; 그리고 상기 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하기 전에, 상기 로드된 데이터와 상기 래치된 상태들에 의거하여 상기 선택된 메모리 셀들 중 프로그램 금지된 메모리 셀이 프로그램되었는 지의 여부를 판별하는 단계를 포함한다.

본 발명의 다른 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 메모리 셀 어레이에 저장될 데이터를 임시 저장하도록 그리고 상기 임시 저장된 데이터에 따라 상기 메모리 셀 어레이의 선택된 메모리 셀들을 프로그램하도록 구성된 읽기 및 쓰기 회로와; 그리고 상기 읽기 및 쓰기 회로를 제어하도록 구성된 제어 로직을 포함하며, 상기 읽기 및 쓰기 회로는 상기 제어 로직의 제어에 따라, 프로그램된 메모리 셀들의 상태들을 감지하고 상기 감지된 상태들을 1차로 래치하며; 그리고 상기 읽기 및 쓰기 회로는, 상기 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하기 전에, 상기 임시 저장된 데이터와 상기 래치된 상태들에 의거하여 상기 선택된 메모리 셀들 중 프로그램 금지된 메모리 셀이 프로그램되었는 지의 여부를 나타내는 제 1 검증 데이터를 출력하는 플래시 메모리 장치를 제공한다.

본 발명에 의하면, 프로그램 금지될 메모리 셀이 프로그램되었는 지의 여부를 판별함으로써 플래시 메모리 장치의 신뢰성을 향상시킬 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 3은 본 발명의 예시적인 실시예들에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.

본 발명에 따른 플래시 메모리 장치(1000)는, 예를 들면, 낸드 플래시 메모리 장치일 것이다. 하지만, 본 발명이 낸드 플래시 메모리 장치(1000)에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자에게 자명하다. 도 3에 도시된 바와 같이, 본 발명에 따른 플래시 메모리 장치(1000)는 메모리 셀 어레이(100), 행 선 택 회로(200), 읽기 및 쓰기 회로(300), 검출 회로(400), 그리고 제어 로직(500)을 포함할 것이다.

메모리 셀 어레이(100)는 행들(예를 들면, 워드 라인들)과 열들(예를 들면, 비트 라인들)의 교차 영역들에 각각 배열된 메모리 셀들을 포함할 것이다. 메모리 셀들은 낸드 스트링을 구성하도록 배열될 것이다. 각 메모리 셀은 단일-비트 데이터 그리고/또는 멀티-비트 데이터를 저장할 것이다. 각 메모리 셀은 전하 저장층을 갖는 소자로 또는 가변 저항성을 갖는 소자로 구현될 것이다. 하지만, 본 발명의 메모리 셀들이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 셀 어레이(100)는 2차원 구조(또는, 평면 구조)를 갖도록 또는 3차원 구조(또는, 수직 구조)를 갖도록 구현될 수 있다.

행 선택 회로(200)는 제어 로직(500)에 의해서 제어되며, 메모리 셀 어레이(100)의 행들을 선택할 것이다. 읽기 및 쓰기 회로(300)는 제어 로직(500)에 의해서 제어되며, 메모리 셀 어레이(100)에 데이터를 기입하거나 메모리 셀 어레이(100)로부터 데이터를 읽도록 구성될 것이다. 검출 회로(400)는 제어 로직(500)에 의해서 제어되며, 읽기 및 쓰기 회로(300)를 통해 읽혀진 데이터 비트들 및 읽기 및 쓰기 회로(300)에 로드된 데이터 비트들에 따라 프로그램 금지된 메모리 셀이 프로그램되었는 지의 여부를 검출할 것이다. 게다가, 검출 회로(400)는 읽기 및 쓰기 회로(300)를 통해 읽혀진 데이터 비트들에 따라 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 검출할 것이다. 이는 이후 상세히 설명될 것이다.

도 4는 본 발명의 예시적인 실시예들에 따른 도 3에 도시된 읽기 및 쓰기 회 로의 일부를 보여주는 블록도이고, 도 5는 본 발명의 예시적인 실시예들에 따른 도 4에 도시된 페이지 버퍼를 보여주는 회로도이다. 설명의 편의상, 도 4에는 하나의 비트 라인에 대응하는 읽기 및 쓰기 회로의 페이지 버퍼(301)가 도시되어 있다.

도 4를 참조하면, 페이지 버퍼(301)는 로드부(310), 제 1 및 제 2 레지스터들(320, 330), 덤프부(340), 방전부(350), 그리고 데이터 출력부(360)를 포함하며, 제어 로직(500)의 제어에 응답하여 동작할 것이다. 로드부(310)는 감지 노드(SN)에 연결되며, 비트 라인으로 감지 전류를 공급할 것이다. 제 1 레지스터(320)는 프로그램될 데이터를 임시 저장하도록 구성될 것이다. 제 1 레지스터(320)에 저장된 데이터는 덤프부(340)를 통해 제 2 레지스터(330)로 전달될 것이다. 방전부(350)는 감지 노드(SN)의 전압에 따라 제 2 레지스터(330)에 저장된 데이터를 변경할 것이다. 데이터 출력부(360)는 검증 동작시 제 2 레지스터(330)에 저장된 데이터를 데이터 라인(302)으로 출력하거나 제 1 및 제 2 레지스터들(320, 330)에 저장된 데이터의 조합을 데이터 라인(302)으로 출력할 것이다.

로드부(310), 제 1 및 제 2 레지스터들(320, 330), 덤프부(340), 방전부(350), 그리고 데이터 출력부(360)는 도 5에 도시된 바와 같이 구성될 수 있다. 하지만, 본 발명에 따른 페이지 버퍼(301)가 도 5에 도시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 도 5에 도시된 페이지 버퍼(301)의 동작은 이후 상세히 설명될 것이다.

본 발명의 다른 예시적인 실시예에 따르면, 도 6에 도시된 바와 같이, 데이터 출력부(360')에 NMOS 트랜지스터(M16)가 추가될 수 있다. 이러한 경우, NMOS 트 랜지스터(M16)는 신호 라인(302)을 프리챠지한 후에 활성화될 것이다. 이는 신호 라인(302)을 프리챠지할 때 커패시턴스 로드를 균일하게 하기 위한 것이다.

도 7은 본 발명의 예시적인 실시예들에 따른 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이고, 도 8은 본 발명에 따른 프로그램 동작 동안 레지스터들의 상태 변화들을 보여주는 도면이다. 이하, 본 발명의 예시적인 실시예들에 따른 플래시 메모리 장치의 프로그램 방법이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, 프로그램 동작은 복수의 프로그램 루프들을 통해 수행될 것이다. 이후 설명될 단계들(S110∼S170)은 단일의 프로그램 루프를 구성할 것이다. 본 발명에 따른 플래시 메모리 장치는 프로그램 루프들의 반복시 프로그램 전압이 정해진 증가분만큼 증가되는 ISPP 스킴을 이용할 것이다.

프로그램 동작이 개시되면, 먼저, 제 2 레지스터(330)의 래치 노드(LN3)는 하이 레벨로 초기화될 것이다. 이후, 프로그램될 데이터는 읽기 및 쓰기 회로(300)에 로드될 것이다(S100). 예를 들면, 프로그램될 데이터가 '1'(D1)이면, 제어 신호들(DI, CTRL5)은 하이 레벨을 갖고 제어 신호(nDI)는 로우 레벨을 갖는다. 이는 제 1 레지스터(320)의 래치 노드(LN1)가 하이 레벨(즉, 논리 '1')로 설정됨을 의미한다. 이에 반해서, 프로그램될 데이터가 '0'(D0)이면, 제어 신호(DI)는 로우 레벨을 갖고 제어 신호들(nDI, CTRL5)은 하이 레벨을 갖는다. 이는 제 1 레지스터(320)의 래치 노드(LN1)가 로우 레벨(즉, 논리 '0')로 설정됨을 의미한다. 제 1 레지스터(320)에 로드된 데이터는 덤프부(340)를 통해 제 2 레지스터(330)로 전달될 것이다. 이를 위해서, 제어 신호들(CTRL2, CTRL4)이 하이로 활성화될 것이다. 제 1 레 지스터(320)의 래치 노드(LN1)가 하이 레벨로 설정된 경우, 덤프부(340)의 NMOS 트랜지스터(M10)는 턴 오프될 것이다. 이 경우, 제어 신호들(CTRL2, CTRL6)가 하이로 활성화되더라도, 제 2 레지스터(330)의 래치 노드(LN3)는 하이 레벨로 유지될 것이다. 이에 반해서, 제 1 레지스터(320)의 래치 노드(LN1)가 로우 레벨로 설정된 경우, 덤프부(340)의 NMOS 트랜지스터(M10)는 턴 온될 것이다. 이러한 경우, 제어 신호들(CTRL2, CTRL6)가 하이로 활성화될 때, 제 2 레지스터(330)의 래치 노드(LN3)는 하이 레벨에서 로우 레벨로 변경될 것이다. 상술한 절차를 통해 제 1 레지스터(320)에 로드된 데이터는 제 2 레지스터(330)로 덤프될 것이다. 데이터 로딩 및 덤핑 과정에 따른 레지스터들(320, 330)의 래치 노드들(LN1, LN3)의 논리 상태들은 도 8에 도시되어 있다.

그 다음에, 제 2 레지스터(330)에 저장된 데이터는 선택된 메모리 셀에 프로그램될 것이다(S110). 제 2 레지스터(330)에 저장된 데이터 즉, 래치 노드(LR3)가 하이 레벨(즉, 논리 '1')로 설정된 경우, 선택된 메모리 셀은 프로그램 금지될 것이다. 이에 반해서, 제 2 레지스터(330)에 저장된 데이터 즉, 래치 노드(LR3)가 로우 레벨(즉, 논리 '0')로 설정된 경우, 선택된 메모리 셀은 잘 알려진 방식(예를 들면, 셀프 부스팅 스킴)에 따라 프로그램될 것이다. 메모리 셀을 프로그램하는 것은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략될 것이다.

프로그램 동작이 수행된 후, 선택된 메모리 셀이 정상적으로 프로그램되었는 지의 여부를 판별하기 위한 검증 읽기 동작이 수행될 것이다(S200). 본 발명의 플 래시 메모리 장치에 따르면, 검증 읽기 동작은 감지 구간(S120), 역 래치 구간(inverse latching period) (S130), 그리고 정상 래치 구간(normal latching period) (S140)을 포함할 것이다. 좀 더 구체적으로 설명하면 다음과 같다.

감지 구간(S120) 동안, 선택된 메모리 셀이 프로그램되었는 지의 여부에 따라 비트 라인 즉, 감지 노드(SN)가 하이 레벨로 또는 로우 레벨로 설정될 것이다. 예를 들면, 프로그램될 데이터가 '0'이고 선택된 메모리 셀이 요구되는 문턱 전압을 갖도록 프로그램된 경우, 비트 라인 즉, 감지 노드(SN)는 감지 구간 동안 하이 레벨로 설정될 것이다. 이에 반해서, 프로그램될 데이터가 '0'이고 선택된 메모리 셀이 요구된 문턱 전압을 갖도록 프로그램되지 않은 경우, 비트 라인 즉, 감지 노드(SN)는 감지 구간 동안 로우 레벨로 설정될 것이다. 이에 반해서, 프로그램될 데이터가 '1'인 경우, 비트 라인 즉, 감지 노드(SN)는 감지 구간 동안 로우 레벨로 설정될 것이다. 게다가, 프로그램될 데이터가 '1'이더라도, 선택된 메모리 셀은 프로그램될 수 있다. 이러한 경우, 비트 라인 즉, 감지 노드(SN)는 감지 구간 동안 하이 레벨로 설정될 것이다.

감지 노드(SN)는 로드된 데이터(즉, 논리 '1' 및 논리 '0')에 관계없이 선택된 메모리 셀이 프로그램될 때 하이 레벨로 설정될 것이다. 이에 반해서, 감지 노드(SN)는 데이터 '0'에 대응하는 선택된 메모리 셀이 요구되는 문턱 전압을 갖도록 프로그램되지 않을 때 그리고 선택된 메모리 셀이 프로그램 금지된 메모리 셀일 때 로우 레벨로 설정될 것이다.

그 다음에, 역 래치 구간(S130) 동안, 제어 신호들(CTRL2, CTRL7)이 하이로 활성화될 것이다. 제어 신호들(CTRL2, CTRL7)이 하이로 활성화될 때, 제어 노드(LN3)의 논리 상태는 감지 노드(SN)의 전압에 따라 변화될 것이다. 예를 들면, 프로그램될 데이터가 '0'이고 감지 노드(SN)가 하이 레벨로 설정된 경우(즉, 메모리 셀이 정상적으로 프로그램된 경우), 래치 노드(LN3)는 로우 레벨 즉, 논리 '0'로 유지될 것이다. 프로그램될 데이터가 '0'이고 감지 노드(SN)가 로우 레벨로 설정된 경우(즉, 프로그램될 메모리 셀이 요구되는 문턱 전압보다 낮은 문턱 전압을 갖는 경우), 래치 노드(LN3)는 로우 레벨 즉, 논리 '0'로 유지될 것이다. 즉, 프로그램될 데이터가 '0'인 경우, 래치 노드(LN3)는 역 래치 구간 동안 이전 상태로 유지될 것이다. 프로그램될 데이터가 '1'이고 감지 노드(SN)가 로우 레벨로 설정된 경우(즉, 메모리 셀이 정상적으로 프로그램 금지된 경우), 래치 노드(LN3)는 '1'로 유지될 것이다. 프로그램될 데이터가 '1'이고 감지 노드(SN)가 하이 레벨로 설정된 경우(즉, 프로그램 금지된 메모리 셀이 프로그램된 경우), 래치 노드(LN3)는 '1'에서 '0'로 변경될 것이다. 다시 말해서, 프로그램 데이터가 '1'이고 감지 노드(SN)가 하이 레벨로 설정되는 경우에만, 래치 노드(LN3)가 '1'에서 '0'로 변경될 것이다. 래치 노드(LN3)가 '1' 또는 '0'로 설정됨에 따라, 데이터 라인(302)은 데이터 출력부(360)를 통해 프리챠지 상태 즉, 하이 레벨로 유지되거나 로우 레벨로 변화될 것이다. 역 래치 구간 동안 변화되는 래치 노드들(LN1, LN3)의 논리 상태들은 도 8에 도시되어 있다.

제 1 레지스터(320)의 래치 노드(LN1)가 로우 레벨을 갖는 경우(다시 말해서, 선택된 메모리 셀이 프로그램될 메모리 셀인 경우), 데이터 라인(302)은 제 2 레지스터(330)의 래치 노드(LN3)의 논리 상태에 관계없이 프리챠지 레벨로 유지될 것이다. 이에 반해서, 제 1 레지스터(320)의 래치 노드(LN1)가 하이 레벨을 갖는 경우(다시 말해서, 선택된 메모리 셀이 프로그램 금지될 메모리 셀인 경우), 데이터 라인(302)은 제 2 레지스터(330)의 래치 노드(LN3)의 논리 상태에 따라 선택적으로 변화될 것이다. 만약 제 1 레지스터(320)의 래치 노드(LN1)가 하이 레벨을 갖고 제 2 레지스터(330)의 래치 노드(LN3)가 로우 레벨을 가지면, 데이터 출력부(360)의 NMOS 트랜지스터들(M13, M15)이 턴 온되며, 그 결과 데이터 라인(302)은 하이 레벨에서 로우 레벨로 변화될 것이다. 이는 프로그램 금지될 메모리 셀이 프로그램되었음을 의미한다.

이상의 설명으로부터 알 수 있듯이, 데이터 '1'에 대응하는 메모리 셀이 데이터 '0'으로 프로그램된 경우에 데이터 라인(302)이 역 래치 구간 동안 변화될 것이다. 데이터 라인(302)의 전압 변화는 검출 회로(400)를 통해 검출되며, 검출 결과는 제어 로직(500)으로 출력될 것이다.

정상 래치 구간(S140) 동안, 제어 신호들(CTRL3, CTRL7)이 하이로 활성화될 것이다. 제어 신호들(CTRL3, CTRL7)이 하이로 활성화될 때, 래치 노드(LN3)의 논리 상태는 감지 노드(SN)의 전압에 따라 변화될 것이다. 예를 들면, 선택된 메모리 셀이 요구되는 문턱 전압을 갖도록 프로그램된 경우 그리고 프로그램 금지된 선택된 메모리 셀이 프로그램된 경우, 감지 노드(SN)가 하이 레벨로 설정되기 때문에, 래치 노드(LN3)는 '0'에서 '1'로 변화될 것이다. 선택된 메모리 셀이 요구되는 문턱 전압을 갖도록 프로그램되지 않은 경우, 감지 노드(SN)가 로우 레벨로 설정되기 때 문에, 래치 노드(LN3)는 '0'로 유지될 것이다. 선택된 메모리 셀이 프로그램 금지된 메모리 셀인 경우, 감지 노드(SN)가 로우 레벨로 설정되기 때문에, 래치 노드(LN3)는 '1'로 유지될 것이다. 정상 래치 구간 동안 변화되는 래치 노드들의 논리 상태들은 도 8에 도시되어 있다.

이후, 제어 로직(500)은 프로그램 금지된 메모리 셀이 프로그램되었는 지의 여부를 판별할 것이다(S150). 이는 검출 회로(400)에 의해서 검출된 결과 즉, 데이터 라인(302)의 전압 변화를 기준으로 행해질 것이다. 앞서의 설명에 따르면, 프로그램 금지된 메모리 셀이 프로그램된 경우, 데이터 라인(302)은 하이 레벨에서 로우 레벨로 변화된다. 따라서, 데이터 라인(302)이 로우 레벨을 갖는 것으로 검출되면, 프로그램 금지된 메모리 셀이 프로그램된 것으로 판별될 것이다. 이러한 경우, 절차는 S190 단계로 진행할 것이다. S190 단계에서 제어 로직(500)은 프로그램 동작을 상태 페일로 처리하고, 프로그램 절차를 종료할 것이다.

만약 프로그램 금지된 메모리 셀이 프로그램되지 않은 것으로 판별되면, 절차는 S180 단계로 진행할 것이다. S180 단계에서 제어 로직(500)은 선택된 메모리 셀이 정상적으로 프로그램되었는 지의 여부를 판별할 것이다. 프로그램될 메모리 셀이 정상적으로 프로그램된 경우, 래치 노드(LN3)는 '0'에서 '1'로 변화될 것이다. 이 경우, 데이터 라인(302)은 프리챠지 상태로 유지될 것이다. 이는 제어 로직(500)을 통해 검증 패스로서 판별될 것이다. 이에 반해서, 프로그램될 메모리 셀이 프로그램되지 않은 경우, 래치 노드(LN3)는 '0'로 변화될 것이다. 이 경우, 데이터 라인(302)은 데이터 출력부(360)의 NMOS 트랜지스터들(M13, M14)을 통해 로우 레벨로 설정될 것이다. 이는 제어 로직(500)을 통해 검증 페일로 판별될 것이다.

S160 단계에서 검증 패스로 판별되는 경우, 절차는 S180 단계로 진행할 것이다. S180 단계에서 제어 로직(500)은 프로그램 동작을 상태 패스로 처리하고, 프로그램 절차를 종료할 것이다. S160 단계에서 검증 페일로 판별되는 경우, 절차는 S170 단계로 진행할 것이다. S170 단계에서 제어 로직(500)은 현재의 프로그램 루프가 최대 루프에 도달하였는 지의 여부를 판별할 것이다. 만약 현재의 프로그램 루프가 최대 루프에 도달한 것으로 판별되면, 절차는 S190 단계로 진행할 것이다. 만약 현재의 프로그램 루프가 최대 루프에 도달하지 않은 판별되면, 절차는 S110 단계로 진행할 것이다. 이후 절차는 앞서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.

본 발명의 플래시 메모리 장치의 프로그램 방법에 의하면, 프로그램 금지된 메모리 셀이 데이터 '0'로 프로그램되었는 지의 여부를 판별하는 것이 가능하다. 게다가, 프로그램 금지된 메모리 셀이 데이터 '0'로 프로그램된 것으로 판별될 때, 불필요한 프로그램 루프들의 실행을 중지시킴으로써 불필요한 동작을 줄일 수 있다.

예시적인 실시예에 있어서, 역 래치 구간 동안 래치된 데이터에 따라 변화된 데이터 라인(302)의 전압 변화를 검출하는 시점은 다양하게 변경될 수 있다. 단, 정상 래치 구간이 시작되기 이전에 그러한 검출 동작이 수행되어야 한다.

예시적인 실시예에 있어서, 정상 래치 동작은 데이터 라인(302)의 전압 변화를 검출한 결과에 따라 선택적으로 수행될 수도 있다. 예를 들면, 정상 래치 동작 은 데이터 라인(302)의 전압 변화를 검출한 결과가 프로그램 금지된 메모리 셀이 프로그램되었음을 나타내지의 여부를 판별한 후 수행될 수도 있다. 다시 말해서, 도 7에 있어서, S150 단계는 S140 단계에 앞서 행해질 수 있다.

예시적인 실시예에 있어서, 역 래치 구간 동안 래치된 데이터 상태는 프로그램될 메모리 셀에 대해서 정상 래치 구간 동안 래치된 데이터 상태에 상보적일 것이다.

예시적인 실시예에 있어서, 검출 회로(400)는 이 분야에 잘 알려진 패스/페일 판별 회로를 이용하여 구현될 수 있다. 게다가, 검출 회로(400)는 제어 로직(500)에 포함되도록 구현될 수 있다.

도 9는 본 발명의 다른 예시적인 실시예들에 따른 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.

도 9를 참조하면, 점선으로 표시된 블록(B100)은 도 7에 도시된 S110, S120, S140, S160, 그리고 S170 단계들에 각각 대응하는 단계들(S210∼S260)을 포함하며, 점선으로 표시된 블록(B200)은 도 7에 도시된 S120, S130, 그리고 S150 단계들에 각각 대응하는 단계들(S270∼S290)을 포함할 것이다. 도 9에 도시된 프로그램 방법에 따르면, 프로그램 금지된 메모리 셀이 프로그램되었는 지의 여부(B200)는 정상적인 검증 읽기 동작이 완료된 후에 판별될 것이다. 도 9에 도시된 각 단계는 도 7의 대응하는 단계와 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그 리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템이 도 10에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(2001)에 전기적으로 연결된 마이크로프로세서(2100), 사용자 인터페이스(2200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2300), 메모리 제어기(2400), 그리고 플래시 메모리 장치(2500)를 포함한다. 플래시 메모리 장치(2500)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(2500)에는 마이크로프로세서(2100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(2400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(2400)와 플래시 메모리 장치(2500)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 예시적인 SSD가 미국특허공개번호 제2006-0152981호에 게재되어 있으며, 이 분야의 레퍼런스로 포함된다. 또는, 메모리 제어기(2400)와 플래시 메모리 장치(2500)는 데이터를 저장하는 데 불 휘발성 메모리를 메모리 카드를 구성할 수 있다.

도 11은 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.

도 11에 도시된 시스템은 휴대용 장치(4000)를 나타낸다. 휴대용 장치(4000)는 MP3 플레이어, 비디오 플레이어, 콤비네이션 비디오 및 오디오 플레이어 등일 수 있다. 도시된 바와 같이, 휴대용 장치(4000)는 메모리(4640) 및 메모리 제어기(4650)를 포함한다. 메모리(4640) 및 메모리 제어기(4650)는 도 10에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 휴대용 장치(4000)는 또한 인코더 및 디코더(4610), 프리젠테이션 구성요소들(4620) 및 인터페이스(4630)를 포함할 수 있다.

인코더 및 디코더(EDC)(4610)에 의해 처리된 데이터(비디오, 오디오, 등)는 메모리 제어기(4650)를 통해 메모리(4640)로 입력되고 메모리(4640)로부터 출력될 수 있다. 도 11에서 점선들에 의해 도시된 바와 같이, 데이터는 EDC(4610)로부터 메모리(4640)로 직접 입력되고 그리고/또는 메모리(4640)로부터 EDC(4610)로 직접 출력될 수 있다.

EDC(4610)는 메모리(4640)에 저장하기 위해 데이터를 인코딩할 수 있다. 예를 들면, EDC(4610)는 메모리(4640)에 저장하기 위해 오디오 데이터에 대해 MP3 인코딩을 수행할 수 있다. 다른 방법으로, EDC(4610)는 메모리(4640)에 저장하기 위해 비디오 데이터에 대해 MPEG 인코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(4610)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 인코 딩하기 위한 복수의 인코더들을 포함할 수 있다. 예를 들면, EDC(4610)는 오디오 데이터를 위한 MP3 인코더 및 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.

EDC(4610)는 메모리(4640)로부터의 출력을 디코딩할 수 있다. 예를 들면, EDC(4610)는 메모리(4640)로부터 출력된 오디오 데이터에 대해 MP3 디코딩을 수행할 수 있다. 다른 방법으로, EDC(4610)는 메모리(4640)로부터 출력된 비디오 데이터에 대해 MPEG 디코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(4610)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 디코딩하기 위한 복수의 디코더들을 포함할 수 있다. 예를 들면, EDC(4610)는 오디오 데이터를 위한 MP3 디코더 및 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.

EDC(4610)가 디코더들만을 포함할 수 있다는 것이 또한 이해될 것이다. 예를 들면, 이미 인코딩된 데이터는 EDC(4610)에 의해 수신될 수 있고 메모리 제어기(4650) 및/또는 메모리(4640)로 패스될 수 있다.

EDC(4610)는 인터페이스(4630)를 통해 인코딩을 위한 데이터를 수신하거나 이미 인코딩된 데이터를 수신할 수 있다. 인터페이스(4630)는 알려진 표준(예를 들면, 펌웨어, USB, 등)에 따를 수 있다. 인터페이스(4630)는 또한 하나 이상의 인터페이스를 포함할 수 있다. 예를 들면, 인터페이스(4630)는 펌웨어 인터페이스, USB 인터페이스, 등을 포함할 수 있다. 메모리(4640)로부터의 데이터는 인터페이스(4630)를 통해 출력될 수도 있다.

프리젠테이션 구성요소들(4620)은 메모리로부터 출력되고 그리고/또는 EDC(4610)에 의해 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를 들면, 프리젠테이션 구성요소들(4620)은 오디오 데이터를 출력하기 위한 스피커 잭, 비디오 데이터를 출력하기 위한 디스플레이 스크린, 등을 포함할 수 있다.

본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

도 1 및 도 2는 일반적인 플래시 메모리 장치의 프로그램 절차를 설명하기 위한 도면이다.

도 4는 본 발명의 예시적인 실시예들에 따른 도 3에 도시된 읽기 및 쓰기 회로의 일부를 보여주는 블록도이다.

도 5는 본 발명의 예시적인 실시예들에 따른 도 4에 도시된 페이지 버퍼를 보여주는 회로도이다.

도 6은 본 발명의 다른 예시적인 실시예들에 따른 도 4에 도시된 페이지 버퍼를 보여주는 회로도이다.

도 7은 본 발명의 예시적인 실시예들에 따른 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.

도 8은 본 발명에 따른 프로그램 동작 동안 레지스터들의 상태 변화들을 보여주는 도면이다.

도 10은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

도 11은 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주 는 블록도이다.

Claims

메모리 셀들을 포함하는 플래시 메모리 장치의 프로그램 방법에 있어서:

로드된 데이터에 따라 선택된 메모리 셀들을 프로그램하는 단계와;

상기 프로그램된 메모리 셀들의 상태들을 감지하고 상기 감지된 상태들을 1차로 래치하는 단계와; 그리고

상기 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하기 전에, 상기 로드된 데이터와 상기 래치된 상태들에 의거하여 상기 선택된 메모리 셀들 중 프로그램 금지된 메모리 셀이 프로그램되었는 지의 여부를 판별하는 단계를 포함하는 프로그램 방법.
제 1 항에 있어서,

상기 선택된 메모리 셀들 중 프로그램 금지된 메모리 셀이 프로그램된 것으로 판별될 때 상태 페일로서 프로그램 동작을 종료하는 단계를 더 포함하는 프로그램 방법.
제 1 항에 있어서,

상기 선택된 메모리 셀들 중 프로그램 금지된 메모리 셀이 프로그램되지 않은 것으로 판별될 때,

상기 감지된 상태들을 2차로 래치하는 단계와; 그리고

상기 래치된 상태들에 의거하여, 상기 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하는 단계를 더 포함하며, 상기 1차 래치된 상태는 프로그램된 메모리 셀에 대해서 상기 2차 래치된 상태와 상보적인 프로그램 방법.
제 1 항에 있어서,

상기 선택된 메모리 셀들 중 프로그램 금지된 메모리 셀이 프로그램된 것으로 판별될 때, 상기 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부는 판별되지 않은 상태에서, 상태 페일로서 프로그램 동작을 종료하는 단계를 더 포함하는 프로그램 방법.
행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;

상기 메모리 셀 어레이에 저장될 데이터를 임시 저장하도록 그리고 상기 임시 저장된 데이터에 따라 상기 메모리 셀 어레이의 선택된 메모리 셀들을 프로그램하도록 구성된 읽기 및 쓰기 회로와; 그리고

상기 읽기 및 쓰기 회로를 제어하도록 구성된 제어 로직을 포함하며,

상기 읽기 및 쓰기 회로는 상기 제어 로직의 제어에 따라, 프로그램된 메모리 셀들의 상태들을 감지하고 상기 감지된 상태들을 1차로 래치하며; 그리고

상기 읽기 및 쓰기 회로는, 상기 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하기 전에, 상기 임시 저장된 데이터와 상기 래치된 상태들에 의거하여 상기 선택된 메모리 셀들 중 프로그램 금지된 메모리 셀이 프로그램 되었는 지의 여부를 나타내는 제 1 검증 데이터를 출력하는 플래시 메모리 장치.
제 5 항에 있어서,

상기 선택된 메모리 셀들 중 프로그램 금지된 메모리 셀이 프로그램되었음을 상기 제 1 검증 데이터가 나타낼 때, 상기 제어 로직은 상태 페일로서 프로그램 동작을 종료시키는 플래시 메모리 장치.
제 6 항에 있어서,

상기 선택된 메모리 셀들 중 프로그램 금지된 메모리 셀이 프로그램되지 않았음을 상기 판별 데이터가 나타낼 때,

상기 읽기 및 쓰기 회로는 상기 감지된 상태들을 2차로 래치하며, 상기 래치된 상태들에 의거하여, 상기 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 나타내는 제 2 검증 데이터를 출력하며, 상기 1차 래치된 상태는 프로그램된 메모리 셀에 대해서 상기 2차 래치된 상태와 상보적인 플래시 메모리 장치.
제 7 항에 있어서,

상기 제 1 검증 데이터 및 상기 제 2 검증 데이터는 매 프로그램 루프에서 생성되는 플래시 메모리 장치.
제 5 항에 있어서,

상기 선택된 메모리 셀들 중 프로그램 금지된 메모리 셀이 프로그램됨을 상기 제 1 검출 데이터가 나타낼 때, 상기 제어 로직은 상기 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하지 않은 상태에서, 상태 페일로서 프로그램 동작을 종료시키는 플래시 메모리 장치.
제 5 항에 있어서,

상기 읽기 및 쓰기 회로는 상기 열들에 각각 대응하는 복수의 페이지 버퍼들을 포함하며, 상기 각 페이지 버퍼는

상기 제어 로직에 의해서 제어되며, 프로그램될 데이터를 로드하도록 구성된 제 1 레지스터와;

상기 제어 로직에 의해서 제어되며, 상기 로드된 데이터를 임시 저장하도록 구성된 제 2 레지스터와;

상기 제어 로직에 의해서 제어되며, 대응하는 비트 라인의 전압 레벨에 따라 상기 제 2 레지스터에 방전 경로를 제공하는 방전 회로와; 그리고

상기 제 1 및 제 2 레지스터들에 각각 저장된 데이터에 따라 신호 라인으로 상기 제 1 검증 데이터를 출력하는 데이터 출력 회로를 포함하는 플래시 메모리 장치.
제 10 항에 있어서,

상기 각 페이지 버퍼의 제 2 레지스터는 상기 대응하는 비트 라인에 연결되 는 제 1 래치 노드와 상기 제 1 래치 노드에 반전 연결된 제 2 래치 노드를 포함하는 플래시 메모리 장치.
제 11 항에 있어서,

상기 제 1 래치 노드는 상기 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하기 전에 상기 방전 경로를 통해 접지되고 상기 제 2 래치 노드는 상기 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별할 때 상기 방전 경로를 통해 접지되는 플래시 메모리 장치.
제 12 항에 있어서,

상기 데이터 출력 회로는 상기 제 2 래치 노드에 연결된 게이트, 접지된 소오스, 그리고 드레인을 갖는 제 1 NMOS 트랜지스터와; 그리고 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 소오스, 상기 로드된 데이터를 입력받도록 상기 제 1 레지스터에 연결된 게이트, 그리고 상기 신호 라인에 연결된 드레인을 갖는 제 2 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
제 13 항에 있어서,

상기 제 2 NMOS 트랜지스터와 상기 신호 라인 사이에 연결되며, 상기 제어 로직에 의해서 제어되는 제 3 NMOS 트랜지스터를 더 포함하는 플래시 메모리 장치.
플래시 메모리 장치 및;

상기 플래시 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하며,

상기 플래시 메모리 장치는 청구항 1에 기재된 프로그램 방법에 의해서 프로그램되는 메모리 시스템.
플래시 메모리 장치 및;

상기 플래시 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하며,

상기 플래시 메모리 장치는 청구항 5에 기재된 플래시 메모리 장치를 포함하는 메모리 시스템.