KR20010001529A

KR20010001529A - 낸드 플래시 메모리 장치

Info

Publication number: KR20010001529A
Application number: KR1019990020801A
Authority: KR
Inventors: 이동기
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-06-05
Filing date: 1999-06-05
Publication date: 2001-01-05

Abstract

본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀 어레이, 페이지 버퍼, 내부 버퍼 및 비교 회로를 포함한다. 상기 메모리 셀 어레이는 복수 개의 메모리 셀들이 직렬로 연결된 메모리 셀 스트링들을 포함한다. 상기 메모리 셀 어레이의 메모리 셀들에 저장될 입력 데이터나 메모리 셀들로부터 출력되는 출력 데이터를 저장한다. 상기 내부 버퍼는 상기 페이지 버퍼로 입력 데이터가 공급될 때, 기입 활성화 신호 및 프로그램 활성화 신호 신호의 제어에 의해 상기 입력 데이터를 저장한다. 상기 비교 회로는 프로그램 동작 후, 프로그램 검증 동작 동안에, 상기 페이지 버퍼로부터 출력되는 출력 데이터와 상기 내부 버퍼로부터의 입력 데이터를 비교하여, 프로그램 동작의 완료나 실패를 알리는 비교 신호를 발생한다. 상기한 바와 같이, 본 발명에 따른 플래시 메모리 장치는 프로그램 동작 동안에, 입력 데이터를 저장하는 내부 버퍼와 프로그램 검증 동작 동안에, 입/출력 데이터들을 비교하는 비교 회로를 포함하여, 프로그램 금지된 메모리 셀의 프로그램 여부를 검증함으로써, 낸드 플래시 메모리 장치에 소요되는 비용이 줄어든다.

Description

낸드 플래시 메모리 장치{NAND FLASH MEMORY DEVICE}

본 발명은 플래시 메모리 장치에 관한 것으로서, 더 구체적으로는 낸드 플래시 메모리 장치에 관한 것이다.

최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(power)이 공급되지 않는 상태에서도 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 이를 위해, 복수 개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수 개의 스트링들이 하나의 메모리 셀 어레이(memory cell array)를 이루는 낸드(NAND) 타입의 플래시 메모리 장치가 제안되었다.

도 1을 참조하면, 상기 플래시 메모리 장치의 메모리 셀은 반도체 기판(semiconductor substrate; 2) 위에 소오스-드레인(source-drain; 4-3) 사이에 형성되는 전류 통로(current pass) 및 상기 반도체 기판(2) 에 절연막들(insulators; 5, 7)을 사이에 두고 형성되는 플로팅 게이트(floating gate; 6)와 제어 게이트(control gate; 8)로 구성된다.

일반적으로, 상기 플래시 메모리 셀의 프로그램은 소오스, 드레인 영역 및 벌크 영역을 접지시키고, 제어 게이트(8)에 양의 고전압(program voltage; Vpp, 예를 들어, 약 15 ∼ 20 V)을 인가하여, 플로팅 게이트(6)와 반도체 기판(2) 즉 벌크 영역 사이에 높은 전계(electric field)를 형성시킴으로써, 반도체 기판(2) 내의 전자들을 플로팅 게이트(6)로 삽입하는 F-N 터널링(folwer-nordheim tunneling)에 의해서 수행된다.

그리고, 상기 플래시 메모리 셀의 소거는 제어 게이트(8), 소오스(3) 및 드레인(4)에 접지 전압(0V)을 인가하고 그리고 벌크 영역(2)에 음의 고전압(erase voltage; Vera, 예를 들어, 약 -20V)을 인가하여, 반도체 기판(2)과 플로팅 게이트(6) 영역 사이에 높은 전계를 형성시킴으로써, 플로팅 게이트(6)에 챠지되어 있던 전자들을 반도체 기판으로 방출케하는 역(reverse) F-N 터널링에 의해 수행된다.

일반적으로, 프로그램 동작에 의해 드레솔드 전압(threshold voltage)이 높아진 메모리 셀은 독출 동작시 드레인 영역(4)으로부터 소오스 영역(3)으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고, 소거 동작에 의해 드레솔드 전압이 낮아진 메모리 셀은 드레인 영역(4)으로부터 소오스 영역(3)으로 전류가 주입되어 온(on)된 것처럼 보인다.

도 2를 참조하면, 일반적인 낸드 플래시 메모리 장치는 메모리 셀 어레이(10), 페이지 버퍼(20) 및 Y-게이트 회로(30)로 구성된다. 이외에도, 낸드 플래시 메모리 장치는 도시되지는 않았지만, 어드레스 버퍼, 디코더, 명령 레지스터, 제어 로직 등을 구비한다. 상기 메모리 셀 어레이(10)는 복수 개의 메모리 셀 스트링들(S0, S1, ..., Sn-1, Sn)로 구성된다. 상기 각 메모리 셀 스트링(S)은 스트링 선택 트랜지스터(M0), 접지 선택 트랜지스터(M1) 및 메모리 셀들(MC0, MC1, ..., MCm-1, MCm)을 구비한다.

상기 페이지 버퍼(20)는 상기 메모리 셀 어레이(10)의 각 스트링(S)에 연결되는 페이지 버퍼들(P0, P1, ..., Pn-1, Pn)로 구성된다. 상기 각 페이지 버퍼(P)는 데이터를 저장하는 래치 회로(21), 메모리 셀 스트링(S)으로의 고전압의 전달을 차단하는 차단 트랜지스터(21), 래치 회로(21)에 저장된 데이터를 메모리 셀 스트링으로 전달하는 전달 트랜지스터(23), 전류원(24), 래치 회로(21) 및 비트 라인(BL)을 초기화하는 방전 트랜지스터(25), 선택된 메모리 셀의 데이터를 센싱하는 센싱 트랜지스터들(26, 27), 데이터 라인(DL)으로부터의 데이터를 받아들이는 입력 트랜지스터(28) 및 독출되어 래치 회로(21)에 저장된 데이터를 데이터 라인(DL)으로 출력하는 삼상 인버터(29)를 구비한다.

일반적인 구조의 낸드 플래시 메모리 장치에는 프로그램 동작 동안에, 프로그램될 메모리 셀에 연결된 페이지 버퍼(20)의 래치 회로(21)에는 '0'의 데이터를 그리고 프로그램 금지된 메모리 셀에 연결된 페이지 버퍼(20)의 래치 회로(21)에는 '1'의 데이터를 공급한다. 그리고, 프로그램 동작 후, 프로그램되기 위해 선택되는 메모리 셀의 프로그램 여부를 판단하기 위해 프로그램 검증 동작이 수행된다. 일반적인 낸드 플래시 메모리 장치는 상기 프로그램 검증 동작 동안에, 프로그램될 메모리 셀에 연결된 페이지 버퍼(20)로부터 출력되는 데이터가 '1'의 값을 갖는지를 검증한다. 만약, '0'의 데이터가 출력되면, 메모리 셀의 프로그램 즉, 메모리 셀의 드레솔드 전압이 요구되는 전압보다 낮으므로, 다시 프로그램 동작이 수행된다.

그런데, 상기 낸드 플래시 메모리 장치의 메모리 셀들의 경우, 선택되지 않은 메모리 셀 즉, 프로그램 금지된 메모리 셀이 소프트 프로그램되는 경우가 발생된다. 이는, 프로그램 금지된 셀에 공급되는 '1'의 데이터에 의한 셀프 부스팅(self boosting) 효과가 발생되지 않거나, 프로그램 방해(program disturbance)에 의해 유발된다. 따라서, 상기 낸드 플래시 메모리 장치 내에서 프로그램 금지된 메모리 셀의 프로그램 여부를 검출하는 것은 불가능하다.

이에 따라, 프로그램 금지된 메모리 셀들의 프로그램 여부는 외부의 별도 테스트 장비를 이용하여, 프로그램 동작 동안에 입력된 데이터(DIN)와 프로그램 동작 후에 출력되는 데이터(DOUT)를 비교하여 그 프로그램 여부를 검증하였다. 그러나, 이러한 방법은, 테스트 장비에 별도의 버퍼가 요구되고, 테스트 장비를 운용하기 위한 별도의 프로그램 루틴(program routine)이 필요로됨으로 인해서, 테스트 비용이 크게 증가되는 문제점이 발생된다.

따라서, 본 발명의 목적은 별도의 테스트 장비 없이 프로그램 금지된 메모리 셀의 페일 여부를 검증하는 낸드 플래시 메모리 장치를 제공하는 것이다.

도 1은 일반전인 플래시 메모리 셀의 구조를 보여주는 단면도;

도 2는 일반적인 플래시 메모리 장치의 메모리 셀 어레이 및 페이지 버퍼 구조를 보여주는 회로도 및;

도 3은 본 발명에 따른 플래시 메모리 장치의 블록도이다.

*도면의 주요 부분에 대한 부호 설명

100 : 메모리 셀 어레이 200 : 페이지 버퍼

300 : 내부 버퍼 400 : 비교 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀 어레이, 페이지 버퍼, 데이터 저장 수단 및 비교 수단을 포함한다. 상기 메모리 셀 어레이는 복수 개의 메모리 셀들이 직렬로 연결된 복수 개의 메모리 셀 스트링들을 가진다. 상기 페이지 버퍼는 프로그램 동작 동안에, 상기 메모리 셀들에 저장될 입력 데이터를 저장하고 그리고 프로그램 검증 및 독출 동작 동안에, 상기 메모리 셀들로부터의 출력 데이터를 저장한다. 상기 데이터 저장 수단은 상기 프로그램 동작 동안에, 기입 활성화 신호 및 프로그램 활성화 신호에 응답해서 상기 입력 데이터를 저장하고 그리고 상기 입력 데이터를 출력한다. 상기 비교 수단은 상기 프로그램 검증 동작 동안에, 상기 페이지 버퍼로부터의 출력 데이터와 상기 데이터 저장 수단으로부터의 상기 입력 데이터를 비교한 복수 개의 비교 신호들을 발생한다. 그리고 상기 비교 수단은 상기 입력 데이터와 상기 출력 데이터를 받아들여서 상기 비교 신호들을 발생하는 익스 클루시브 오어 게이트들을 포함한다.

(작용)

이와 같은 장치에 의해서, 입력된 데이터와 프로그램 금지된 메모리 셀들의 데이터를 비교하여 프로그램 금지된 메모리 셀들의 프로그램 여부를 검증함으로써, 프로그램 금지된 메모리 셀의 테스트를 위한 테스트 비용이 줄어든다.

(실시예)

이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 3에 의거하여 상세히 설명한다.

도 3을 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀 어레이(100), 페이지 버퍼(200), 내부 버퍼(300) 및 비교 회로(400)를 포함한다. 상기 메모리 셀 어레이(100)는 복수 개의 메모리 셀들이 직렬로 연결된 메모리 셀 스트링들을 포함한다. 상기 메모리 셀 어레이(10)의 메모리 셀들에 저장될 입력 데이터(DIN)나 메모리 셀들로부터 출력되는 출력 데이터(DOUT)를 저장한다. 상기 내부 버퍼(300)는 상기 페이지 버퍼(200)로 입력 데이터(DIN)가 공급될 때, 기입 활성화 신호(WEB) 및 프로그램 활성화 신호(PGME) 신호의 제어에 의해 상기 입력 데이터(DIN)를 저장한다. 상기 비교 회로(400)는 프로그램 동작 후, 프로그램 검증 동작 동안에, 상기 페이지 버퍼(200)로부터 출력되는 출력 데이터(DOUT)와 상기 내부 버퍼(300)로부터의 입력 데이터(DIN)를 비교하여, 프로그램 동작의 완료나 실패를 알리는 비교 신호(COM)를 발생한다. 상기한 바와 같이, 본 발명에 따른 플래시 메모리 장치는 프로그램 동작 동안에, 입력 데이터(DIN)를 저장하는 내부 버퍼(300)와 프로그램 검증 동작 동안에, 입/출력 데이터들(DIN, DOUT)을 비교하는 비교 회로(400)를 포함함으로써, 프로그램 금지된 메모리 셀의 프로그램 여부를 검증함으로써, 낸드 플래시 메모리 장치에 소요되는 비용이 줄어든다.

도 3을 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀 어레이(100), 페이지 버퍼(200), 내부 버퍼(300) 및 비교 회로(400)를 포함한다. 상기 메모리 셀 어레이(100)는 도시되지는 않았지만, 복수 개의 메모리 셀들이 직렬로 연결된 복수 개의 메모리 셀 스트링들을 가지며, 상기 메모리 셀들에 복수 개의 데이터를 저장한다. 상기 페이지 버퍼(200)는 프로그램 동작 동안에, 상기 메모리 셀들에 저장된 입력 데이터(DIN)를 저장하고 그리고 프로그램 검증 동작이나 독출 동작 동안에, 상기 메모리 셀들로부터 출력되는 출력 데이터(DOUT)를 저장한다.

상기 내부 버퍼(300)는 512 바이트(byte)의 크기를 가지며, 상기 프로그램 동작 동안에, 기입 활성화 신호(write enable signal; WEB) 및 프로그램 활성화 신호(program enable signal; PGME)에 응답해서 상기 입력 데이터(DIN)를 저장한다. 상기 비교 회로(400)는 복수 개의 익스 클루시브 오어 게이트들(exclusive OR gates)을 포함하며, 프로그램 동작 후, 프로그램 검증 동작 동안에, 상기 페이지 버퍼(200)로부터 출력되는 출력 데이터(DOUT)와 상기 내부 버퍼(300)로부터의 입력 데이터(DIN)를 비교하여, 상기 데이터들(DIN, DOUT)이 동일할 경우에는 프로그램 동작의 완료를 그리고 상기 데이터들(DIN, DOUT)이 상이할 경우에는 프로그램 동작의 실패를 알리는 비교 신호(COM)를 플래그(flag)로서 발생한다.

이하, 도 2 및 도 3을 참조하여 본 발명에 따른 낸드 플래시 메모리 장치의 프로그램 및 프로그램 검증 동작이 설명된다.

우선, 상기 낸드 플래시 메모리 장치의 프로그램 동작은 명령 레지스터(command resister; 도시되지 않음)로 프로그램 명령(program command)이 입력되면서부터 시작된다. 상기 프로그램 명령이 입력된 후, 행 어드레스들(row address) 및 열 어드레스들(column address)이 어드레스 버퍼(도시되지 않음)로 입력된다. 이때, 제어 로직(control logic; 도시되지 않음)은 명령 레지스터로부터의 프로그램 명령에 상응하는 제어 신호(control signal)를 발생하고, 이에 따라 고전압 발생 회로(program voltage generator; 도시되지 않음)는 프로그램 전압(Vpgm)을 발생한다.

이후, 상기 어드레스 버퍼에서 버퍼링된 행 및 열 어드레스들은 행 디코더(row decoder; 도시되지 않음) 및 열 디코더(column decoder; 도시되지 않음)에 의해 디코딩된다. 상기 행 디코더로부터 출력되는 디코딩 신호는 상기 메모리 셀 어레이(100)의 소정의 워드 라인(word line; WL)을 활성화시키고, 이때 열 디코더로부터의 디코딩 신호는 Y-게이트 회로(30)의 Y-게이트를 턴-온시킨다. 이로써, 데이터 라인(DL)을 통해 상기 페이지 버퍼(200)로 입력 데이터(DIN〈0:7〉)가 입력된다.

이때, 상기 내부 버퍼(300)는 상기 기입 활성화 신호(WEB) 및 상기 프로그램 활성화 신호(PGME)에 응답해서 상기 입력 데이터(DIN〈0:7〉)를 저장하고 그리고 출력한다. 상기 페이지 버퍼(200)의 래치 회로에 저장된 입력 데이터(DIN〈0:7〉)는 대응되는 비트 라인(BL)으로 전달되고, 입력 데이터(DIN〈0:7〉) 중 '0'의 데이터가 저장된 페이지 버퍼에 연결된 메모리 셀은 프로그램되고 그리고 '1'의 데이터가 저장된 페이지 버퍼에 연결된 메모리 셀은 프로그램 금지된다.

상기 프로그램될 메모리 셀은 상기한 바와 같이, F-N 터널링에 의해서 프로그램된다. 그런데, 프로그램 금지된 셀들 중 셀프 부스팅(프로그램 금지된 셀에 연결된 비트 라인이 플로팅되어 워드 라인 전압을 따라 상승하고 그리고 메모리 셀의 벌크 전압이 비트 라인과의 챠지 커플링(charge coupling)에 의해 상승됨으로써, 메모리 셀의 프로그램을 방지하는 현상)이 발생되지 않거나, 프로그램이 방해되는 메모리 셀들은 소프트 프로그램되어 소정의 드레솔드 전압을 가진다. 이는, 프로그램 검증 동작이나, 독출 동작 동안에, 원하지 않는 출력 데이터(DOUT) 출력되는 문제가 발생된다.

이를 위해, 프로그램 동작이 종료된 후의 프로그램 검증 동작 동안에, 상기 페이지 버퍼(200)를 통해 메모리 셀들의 출력 데이터(DOUT〈0:7〉)가 출력되면, 상기 비교 회로(400)는 상기 프로그램 검증 활성화 신호(program verify enable signal; PGMV)의 제어에 의해 상기 페이지 버퍼(200)로부터의 출력 데이터(DOUT〈0:7〉)와 상기 내부 버퍼(300)로부터의 입력 데이터(DIN〈0:7〉)를 비교한다. 만일, 입력 데이터(DIN〈0:7〉)와 출력 데이터(DOUT〈0:7〉)의 데이터가 동일한 경우에는, 상기 비교 회로(400)로부터는 상기 메모리 셀들의 프로그램이 완료되었음을 알리는 로직 로우 레벨들의 비교 신호들(COM)이 발생된다.

그러나, 입력 데이터(DIN〈0:7)와 출력 데이터(DOUT〈0:7〉)가 동일하지 않으면, 프로그램 금지된 메모리 셀이 프로그램된 경우이므로, 상기 비교 회로(400)로부터의 상기 메모리 셀들의 프로그램 페일을 알리는 로직 하이 레벨의 비교 신호들(COM)이 발생된다. 물론, 도 3과 같이, 직렬의 경우뿐만 아니라. 페이지 단위(예를 들어, 512×8 개)의 입력 데이터(DIN〈0:7〉)를 동시에 내부 버퍼(300)를 거쳐 페이지 버퍼(200)로 입력한 후, 페이지 버퍼(200)로부터의 출력 데이터(DOUT〈0:7〉)와 내부 버퍼(300)로부터의 입력 데이터(DIN〈0:7〉)를 비교 회로(400)에서 동시에 비교할 수 있다.

이와 같이, 본 발명에 따른 낸드 플래시 메모리 장치는 프로그램 동작 동안에, 입력 데이터(DIN)를 저장하는 내부 버퍼(300)와 프로그램 검증 동작 동안에, 입/출력 데이터들(DIN, DOUT)을 비교하는 비교 회로(400)를 포함함으로써, 프로그램 금지된 메모리 셀의 프로그램 여부를 검증함으로써, 낸드 플래시 메모리 장치에 소요되는 비용이 줄어든다.

이상에서, 본 발명에 따른 낸드 플래시 메모리 장치를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.

상기한 바와 같이, 입력된 데이터와 프로그램 금지된 메모리 셀들의 데이터를 비교하여 프로그램 금지된 메모리 셀들의 프로그램 여부를 검증함으로써, 프로그램 금지된 메모리 셀의 테스트를 위한 테스트 비용이 줄어든다.

Claims

복수 개의 메모리 셀들이 직렬로 연결된 복수 개의 메모리 셀 스트링들을 가지는 메모리 셀 어레이와;

프로그램 동작 동안에, 상기 메모리 셀들에 저장될 입력 데이터를 저장하고 그리고 프로그램 검증 및 독출 동작 동안에, 상기 메모리 셀들로부터의 출력 데이터를 저장하는 페이지 버퍼와;

상기 프로그램 동작 동안에, 기입 활성화 신호 및 프로그램 활성화 신호에 응답해서 상기 입력 데이터를 저장하고 그리고 상기 입력 데이터를 출력하는 데이터 저장 수단 및;

상기 프로그램 검증 동작 동안에, 상기 페이지 버퍼로부터의 출력 데이터와 상기 데이터 저장 수단으로부터의 상기 입력 데이터를 비교한 복수 개의 비교 신호들을 발생하는 비교 수단을 포함하는 낸드 플래시 메모리 장치.
제 1항에 있어서,

상기 비교 수단은,

상기 입력 데이터와 상기 출력 데이터를 받아들여서 상기 비교 신호들을 발생하는 익스 클루시브 오어 게이트들을 포함하는 반도체 메모리 장치.