KR20000004721A - 메모리 장치의 기록 확인 회로 - Google Patents

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Abstract

본 발명은 메모리 장치의 기록 확인 회로에 관한 것으로써, 특히 이 회로는 메모리의 프로그램/소거 동작과, 이를 허가하고자 메모리 셀의 비보호 상태를 확인하는 비보호 확인 모드와, 이를 금지하고자 메모리 셀의 보호 상태를 확인하는 보호 확인 모드에 응답하는 각각의 기준 전압들을 설정하는 기준 전압 설정부와, 메모리 셀을 감지하여 상기 기준 전압 설정부에서 설정된 기준 전압들의 레벨에 포함되는 모드에 따라 메모리 셀의 프로그램/소거 동작을 허가 또는 이를 금지하도록 판단하는 기록 확인부를 구비한다. 따라서, 본 발명은 메모리 셀과 전류 비교를 하는 감지 트랜지스터의 크기를 결정하는데에도 큰 영향을 받지 않기 때문에 반도체 장치의 신뢰성이 높아진다.

Description

메모리 장치의 기록 확인 회로
본 발명은 반도체 장치에 관한 것으로서, 특히 메모리 셀 어레이 중 선택된 셀에 대하여 프로그램/소거 동작을 허가하거나 이를 금지하도록 판단하는 메모리 장치의 기록 확인 회로에 관한 것이다.
도 1은 종래 기술에 의한 메모리 장치의 기록 확인 회로를 나타낸 일 실시예의 회로도이며, 이 회로는 메모리 셀의 전류량과 비교하기 위하여 접지에 게이트가 연결되며 전원 전압(Vdd)을 인가받는 감지 트랜지스터(10)와, 상기 감지 트랜지스터(10)의 소스에 드레인이 연결되며 기록 확인 동작시 인에이블 신호(VEN)에 응답하여 회로를 구동시키는 제 1 트랜지스터(12)와, 제 1 트랜지스터(12)의 소스에 드레인이 연결되며 기록 확인 동작시 기준 전압 신호(VREF)에 응답하여 메모리 셀 어레이에 바이어스 전류를 인가하는 제 2 트랜지스터(14)와, 상기 감지 트랜지스터(10)와 제 1 트랜지스터(12)의 노드에 연결되어 상기 감지 트랜지스터(10)의 전류와 해당 셀 트랜지스터에 흐르는 전류에 따른 전압(VSENSE)을 입력받아 이를 버퍼링하는 인버터들(I1,I2)을 통해서 출력신호(Vop1)를 발생하는 출력부(30)로 구성된다.
또한, 이 회로는 메모리 셀 어레이의 제 1 내지 제 3 셀 트랜지스터들(CELL1, CELL2, CELL3)이 상기 제 2 트랜지스터(14)의 소스에 병렬로 연결되어 있다.
이렇게 구성된 메모리 장치의 기록 확인 회로는 아래와 같은 표1에 따라 메모리 셀의 프로그램/소거 동작을 허가하거나 이를 금지하도록 판단한다.
표 1은 메모리 장치의 기록 확인을 위한 바이어스 조건을 나타낸 표이다.
모드 VEN VREF Vg1 Vg2 Vg3 Vd Vso Vop1
보호 0V 0V 9V 9V 9V 5V 0V 5V
보호 확인 5V 2V 5V 5V 5V × 0V 5V
비보호 0V 0V -9V -9V -9V × 4V 5V
비보호 확인 5V 2V 5V 0V 0V × 0V 0V
프로그램/소거 5V 2V 5V 5V 0V × 0V 5V/0V
독출 0V 0V 0V 0V 0V 0V 0V 5V
표 1을 참조하면, 종래 기술에 의한 메모리 장치의 기록 확인 회로는 메모리 셀 어레이의 보호 확인을 판단하고자 우선, 보호 모드를 수행하여 해당 제 1 내지 제 3 셀 트랜지스터들(CELL1, CELL2, CELL3)을 모두 프로그램시킨다. 그 다음 회로는 이를 확인하기 위하여 제 1 트랜지스터(12)와 제 2 트랜지스터(14)에 소정의 구동 전압을 인가하여 턴온시키고, 제 1 내지 제 3 셀 트랜지스터들(CELL1, CELL2, CELL3)을 모두 인에이블시킨다. 이에 상기 셀 트랜지스터들(CELL1, CELL2, CELL3)에 흐르는 전류보다 감지 트랜지스터(10)를 통해서 흐르는 전류가 크기 때문에 감지 트랜지스터(10)와 제 1 트랜지스터(12)가 연결된 노드에 걸리는 전압(VSENSE)이 하이레벨로 될 때까지 보호/보호 확인 모드에 따른 회로 동작을 반복해서 실시한다.
또한, 메모리 장치의 기록 확인 회로는 메모리 셀 어레이의 비보호 확인을 판단하기 위하여 비보호 모드를 수행하여 해당 제 1 내지 제 3 셀 트랜지스터들(CELL1, CELL2, CELL3)을 모두 소거시킨다. 그 다음 회로는 이를 확인하기 위하여 제 1 트랜지스터(12)와 제 2 트랜지스터(14)에 소정의 구동 전압을 인가하여 턴온시키고, 상기 셀 트랜지스터들(CELL1, CELL2, CELL3) 중에서 제 1 셀 트랜지스터(CELL1)만 인에이블시킨다. 이에 상기 제 1 셀 트랜지스터(CELL1)에 흐르는 전류보다 감지 트랜지스터(10)를 통해서 흐르는 전류가 작아진다. 그리고, 감지 트랜지스터(10)와 제 1 트랜지스터(12)가 연결된 노드에 걸리는 전압(VSENSE)이 하이레벨로 될 때까지 보호/보호 확인 모드에 따른 회로 동작을 반복해서 실시한다.
이와 같은 식으로 출력부(30)는 보호 확인과 비보호 확인을 위한 출력신호(Vop1)의 값을 확보하게 되고, 메모리 장치의 기록 확인 회로는 실제 프로그램/소거 모드에서 제 1 셀 트랜지스터(CELL1)와 제 2 셀 트랜지스터(CELL2)만을 인에이블시켜 메모리 장치의 특정 섹터가 보호되었는지 또는 비보호되었는지를 감지하여 그 섹터에 어떠한 기록(프로그램, 소거)을 할 것인지를 판단한다.
종래 기술에 의한 메모리 장치의 기록 확인 회로는 감지 트랜지스터에 흐르는 전류와 메모리 셀 트랜지스터에 흐르는 전류를 이용한 것이기 때문에 만약 감지 트랜지스터의 크기가 크게 설정된다면 비보호 확인시 불량을 유발하게 된다. 그러므로, 기록 확인 회로의 제작시 감지 트랜지스터의 크기를 설정하는데 어려움과 메모리 셀 트랜지스터의 전류 특성에 관한 정보도 알아야만 하는 등을 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 보호확인, 비보호 확인, 프로그램/소거 모드에 따라 서로 다른 레벨을 가지는 기준 전압들을 미리 설정하므로써 메모리 셀의 기록 확인시 해당 셀의 문턱 전압이 포함되는 기준 전압 레벨을 검출하여 기록 확인의 불량을 미연에 방지할 수 있는 메모리 장치의 기록 확인 회로를 제공하는데 있다.
도 1은 종래 기술에 의한 메모리 장치의 기록 확인 회로를 나타낸 일 실시예의 회로도이며,
도 2는 본 발명에 따른 메모리 장치의 기록 확인 회로를 나타낸 일 실시예의 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
100: 기준 전압 발생부 101: 제 1 구동 트랜지스터
102: 제 2 구동 트랜지스터 103: 제 1 엔모스 트랜지스터
104: 제 2 엔모스 트랜지스터 105: 제 3 엔모스 트랜지스터
110: 기록 확인부 111: 감지 트랜지스터
112: 제 1 트랜지스터 113: 제 2 트랜지스터
114: 출력부
CELL1': 제 1 기준 셀 트랜지스터 CELL2': 제 2 기준 셀 트랜지스터
CELL3': 제 3 기준 셀 트랜지스터
상기 목적을 달성하기 위하여 본 발명은 메모리의 프로그램/소거 동작과, 이를 허가하고자 메모리 셀의 비보호 상태를 확인하는 비보호 확인 모드와, 이를 금지하고자 메모리 셀의 보호 상태를 확인하는 보호 확인 모드에 응답하는 각각의 기준 전압들을 설정하는 기준 전압 설정부와, 메모리 셀을 감지하여 기준 전압 설정부에서 설정된 기준 전압들의 레벨에 포함되는 모드에 따라 메모리 셀의 프로그램/소거 동작을 허가 또는 이를 금지하도록 판단하는 기록 확인부를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 메모리 셀 어레이 중 선택된 셀의 문턱 전압이 보호확인, 비보호 확인, 프로그램/소거 모드에 따라 설정된 기준 전압들의 레벨 중 어느 영역에 포함되는지를 검출한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 메모리 장치의 기록 확인 회로를 나타낸 일 실시예의 회로도이다.
본 발명에 따른 회로는 프로그램/소거 동작과, 이를 허가하고자 메모리 셀의 비보호 상태를 확인하는 비보호 확인 모드와, 이를 금지하고자 메모리 셀의 보호 상태를 확인하는 보호 확인 모드에 응답하는 각각의 기준 전압들을 설정하는 기준 전압 설정부(100)와, 메모리 셀 어레이 중에서 선택된 메모리 셀(CELL4)을 감지하여 기준 전압 설정부(100)에서 설정된 기준 전압들의 레벨에 포함되는 모드에 따라 메모리 셀의 프로그램/소거 동작을 허가 또는 이를 금지하도록 판단하는 기록 확인부(110)로 구성된다.
본 발명의 기록 확인부(110)는 종래 기술의 회로 구성과 동일한데, 메모리 셀의 전류량과 비교하기 위하여 접지에 게이트가 연결되며 전원 전압(Vdd)을 인가받는 감지 트랜지스터(111), 감지 트랜지스터(111)의 소스에 드레인이 연결되며 기록 확인 동작시 인에이블 신호(VEN)에 응답하여 회로를 구동시키는 제 1 트랜지스터(112), 제 1 트랜지스터(112)의 소스에 드레인이 연결되며 기록 확인 동작시 기준 전압 신호(VREF)에 응답하여 메모리 셀 어레이에 바이어스 전류를 인가하는 제 2 트랜지스터(113), 감지 트랜지스터(111)와 제 1 트랜지스터(112)의 공통 노드에 연결되어 감지 트랜지스터(111)의 전류와 해당 셀 트랜지스터(CELL4)에 흐르는 전류에 따른 전압(VSENSE)을 버퍼링하는 인버터들(I1,I2)을 통해서 출력신호(Vop1)를 발생하는 출력부(114)로 구성된다.
그리고, 상기 기준 전압 설정부(100)는 감지 트랜지스터(111) 게이트에 게이트 및 소스가 공통 연결되며 전원 전압(Vdd)을 인가받으며 감지 트랜지스터(111)의 구동 전위와 동일한 게이트 전압(VLOAD) 레벨을 유지하는 제 1 구동 트랜지스터(101)와, 제 1 구동 트랜지스터(101)의 소스에 드레인이 연결되며 기록 확인 동작시 인에이블 신호(VEN)에 응답하여 회로를 구동시키는 제 2 구동 트랜지스터(102)와, 제 2 구동 트랜지스터(102)의 소스에 드레인들이 병렬연결되며 기록 확인 동작시 기준 전압 신호(VREF)에 응답하여 메모리 셀 어레이에 바이어스 전류를 인가하는 제 1 엔모스 트랜지스터(103), 제 2 엔모스 트랜지스터(104) 및 제 3 엔모스 트랜지스터(105)와, 엔모스 트랜지스터들(103,104,105)의 소스에 각 드레인이 연결되며 서로 다른 문턱 전압을 가지는 제 1 내지 제 3 기준 셀 트랜지스터들(CELL1', CELL2', CELL3')로 구성된다.
표 2는 본 발명에 따른 메모리 장치의 기록 확인을 위한 바이어스 조건을 나타낸 표이다.
모드 VEN VREF VGREF1 VGREF2 VGREF3 VSO_REF Vso VG1 Vd Vop1
보호 0V 0V 0V 0V 0V 0V 0V 9V 5V 5V
보호 확인 5V 2V 5V 0V 0V 0V 0V 5V × 5V
비보호 0V 0V 0V 0V 0V 0V 4V -9V × 5V
비보호 확인 5V 2V 0V 0V 5V 0V 0V 5V × 0V
프로그램/소거 5V 2V 0V 5V 0V 0V 0V 5V × 5V/0V
독출 0V 0V 0V 0V 0V 0V 0V 0V 0V 5V
위와 같이 구성된 메모리 장치의 기록 확인 회로는 위와 같은 표2에 따라 메모리 셀의 프로그램/소거 동작을 허가하거나 이를 금지하도록 판단한다.
우선, 메모리 장치의 기록 확인 회로는 기준 전압 발생부(100) 내의 제 1 내지 제 3 기준 셀 트랜지스터들(CELL1', CELL2', CELL3')을 각각 보호용, 프로그램/소거 및 비보호용으로 작동하도록 전류 크기의 순서를 다음과 같은 순서, CELL1'＜ CELL2'＜ CELL3'로 조정한다.
즉, 기준 전압 발생부는 공통 소스 전압(VSO_REF)을 4V, 게이트 전압들(VGREF1, VGREF2, VGREF3)을 동일하게 -9V, 드레인 전압들(VdREF1, VdREF2, VdREF3)을 플로팅 조건으로 한다. 이때 인에이블 신호(VEN)와 기준 전압 신호(VREF)는 0V이다. 이로 인해 제 1 내지 제 3 셀 트랜지스터들(CELL1', CELL2', CELL3')은 소거된다. 그 다음 VGREF3을 0V, VGREF2를 9V, VdREF2를 5V로 인가해서 제 2 셀 트랜지스터(CELL2')를 프로그램하여 문턱 전압을 증가시킨다. 마지막으로, VGREF2와 VGREF3를 0V, VGREF1을 9V, VdREF1을 5V로 하여 제 1 셀 트랜지스터(CELL1')를 프로그램하여 문턱 전압을 증가시켜 제일 높은 문턱 전압 레벨로 설정한다. 이러한 동작에 의해 제 1 내지 제 3 셀 트랜지스터들(CELL1', CELL2', CELL3')은 서로 다른 문턱 전압 레벨들로 설정된다.
그리고 나서 본 발명에 따른 메모리 장치의 기록 확인 회로는 메모리 셀 어레이의 보호 확인을 판단하고자 표2에서 주어진 바이어스 조건으로 보호 모드를 수행하여 선택된 메모리 셀(CELL4)을 프로그램시킨다. 이를 확인하기 위하여 인에이블 신호(VEN)과 기준 전압 신호(VREF)에 소정의 구동 전압을 인가하여 기준 전압 발생부(100)의 제 2 구동 트랜지스터(102), 제 1 내지 제 3 엔모스 트랜지스터들(103,104,105)과 기록 확인부(110)의 제 1 내지 제 2 트랜지스터들(112,113)을 턴온시킨다. 그리고 제 1 기준 셀 트랜지스터(CELL1')을 인에이블시키며 선택된 메모리 셀(CELL4)을 턴온시킨다. 이에 감지 트랜지스터(111)와 제 1 구동 트랜지스터(101)의 게이트 전압(VLOAD)은 제 1 기준 셀 트랜지스터(CELL1')에 설정된 전압 크기에 따라 보호 확인을 위한 기준 레벨로 조정되기 때문에 이를 가지고 선택된 메모리 셀(CELL4)의 문턱 전압을 감지한 후에 출력부(114)를 통해서 하이 레벨의 출력전압(Vop1)을 발생한다.
또한, 메모리 장치의 기록 확인 회로는 메모리 셀 어레이의 비보호 확인을 판단하기 위하여 비보호 모드를 수행하여 선택된 메모리 셀(CELL4)을 소거시킨다. 이를 확인하기 위하여 인에이블 신호(VEN)과 기준 전압 신호(VREF)에 소정의 구동 전압을 인가하여 기준 전압 발생부(100)의 제 2 구동 트랜지스터(102), 제 1 내지 제 3 엔모스 트랜지스터들(103,104,105)과 기록 확인부(110)의 제 1 내지 제 2 트랜지스터들(112,113)을 턴온시킨다. 그리고 제 3 기준 셀 트랜지스터(CELL3')을 인에이블시키며 선택된 메모리 셀(CELL4)을 턴온시킨다. 이에 감지 트랜지스터(111)와 제 1 구동 트랜지스터(101)의 게이트 전압(VLOAD)은 제 3 기준 셀 트랜지스터(CELL3')에 설정된 전압 크기에 따라 비보호 확인을 위한 기준 레벨로 조정되기 때문에 이를 가지고 선택된 메모리 셀(CELL4)의 문턱 전압을 감지한 후에 출력부(114)를 통해서 로우 레벨의 출력전압(Vop1)을 발생한다.
마지막으로, 메모리 장치의 기록 확인 회로는 프로그램/소거 모드에서 제 2 기준 셀 트랜지스터(CELL2')를 인에이블시키고 선택된 메모리 셀(CELL4)을 턴온시켜 메모리 장치의 특정 섹터가 보호되었는지 또는 비보호되었는지를 감지하여 그 섹터에 어떠한 기록(프로그램, 소거)을 할 것인지를 판단한다.
그러므로, 본 발명은 제 1 내지 제 3 기준 셀 트랜지스터들(CELL1', CELL2', CELL3')을 통해서 설정된 문턱 전압 레벨에 따라 감지 트랜지스터(111)와 제 1 구동 트랜지스터(101)의 게이트에 걸리는 전압(VLOAD) 크기가 조정되므로 해당 메모리 셀(CELL4)의 보호 확인, 프로그램/소거 동작 및 비보호 확인 모드를 판단하는 과정에서 일정한 기준 레벨로 각 모드 상태를 판단한다.
상기한 바와 같이, 본 발명에 따른 메모리 장치의 기록 확인 회로는 메모리 셀에 대하여 보호 확인, 비보호 확인 또는 소거/프로그램 동작 인지를 확인할 경우 서로 다른 레벨로 설정된 기준 전압들을 가지고 각 모드를 구별하기 때문에 확인 과정이 정확해진다.
그리고, 본 발명은 종래 기술과 대비해서 메모리 셀과 전류 비교를 하는 감지 트랜지스터의 크기를 결정하는데에도 큰 영향을 받지 않기 때문에 반도체 장치의 신뢰성이 높아지며, 메모리 셀의 전류 특성에 관한 정보를 얻기 위하여 여러번의 확인 과정을 반복하지 않아도 되는 편리함이 있다.

Claims (2)

  1. 메모리의 프로그램/소거 동작과, 이를 허가하고자 메모리 셀의 비보호 상태를 확인하는 비보호 확인 모드와, 이를 금지하고자 메모리 셀의 보호 상태를 확인하는 보호 확인 모드에 응답하는 각각의 기준 전압들을 설정하는 기준 전압 설정부;
    메모리 셀을 감지하여 상기 기준 전압 설정부에서 설정된 기준 전압들의 레벨에 포함되는 모드에 따라 메모리 셀의 프로그램/소거 동작을 허가 또는 이를 금지하도록 판단하는 기록 확인부를 구비하는 것을 특징으로 하는 메모리 장치의 기록 확인 회로.
  2. 제 1항에 있어서, 상기 기준 전압 설정부는 복수 개의 기준 셀 트랜지스터들을 구비하는 것을 특징으로 하는 메모리 장치의 기록 확인 회로.
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