KR102568203B1 - 비휘발성 메모리 장치 - Google Patents

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KR102568203B1
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Abstract

본 발명은 비휘발성 메모리 장치에 관한 것으로, 본 발명에 따른 비휘발성 메모리 장치는 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들 각각은 N 비트를 저장하도록 구성되는 비휘발성 메모리 셀 어레이, 단, N은 2 이상인 자연수임, 비휘발성 셀 어레이에 전기적으로 연결되어 있으며, 데이터를 임시 저장하는 적어도 N개의 래치(latch)들를 포함하는 페이지 버퍼 회로, 페이지 버퍼 회로에 연결되어 있으며, 프로그램하는 입력 데이터를 제공받고, 입력 데이터를 페이지 버퍼 회로로 제공하는 인풋 및 아웃풋 회로, 및 페이지 버퍼를 제어하고, 인풋 및 아웃풋 회로로부터, 프로그램 단위의 모든 인풋 데이터를 제공받기 전에, 타겟 래치 값을 초기화한다.

Description

비휘발성 메모리 장치 {NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 포함하는 플래시 메모리 시스템이 데이터 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 소비자가 요구하는 우수한 성능 및 가격 경쟁력을 유지하기 위하여 집적도를 증가시키고 있다. 그러나 종래의 2차원 플래시 메모리는 제조 공정상 집적도를 증가시키는 데에는 제한이 있다. 이러한 제약을 극복하기 위해, 3차원 플래시 메모리가 제안되고 있다.
본 발명의 목적은 프로그램 데이터 입력 시에 타겟 래치를 초기화 하여, 프로그램 속도를 향상시키는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명에 따른 비휘발성 메모리 장치는 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들 각각은 N 비트를 저장하도록 구성되는 비휘발성 메모리 셀 어레이, 단, N은 2 이상인 자연수임, 비휘발성 셀 어레이에 전기적으로 연결되어 있으며, 데이터를 임시 저장하는 적어도 N개의 래치(latch)들를 포함하는 페이지 버퍼 회로, 페이지 버퍼 회로에 연결되어 있으며, 프로그램하는 입력 데이터를 제공받고, 입력 데이터를 페이지 버퍼 회로로 제공하는 인풋 및 아웃풋 회로, 및 페이지 버퍼를 제어하고, 인풋 및 아웃풋 회로로부터, 프로그램 단위의 모든 인풋 데이터를 제공받기 전에, 타겟 래치 값을 초기화한다.
삭제
본 발명의 실시 예에 따른 플래시 메모리 장치 및 그것의 프로그램 방법에 의하면, 프로그램 동작 시에 에러 발생 확률을 줄이고, 데이터 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 2는 3 비트 멀티 레벨 셀(3bit-MLC) 비휘발성 메모리 장치의 프로그램 수행후 프로그램 상태 및 이레이즈 상태의 문턱전압 산포를 보여주는 도면이다.
도 3는 도 1에 도시된 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 4는 도 3의 페이지 버퍼를 상세히 도시한 블록도이다.
도 5은 프로그램 동작 시에 타겟 래치 커맨드가 수행하는 동작의 타이밍도의 일 실시예를 예시적으로 보여주고 있다.
도 6은 프로그램 동작 시에 타겟 래치 커맨드가 수행하는 동작의 타이밍도의 또 다른 실시예를 예시적으로 보여주고 있다.
도 7은 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 8는 본 발명의 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 9은 본 발명의 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 11는 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 12은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 13는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 플래시 메모리 시스템(1000)에는 예를 들면, 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 플래시 메모리 장치(1100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 데이터(DATA), 및 타겟 래치 커맨드 (TLC; target latch command )를 입력받는다. 타겟 래치 커맨드(TLC)는 타겟 래치 어드레스가 될 수 있다.
또한, 플래시 메모리 장치(1100)는 전원 라인을 통해 전원(PWR)을 입력받고, 제어 라인을 통해 제어 신호(CTRL)를 입력받는다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
플래시 메모리 장치(1100)는 타겟 래치 매니져(TLC manager, 1165)를 포함한다.
타겟 래치 메니져(1165)는 제 1 데이터에 대응되는 타겟 래치 커맨드를 제공받고, 제 1 데이터가 입력되는 동안에, 타겟 래치를 초기화 할 수 있다. 또한, 타겟 래치 메니져(1165)는 제 1 데이터가 입력되는 동안에 제 1 데이터를 타겟 래치에 전송하는 동작을 조절 할 수 있다.
한편, 타겟 래치 메니져(1165)는 메모리 컨트롤러(1200) 내에 포함될 수도 있다. 이 경우에, 타겟 래치 메니져(1165)는 플래시 변환 계층(FTL)에 의해 관리될 수 있다. 도 1에 도시된 플래시 메모리 시스템(1000)은 타겟 래치 메니져(1165)를 이용하여, 프로그램 동작 시간을 감소시켜, 비휘발성 메모리 장치의 성능을 향상시킨다.
도 2는 3 비트 멀티 레벨 셀(3bit-MLC) 비휘발성 메모리 장치의 프로그램 수행 후 프로그램 상태 및 이레이즈 상태의 문턱전압 산포를 보여주는 도면이다.
3 비트 멀티 레벨 셀인 경우, 비휘발성 메모리 장치는 LSB(least significant bit) 데이터, CSB(center significant bit) 데이터, MSB(most significant bit) 데이터를 순차적으로 제공받고, 하나의 메모리 셀에 3 비트 데이터의 프로그램 동작을 수행한다. MLC 플래시 메모리의 경우, 하나의 메모리 셀에 k개의 비트를 프로그램 하려면, 2^k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성되어야 한다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램 된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱전압 산포(threshold voltage distribution)를 형성할 수 있다. 각각의 문턱전압 산포 k개의 비트에 의해 생성될 수 있는 2^k 개의 데이터 값 각각에 대응될 수 있다. 3 비트 MLC의 경우, 도 2와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1~P7)와 하나의 이레이즈 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 2 는 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱전압의 산포 별로 서로 다른 리드 전압을 각각 가지게 된다.
도 3은 도 1에 도시된 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 비휘발성 메모리 장치(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 및 비휘발성 메모리 장치를 전반적으로 제어하는 제어 로직(1160)을 포함한다. 그리고 제어 로직(1160)은 프로그램 동작 시간을 조절할 수 있는 타겟 래치 메니져(1165)를 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록(memory block)으로 구성될 수 있다. 도 3에서는 예로서 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 물리 페이지(physical page)로 구성될 수 있다. 여기에서, 물리 페이지는 하나의 워드 라인에 연결되어 있는 메모리 셀의 집합을 의미한다. 메모리 셀 어레이는 메모리 셀의 2차원 구조 및 기판으로부터 수직 방향으로 메모리 셀들이 적층된 3차원 구조를 포함한다. 하나의 페이지는 프로그램의 단위가 되며, 예를 들면, 16K 바이트 단위 일 수 있다.
어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인을 통해 메모리 셀 어레이(1110)와 연결된다. 프로그램 또는 읽기 동작 시에, 어드레스 디코더(1120)는 어드레스(ADDR)를 입력받고, 어느 하나의 워드 라인을 선택할 수 있다. 페이지 버퍼 회로(1130)는 비트 라인(BL)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 선택 페이지에 프로그램될 데이터나 선택 페이지로부터 읽은 데이터를 임시로 저장할 수 있다. 페이지 버퍼 회로(1130)는 복수개의 래치들을 포함한다. 예를 들면, 페이지 버퍼 회로(1130)는 캐시 래치(cache latch), LSB 래치, CSB 래치, MSB 래치, 센스 래치를 포함할 수 있다. 캐시 래치는 비휘발성 메모리 장치(1100)로 데이터가 입력되거나 비휘발성 메모리 장치(1100)로부터 출력될 때(Din/out), 데이터를 임시로 저장한다. 센스 래치는 리드 동작시에 메모리 셀의 데이터를 감지한다. LSB 래치는 프로그램 동작 시, LSB 데이터를 저장하며, MSB 래치인 경우는 프로그램 동작 시, MSB 데이터를 저장하며, CSB 래치인 경우는 프로그램 동작 시, CSB 데이터를 저장한다. 그리고, 각각의 데이터에 대응되는 LSB 래치, CSB 래치, MSB래치는 각각 타겟 래치가 된다.
입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받아 페이지 버퍼로 전송한다. 또한 데이터 입출력 회로(1140)는 읽기 동작 시 페이지 버퍼(1130)로부터 제공받은 읽기 데이터를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR) 신호를 입력 받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생한다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)를 통해서 특정 워드라인으로 제공된다. 전압 발생기는 프로그램 전압(Vpgm), 리드 전압(Vread) 및 베리파이 전압(Vvef) 등을 발생한다. 그리고 전압 발생기(1150)는 발생 전압을 어드레스 디코더를 통해서 메모리 셀 어레이의 특정 워드라인에 제공되도록 한다.
비휘발성 메모리 장치를 전반적으로 제어하는 제어 로직(1160)을 포함한다. 제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 비휘발성 메모리 장치(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인으로 리드 또는 베리파이 전압이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지(1111)에 프로그램 데이터가 제공되도록 할 수 있다.
한편, 제어 로직(1160)은 타겟 래치 메니져(1165)를 포함할 수 있다. 타겟 래치 메니져(1165)는 멀티 비트 프로그램 동작 수행 시, 타겟 래치 명령어(TLC)를 제공받는다. 타겟 래치 메니져(1165)는 별도의 타겟 래치 명령어를 제공 받지 않고, 프로그램 명령어 또는 컬럼 어드레스와 로우 어드레스를 참조하여 타겟 래치를 초기화 할 수 있다. 타겟 래치 메니져는 컬럼 어드레스 및 로우 어드레스의 조합으로 데이터의 종류를 구분하여, 데이터 종류에 대응되는 타겟 래치를 초기화 할 수 있다. 타겟 래치 메니져(1165)는 회로 로직으로 구현될 수도 있고, 또는 소프트웨어 적으로 구현될 수 있다.
타겟 래치 메니져(1165)는 제 1 타겟 래치 커맨드에 따라서, 인풋 아웃풋 회로(1140)가 제 1 데이터를 제공 받는 동안, 제 1 래치에 대응되는 타겟 래치 값을 초기화 한다. 그리고, 타겟 래치 메니져(1165)는 제 2 타겟 래치 커맨드에 따라서, 인풋 아웃풋 회로(1140)이 제 2 데이터를 제공 받는 동안, 제 2 데이터에 대응되는 타겟 래치 값을 초기화 한다.
또한, 타겟 래치 메니져(1165)는 타겟 래치 커맨드에 따라서, 인풋 아웃풋 회로(1140)가 제 3 데이터를 제공 받는 동안, 제 3 데이터에 대응되는 타겟 래치 값을 초기화 한다.
그리고, 타겟 래치 메니져(1165)는 각각의 제 1, 제 2, 제 3 데이터가 인풋 아웃풋 회로(1140)으로 모두 제공되기 전에, 각각 대이터를 대응되는 타겟 래치로 전송 할 수 있다.
3 비트 MLC 메모리 장치인 경우, 제 1 데이터는 LSB(least significant bit) 데이터, 제 2 데이터는 CSB(center significant bit) 데이터이며, 제 3 데이터는 MSB(most significant bit) 데이터를 의미한다.
타겟 래치 메니져(1165)는 예를 들면, 프로그램 단위인 제 1 데이터의 크기가 16K 바이트이면, 제 1 데이터가 15.8K 바이트를 제공받으면,제 1 타겟 래치 벨류를 초기화 한다. 따라서, 타겟 래치 메니져(1165)는 모든 제 1 데이터의 제공(Din) 완료를 기다리지 않는다. 그리고, 타겟 래치 메니져(1165)는, 제 1 데이터가 제공되는 구간내에 타겟 래치를 초기화 함으로서, 프로그램 동작 시간을 단축 할 수 있다. 또한, 타겟 래치 메니져(1165)는 제 1 데이터가 제공되는 구간 내에, 재 1 데이터를 대응하는 타겟 래치로 전송 할 수 있다. 따라서, 프로그램 동작 시에, 인풋 아웃풋 회로(1140)로 데이터가 입력되는 구간과 인풋 아웃풋 회로(1140)가 타겟 래치로 데이터를 전송하는 구간이 겹칠 수 있다. 예를 들면, 프로그램 단위의 데이터 중에 50% 이상의 데이터가 인풋 아웃풋 회로(1140)으로 제공되면, 제공받은 데이터를 대응되는 타겟 래치로 전송 할 수 있다.
도 4는 도 3의 페이지 버퍼를 상세히 도시한 블록도이다.
상술한 바와 같이, 페이지 버퍼 회로(1130)는 복수개의 래치들을 포함한다.
예를 들면, 페이지 버퍼 회로(1130)는 캐시 래치(cache latch, 1135), LSB 래치(1132), CSB 래치(1133), MSB 래치(1134), 센스 래치(1131)를 포함할 수 있다. 각 래치들은 전기적으로 연결되어 있다. 캐시 래치(1135)는 비휘발성 메모리 장치(1100)로 데이터가 입력되거나 비휘발성 메모리 장치(1100)로부터 출력될 때(Din/out), 데이터를 임시로 저장한다. 센스 래치(1131)는 리드 동작 시에 메모리 셀의 데이터를 감지한다. LSB 래치(1132)는 프로그램 동작 시, LSB 데이터를 저장하며, MSB 래치(1134)인 경우는 프로그램 동작 시, MSB 데이터를 저장하며, CSB 래치(1133)인 경우는 프로그램 동작 시, CSB 데이터를 저장한다. 그리고, 타겟 래치는 LSB 래치(1132), CSB 래치(1133), MSB 래치(1134)를 포함한다.
예를 들면, 제 1 데이터는 LSB 데이터로 LSB 래치(1132)에 대응되고, 제 2 데이터는 CSB 데이터로 CSB 래치(1133)에 대응되며, 제 3 데이터는 MSB 데이터로 MSB 래치(1134)에 대응된다.
도 3 및 도 4를 참조하면, 타겟 래치 메니져(1165)는 프로스램 동작 시에 데이터 인풋 아웃풋 회로(1140)로 제공되는 오리지널 데이터를 각 대이터에 대응되는 타겟 래치에 전송하는 것을 결정한다. 따라서, 타겟 래치 메니져(1154)는 타겟 래치를 초기화 하는 것과 타겟 래치에 데이터를 전송하는 것을 제어할 수 있다.
타겟 래치 메니져(1165)는 제 1 데이터가 데이터 인풋 아웃풋 회로(1140)에 입력되는 동안, 데이터의 사이즈 또는 데이터 입력 시간 등을 고려해서 입력데이터에 대응되는 타겟 래치인 LSB 래치(1132)를 초기화 할 수 있다. 또한, 타겟 래치 메니져(1165)는 제 1 데이터가 데이터 인풋 아웃풋 회로(1140)에 입력되는 동안 제 1 데이터를 초기화 된 LSB 래치(1132)에 전송 할 수 있다. 또는 타겟 래치 메니져(1165)는 데이터 인풋 아웃풋 회로(1140)에 모든 제 1 데이터가 입력된 후에, 제 1 데이터를 LSB 래치(1132)로 전송 할 수 있다.
예를 들면, 타겟 래치 메니져(1165)는 제 1 데이터가 총 16K 바이트 인경우, 데이터를 제공받는 동안 타겟 래치값을 초기화 할 수 있다. 그리고, 타겟 래치 메니져(1165)는 초기화 된 래치에 제 1 데이터를 전송하는 시점을 결정 할 수 있다.
타겟 래치 메니져(1165)는 프로그램 명령어에 반응하여, 캐시 래치(1135)를 초기화 할 수 있다. 따라서, 타겟 래치 메니져(1165)는 캐시 래치(1135)를 타겟 래치 값이 초기화 되기 전에, 초기화할 수 있다.
도 5은 프로그램 동작 시에 타겟 래치 커맨드가 수행하는 동작의 타이밍도의 일 실시 예를 예시적으로 보여주고 있다.
도 5를 참조하면, 데이터 스트로브는 8개의 핀을 포함하고 있다.
우선, 프로그램 동작 시에 프로그램 명령어(80h)가 비휘발성 메모리 장치(1100)에 제공되고, 순차적으로 타겟 래치 커맨드(TLC)가 비휘발성 메모리 장치(1100)에 제공된다. 그리고 컬럼 어드레스(C1, C2) 및 로우 어드레스(R1, R2, R3)가 비휘발성 메모리 장치에 제공된다. 그리고 마지막으로 프로그램 데이터(W-data)가 비휘발성 메모리 장치에 제공된다.
타겟 래치 커맨드(TLC)는 프로그램 데이터(W-data) 보다 앞서 제공될 수 있다. 따라서, 타겟 래치 커맨드(TLC)는 프로그램 명령어(80h)와 프로그램 데이터(W-data) 사이에 제공될 수 있다. 데이터로의 어드레스 로딩 시간(address to data loading time; tADL)은 로우 어드레스 입력에서 데이터 입력 시까지의 시간을 의미한다. 또한, 타겟 래치 커맨드(TLC)는 프로그램 명령어(80h)와 별도의 명령어가 아닌, 프로그램 명령어(80h)에 포함 될 수 있다. 즉, 타겟 래치 커맨드(TLC)와 프로그램 명령어(80h)는 하나의 명령어로 합쳐 질 수 있다. 또는, 타겟 래치 메니져(1165)는 프로그램 명령어(80h)에 반응하여, 모든 프로그램 단위 데이터가 입력되기 전에, 데이터에 대응되는 타겟 래치를 초기화 할 수 있다. 또한, 타겟 래치 메니져(1165)는 별도의 명령어 없이, 입력 데이터에 대응되는 컬럼 어드레스(C1, C2) 및 로우 어드레스(R1, R2, R3)를 참조하여, 모든 인풋 데이터를 제공 받기 전에, 상기 타겟 래치 값을 초기화 할 수 있다. 예를 들면, 타겟 래치 메니져(1165)는 컬럼 어드레스(C1, C2) 및 로우 어드레스(R1, R2, R3)를 조합함으로써, 입력 데이터의 종류를 판단하고, 입력 데이터에 대응되는 타겟 래치를 입력 데이터가 모두 제공되기 전에, 초기화 할 수 있다.
도 3 내지 도 5를 참조하면, 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(1200)으로부터 프로그램 명령어(80h), 타갯 래치 커맨드(TLC), 제 1 페이지에 대응되는 컬럼 어드레스(C1, C2) 및 로우 어드레스(R1, R2, R3)를 순차적으로 제공 받는다. 다만, 명령어들 및 어드레스의 순서는 도 5의 실시 예에 한정된 것은 아니다. 제 1 페이지는 LSB 페이지가 되며, 비휘발성 메모리 장치(1100)로 로우 어드레스(R1, R2, R3)가 제공되면, 제 1 데이터인 LSB 데이터가 데이터 인풋 아웃풋 회로(1140)로 제공된다. 캐시 래치(1135)는 프로그램 명령어(80h)에 반응하여 초기화 된다. 즉, 캐시 래치(1135)는 LSB 데이터가 제공되기 전에 초기화 된다. 그리고 타겟 래치 메니져(1165)는 인풋 데이터의 사이즈를 고려해서, 하나의 페이지의 LSB 데이터가 모두 입력되기 전에, 타겟 래치인 LSB 래치(1132)를 초기화 한다. 따라서 타겟 래치 메니져(1165)는 제 1 데이터 입력 중에 LSB 래치(1132)를 초기화함으로써, 프로그램 시간을 단축시킬 수 있다. 타겟 래치 메니져(1165)는 모든 제 1 데이터가 입력되고, 제 1 데이터를 LSB 래치(1132)에 전송한다. 따라서 제 2 페이지 프로그램 명령어(80h2)가 제공되는 기간과 제 1 데이터 전송 기간은 겹친다. 제 2 페이지 프로그램을 위해서 비휘발성 메모리 장치(1100)은 제 2 페이지 프로그램 명령어를 제공 받는다. 그리고 비휘발성 메모리 장치(1100)는 타겟 래치 명령어(TLC) 및 제 2 페이지에 대응되는 컬럼 어드레스(C1, C2) 및 로우 어드레스(R1, R2, R3)를 순차적으로 제공 받는다. 다만, 명령어들 및 어드레스의 순서는 도 5의 실시 예에 한정된 것은 아니다. 캐시 래치(1135)는 프로그램 명령어(80h2) 또는 타겟 래치 커맨드(TLC)에 반응하여, 초기화 된다, 따라서, 캐시 래치(1135)는 제 2 데이터 어드레스들이 제공되는 구간 및 제 1 데이터 전송 구간에서 초기화 될 수 있다. 그리고, 상기 기술한 것과 유사하게, 어드레스가 제공된 후에 CSB 래치(1133)는 초기화 된다.
도 6은 프로그램 동작 시에 타겟 래치 커맨드가 수행하는 동작의 타이밍도의 또 다른 실시 예를 예시적으로 보여주고 있다.
도 5 및 도 6을 참조하면, 타겟 래치 커맨드(TLC)는 프로그램 데이터(W-data) 보다 앞서 제공될 수 있다. 도 6에서는 도 5와 겹치지 않는 차이점에 대해서만 설명하도록 한다.
우선, 프로그램 동작 시에 프로그램 명령어(80h)가 비휘발성 메모리 장치(1100)에 제공되고, 순차적으로 타겟 래치 커맨드(TLC)가 비휘발성 메모리 장치(1100)에 제공된다. 그리고 컬럼 어드레스(C1, C2) 및 로우 어드레스(R1, R2, R3)가 비휘발성 메모리 장치에 제공된다. 그리고 마지막으로 프로그램 데이터(W-data)가 비휘발성 메모리 장치에 제공된다.
타겟 래치 커맨드(TLC)는 프로그램 데이터(W-data) 보다 앞서 제공될 수 있다. 따라서, 타겟 래치 커맨드(TLC)는 프로그램 명령어(80h)와 프로그램 데이터(W-data) 사이에 제공될 수 있다. 데이터로의 어드레스 로딩 시간(address to data loading time; tADL)은 로우 어드레스 입력에서 데이터 입력 시까지의 시간을 의미한다. 또한, 타겟 래치 커맨드(TLC)는 프로그램 명령어(80h1)와 별도의 명령어가 아닌, 프로그램 명령어(80h)에 포함 될 수 있다. 즉, 타겟 래치 커맨드(TLC)와 프로그램 명령어(80h)는 하나의 명령어로 합쳐 질 수 있다. 또는, 타겟 래치 메니져(1165)는 프로그램 명령어(80h)에 반응하여, 모든 프로그램 단위 데이터가 입력되기 전에, 데이터에 대응되는 타겟 래치를 초기화 할 수 있다. 또한, 타겟 래치 메니져(1165)는 별도의 명령어 없이, 입력 데이터에 대응되는 컬럼 어드레스(C1, C2) 및 로우 어드레스(R1, R2, R3)를 참조하여, 모든 인풋 데이터를 제공 받기 전에, 상기 타겟 래치 값을 초기화 할 수 있다. 예를 들면, 타겟 래치 메니져(1165)는 컬럼 어드레스(C1, C2) 및 로우 어드레스(R1, R2, R3)를 조합함으로써, 입력 데이터의 종류를 판단하고, 입력 데이터에 대응되는 타겟 래치를 입력 데이터가 모두 제공되기 전에, 초기화 할 수 있다.
도 3 내지 도 6을 참조하면, 비휘발성 메모리 장치(1100) 메모리 컨트롤러(1200)으로부터 프로그램 명령어(80h), 타갯 래치 커맨드(TLC), 제 1 페이지에 대응되는 컬럼 어드레스(C1, C2) 및 로우 어드레스(R1, R2, R3)를 순차적으로 제공 받는다. 다만, 명령어들 및 어드레스의 순서는 도 6의 실시 예에 한정된 것은 아니다. 제 1 페이지는 LSB 페이지가 되며, 비휘발성 메모리 장치(1100)로 로우 어드레스(R1, R2, R3)가 제공되면, 제 1 데이터인 LSB 데이터가 데이터 인풋 아웃풋 회로(1140)로 제공된다. 캐시 래치(1135)는 프로그램 명령어(80h)에 반응하여 초기화 된다. 즉, 캐시 래치(1135)는 LSB 데이터가 제공되기 전에 초기화 된다. 그리고 타겟 래치 메니져(1165)는 인풋 데이터의 사이즈를 고려해서, 하나의 페이지의 LSB 데이터가 모두 입력되기 전에, 타겟 래치인 LSB 래치(1132)를 초기화 한다. 따라서 타겟 래치 메니져(1165)는 제 1 데이터 입력 중에 LSB 래치(1132)를 초기화함으로써, 프로그램 시간을 단축시킬 수 있다. 타겟 래치 메니져(1165)는 모든 제 1 데이터가 입력되기 전에, 제 1 데이터를 LSB 래치(1132)에 전송한다. 따라서 제 1 데이터 전송 기간은 제 1 데이터가 입력되는 기간 및 제 2 페이지 프로그램 명령어(80h2)가 제공되는 기간과 겹친다. 제 2 페이지 프로그램을 위해서 비휘발성 메모리 장치(1100)은 제 2 페이지 프로그램 명령어를 제공 받는다. 그리고 비휘발성 메모리 장치(1100)는 타겟 래치 명령어(TLC) 및 제 2 페이지에 대응되는 컬럼 어드레스(C1, C2) 및 로우 어드레스(R1, R2, R3)를 순차적으로 제공 받는다. 다만, 명령어들 및 어드레스의 순서는 도 5의 실시 예에 한정된 것은 아니다. 캐시 래치(1135)는 프로그램 명령어(80h2) 또는 타겟 래치 커맨드(TLC)에 반응하여, 초기화 된다, 따라서, 캐시 래치(1135)는 제 2 데이터 어드레스들이 제공되는 구간 및 제 1 데이터 전송 구간에서 초기화 될 수 있다. 그리고 상기 기술한 것과 유사하게, 어드레스가 제공된 후에 CSB 래치(1133)는 초기화 된다.
도 7은 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
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도 7을 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
계속해서 도 7을 참조하면, 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 선택된 메모리 셀을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 스트링 선택라인(SSL1)이 선택된다.
도 8는 본 발명의 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 8를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 플래시 메모리 장치로 구현될 수 있는 비휘발성 메모리 장치(16000)와, 비휘발성 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
비휘발성 메모리 장치(16000)는 도 1 에서 도시한 비휘발성 메모리 장치(1100)를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어된다. 비휘발성 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다. 무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 비휘발성 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다. 무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다. 입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 비휘발성 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 9은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 9을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(25000)와, 비휘발성 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함한다.
비휘발성 메모리 장치(16000)는 도 1 및 도 3에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어된다. 프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 비휘발성 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다. 도 10을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 비휘발성 메모리 장치(34000), 예컨대 플래시 메모리 장치를 포함한다. 전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 실시 예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다. 메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다. 메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000)와 접속된다. 실시 예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 비휘발성 메모리 장치(34000)로 전송한다. 또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 비휘발성 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송한다. 비휘발성 메모리 장치(16000)는 도 1에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
도 10의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 비휘발성 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 11는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 11를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(45000), 비휘발성 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함한다.
비휘발성 메모리 장치(16000)는 도 1 및 도 3에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 비휘발성 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이된다. 또한, 비휘발성 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이된다.
도 12은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러(61000) 및 비휘발성 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도를 나타낸다.
도 12을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
비휘발성 메모리 장치(16000)는 도 1 및 도 3에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(62000)는 랜덤 데이터를 저장 할 수 있다. 실시 예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 13는 도 12에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다. 도 13를 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72000B ~72000C; C는 자연수)을 포함할 수 있다. 다수개의 메모리 시스템들(72000A, 72000B ~72000C) 각각은 도 1에 도시된 전자 장치 (700)일 수 있다. 다수개의 메모리 시스템들(72000A, 72000B ~72000C)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 PC(personal computer) 또는 SSD로 구현될 수 있다. 프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72000B ~72000C) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다. 또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72000B ~72000C)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1000: 플래시 메모리 시스템
1100: 플래시 메모리 장치
1200: 메모리 컨트롤러
TLC: 타겟 래치 커맨드
1165: 타겟 래치 매니져

Claims (16)

  1. 비휘발성 메모리 장치에 있어서,
    복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 N 비트를 저장하도록 구성되는 비휘발성 메모리 셀 어레이, 단 상기 N은 2 이상인 자연수;
    상기 비휘발성 메모리 셀 어레이와 전기적으로 연결되고, 데이터를 임시 저장하도록 구성된 적어도 N개의 래치들 및 캐시 래치를 포함하는 페이지 버퍼 회로;
    상기 페이지 버퍼 회로와 전기적으로 연결되고, 프로그램될 입력 데이터를 수신하고, 상기 입력 데이터를 상기 페이지 버퍼 회로의 상기 캐시 래치로 제공하도록 구성된 데이터 인풋 및 아웃풋 회로, 단 상기 입력 데이터는 제1 내지 제N 페이지 데이터를 포함하고;
    상기 페이지 버퍼를 제어하도록 구성된 제어 로직을 포함하고,
    상기 페이지 버퍼는 상기 제어 로직의 제어에 따라:
    상기 제어 로직에 의해 수신된, 상기 제1 페이지 데이터에 대응하는 제1 어드레스 정보 및 제1 타겟 래치 커맨드를 기반으로, 상기 N개의 래치들 중 제1 타겟 래치를 초기화하고;
    상기 캐시 래치로 상기 제1 페이지 데이터를 수신하고;
    상기 제어 로직이 상기 제2 페이지 데이터에 대응하는 제2 어드레스 정보 및 제2 타겟 래치 커맨드를 수신하는 동안, 상기 캐시 래치로부터 상기 타겟 래치로 상기 제1 페이지 데이터를 전송하고;
    상기 제어 로직이 상기 제2 어드레스 정보를 모두 수신하기 전에, 상기 제1 페이지 데이터를 상기 제1 타겟 래치로 전송하는 것을 완료하고;
    상기 제어 로직에 의해 수신된, 상기 제2 페이지 데이터에 대응하는 상기 제2 어드레스 정보 및 상기 제2 타겟 래치 커맨드를 기반으로, 상기 N개의 래치들 중 제2 타겟 래치를 초기화하고;
    상기 제어 로직이 상기 제2 어드레스 정보를 모두 수신한 이후에, 상기 캐시 래치로 상기 제2 페이지 데이터를 수신하고;
    상기 제1 페이지 데이터를 상기 제1 타겟 래치로부터 상기 비휘발성 메모리 셀 어레이로 프로그램하도록 구성된 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 캐시 래치가 상기 제1 페이지 데이터를 모두 수신하기 전에, 상기 제1 타겟 래치 커맨드에 응답하여 상기 제1 타겟 래치를 초기화하도록 구성된 타겟 래치 매니져를 더 포함하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 타겟 래치 매니져는 상기 캐시 래치가 상기 제1 페이지 데이터를 수신한 이후에, 상기 제1 페이지 데이터를 상기 제1 타겟 래치로 전송하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 캐시 래치가 상기 제1 페이지 데이터를 모두 수신하기 전에, 상기 제1 페이지 데이터에 대응하는 컬럼 어드레스 및 로우 어드레스를 참조하여, 상기 제1 타겟 래치를 초기화하도록 구성된 타겟 래치 매니져를 더 포함하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 캐시 래치는 상기 제1 타겟 래치가 초기화되기 전에, 프로그램 커맨드에 응답하여 초기화되도록 더 구성된 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 페이지 데이터는 LSB(least significant bit) 데이터이고, 상기 제1 타겟 래치는 LSB(least significant bit) 래치인 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 페이지 데이터는 CSB(center significant bit) 데이터이고, 상기 제1 타겟 래치는 CSB(center significant bit) 래치인 비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제1 페이지 데이터는 MSB(Most significant bit) 데이터이고, 상기 제1 타겟 래치는 MSB(most significant bit) 래치인 비휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제1 내지 제N 페이지 데이터 각각은 16KB의 크기를 갖는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 제1 페이지 데이터의 15.8KB가 수신된 경우, 상기 제1 타겟 래치를 초기화하는 비휘발성 메모리 장치.


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