KR102020818B1 - 3차원 불휘발성 메모리 및 3차원 불휘발성 메모리를 포함하는 메모리 시스템 및의 프로그램 방법 - Google Patents

3차원 불휘발성 메모리 및 3차원 불휘발성 메모리를 포함하는 메모리 시스템 및의 프로그램 방법 Download PDF

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Abstract

본 발명은 3차원 불휘발성 메모리 및 랜덤 액세스 메모리를 포함하는 메모리 시스템의 프로그램 방법에 관한 것이다. 본 발명의 프로그램 방법은, 외부로부터 데이터를 수신하는 단계, 그리고 수신된 데이터를 3차원 불휘발성 메모리의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램하는 단계로 구성된다. 외부로부터 수신되는 데이터가 전체 데이터에 대응할 때, 수신된 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 3차원 불휘발성 메모리에 직접 프로그램된다. 외부로부터 수신되는 데이터가 전체 데이터보다 적을 때, 외부로부터 수신된 데이터는 선택적으로 랜덤 액세스 메모리에 저장된다.

Description

3차원 불휘발성 메모리 및 3차원 불휘발성 메모리를 포함하는 메모리 시스템 및의 프로그램 방법{MEMORY SYSTEM INCLUDING THREE DIMENSIONAL NONVOLATILE MEMORY DEVICE AND RANDOM ACCESS MEMORY AND PROGRAMMING METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 3차원 불휘발성 메모리 및 3차원 불휘발성 메모리를 포함하는 메모리 시스템 및의 프로그램 방법에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
근래에, 향상된 집적도를 획득하기 위하여, 메모리 셀들이 기판 위에 적층된 구조를 갖는 3차원 메모리가 연구되고 있다. 3차원 메모리는 집적도 및 단가 측면에서 기존의 평면형 메모리보다 장점을 가지나, 신뢰성 측면에서 해결되어야할 과제들이 남아 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 3차원 불휘발성 메모리 및 랜덤 액세스 메모리를 포함하는 메모리 시스템 및 그것의 프로그램 방법을 제공하는 데에 있다.
기판상의 행 방향과 열 방향 그리고 상기 기판과 수직한 높이 방향으로 배열되는 복수의 메모리 셀들을 포함하는 3차원 불휘발성 메모리 및 랜덤 액세스 메모리를 포함하는 본 발명의 실시 예에 따른 메모리 시스템의 프로그램 방법은, 외부로부터 데이터를 수신하는 단계; 그리고 상기 수신된 데이터를 상기 3차원 불휘발성 메모리의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램하는 단계를 포함하고, 상기 외부로부터 수신되는 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터(이하에서, 전체 데이터)에 대응할 때, 상기 수신된 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리에 직접 프로그램되고, 상기 외부로부터 수신되는 데이터가 상기 전체 데이터보다 적을 때, 상기 외부로부터 수신된 데이터는 선택적으로 상기 랜덤 액세스 메모리에 저장된다.
실시 예로서, 상기 전체 데이터는 상기 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 최하위 비트 페이지 데이터, 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터를 포함한다.
실시 예로서, 상기 프로그램하는 단계는, 상기 하나의 행 방향을 따라 배열된 메모리 셀들을 가리키는 하나의 어드레스 및 프로그램 커맨드를 상기 3차원 불휘발성 메모리에 전송하는 단계; 상기 전체 데이터를 순차적으로 상기 3차원 불휘발성 메모리에 전송하는 단계; 그리고 프로그램의 시작을 지시하는 컨펌 커맨드를 상기 3차원 불휘발성 메모리에 전송하는 단계를 포함한다.
실시 예로서, 상기 전체 데이터의 하나의 페이지의 데이터가 전송될 때마다, 덤프 커맨드를 상기 3차원 불휘발성 메모리로 전송하는 단계를 더 포함하고, 상기 3차원 불휘발성 메모리는 상기 전송된 하나의 페이지의 데이터를 캐시 래치에 저장하고, 상기 덤프 커맨드에 응답하여 상기 캐시 래치에 저장된 상기 하나의 페이지의 데이터를 상기 전체 데이터의 복수의 단일 페이지 데이터에 각각 대응하는 데이터 래치들 중 하나로 덤프한다.
실시 예로서, 상기 덤프 커맨드는 상기 전송된 하나의 페이지 데이터가 덤프될 데이터 래치를 식별하는 정보와 함께 전송된다.
실시 예로서, 상기 덤프 커맨드는 상기 전송된 하나의 페이지 데이터가 덤프될 데이터 래치를 식별하는 어드레스와 함께 전송된다.
실시 예로서, 상기 프로그램 시에, 상기 하나의 행 방향을 따라 배열된 메모리 셀들은 하나의 어드레스에 의해 식별되고, 읽기 시에, 상기 하나의 행 방향을 따라 배열된 메모리 셀들은 둘 이상의 서로 다른 어드레스들에 의해 식별된다.
실시 예로서, 상기 랜덤 액세스 메모리에 축적된 데이터 및 상기 외부로부터 수신된 데이터가 상기 전체 데이터에 대응할 때, 상기 랜덤 액세스 메모리에 축적된 데이터가 상기 3차원 불휘발성 메모리로 전송되고 상기 외부로부터 수신된 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리로 전송되어 프로그램된다.
실시 예로서, 상기 랜덤 액세스 메모리에 상기 전체 데이터의 최하위 비트 페이지 데이터 및 중간 비트 페이지 데이터가 축적되고 상기 외부로부터 상기 전체 데이터의 최상위 비트 페이지 데이터가 수신될 때, 상기 랜덤 액세스 메모리에 축적된 상기 최하위 비트 페이지 데이터 및 중간 비트 페이지 데이터가 상기 3차원 불휘발성 메모리로 전송되고 상기 외부로부터 수신된 최상위 비트 페이지 데이터가 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리로 전송되어 프로그램된다.
기판상의 행 방향과 열 방향 그리고 상기 기판과 수직한 높이 방향으로 배열되는 복수의 메모리 셀들을 포함하는 3차원 불휘발성 메모리 및 랜덤 액세스 메모리를 포함하는 본 발명의 다른 실시 예에 따른 메모리 시스템의 프로그램 방법은, 외부로부터 데이터를 수신하는 단계; 그리고 상기 수신된 데이터를 상기 3차원 불휘발성 메모리의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램하는 단계를 포함하고, 상기 외부로부터 수신되는 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터(이하에서, 전체 데이터)에 대응할 때, 상기 수신된 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리에 직접 프로그램되고, 상기 외부로부터 수신되는 데이터가 상기 전체 데이터의 복수의 페이지 데이터 중 특정한 페이지 데이터에 대응할 때, 상기 수신된 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리에 직접 프로그램된다.
실시 예로서, 상기 특정한 페이지 데이터는 상기 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터를 포함한다.
실시 예로서, 상기 특정한 페이지 데이터는 상기 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 최하위 비트 페이지 데이터이다.
실시 예로서, 상기 외부로부터 수신되는 데이터가 상기 전체 데이터 중 중간 비트 데이터일 때, 상기 외부로부터 수신되는 데이터는 상기 랜덤 액세스 메모리에 저장되고, 상기 전체 데이터의 중간 비트 페이지 데이터가 상기 랜덤 액세스 메모리에 축적되어 있고 상기 외부로부터 상기 전체 데이터의 최상위 비트 페이지 데이터가 수신될 때, 상기 중간 비트 페이지 데이터는 상기 랜덤 액세스 메모리로부터 상기 3차원 불휘발성 메모리로 전송되고, 상기 최상위 비트 페이지 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리에 전송되어 프로그램된다.
실시 예로서, 상기 프로그램하는 단계는, 상기 하나의 행 방향을 따라 배열된 메모리 셀들의 중간 비트 페이지 및 최상위 비트 페이지를 가리키는 하나의 어드레스 및 프로그램 커맨드를 상기 3차원 불휘발성 메모리에 전송하는 단계; 상기 전체 데이터의 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터를 순차적으로 상기 3차원 불휘발성 메모리에 전송하는 단계; 그리고 프로그램의 시작을 지시하는 컨펌 커맨드를 상기 3차원 불휘발성 메모리에 전송하는 단계를 포함한다.
실시 예로서, 상기 프로그램하는 단계는, 프로그램 커맨드를 전송하는 단계; 상기 하나의 행 방향을 따라 배열된 메모리 셀들의 중간 비트 페이지를 가리키는 제 1 어드레스를 상기 3차원 불휘발성 메모리에 전송하는 단계; 상기 전체 데이터의 중간 비트 페이지 데이터를 상기 3차원 불휘발성 메모리에 전송하는 단계; 상기 하나의 행 방향을 따라 배열된 메모리 셀들의 최상위 비트 페이지를 가리키는 제 2 어드레스를 상기 3차원 불휘발성 메모리에 전송하는 단계; 상기 전체 데이터의 최상위 비트 페이지 데이터를 상기 3차원 불휘발성 메모리에 전송하는 단계; 그리고 프로그램의 시작을 지시하는 컨펌 커맨드를 상기 3차원 불휘발성 메모리에 전송하는 단계를 포함한다.
실시 예로서, 상기 하나의 행 방향을 따라 배열된 메모리 셀들의 최하위 비트 페이지는 제 1 어드레스로 식별되고, 중간 비트 페이지 및 최상위 비트 페이지는 상기 제 1 어드레스와 다른 제 2 어드레스로 식별된다.
본 발명의 실시 예에 따른 3차원 불휘발성 메모리는, 기판상의 행 방향과 열 방향 그리고 상기 기판과 수직한 높이 방향으로 배열되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 비트 라인들을 통해 상기 복수의 메모리 셀들과 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부; 워드 라인들을 통해 상기 복수의 메모리 셀들과 연결되는 어드레스 디코더; 그리고 상기 페이지 버퍼부 및 어드레스 디코더를 제어하도록 구성되는 제어 로직을 포함하고, 상기 페이지 버퍼들 각각은 제 1 데이터 래치, 제 2 데이터 래치 및 캐시 래치를 포함하고, 프로그램 시에, 하나의 워드 라인에 대응하는 어드레스가 수신된 후에, 페이지 버퍼들은 하나의 메모리 셀에 프로그램되는 제 1 비트를 포함하는 제 1 데이터와 상기 하나의 메모리 셀에 프로그램되는 제 2 비트를 포함하는 제 2 데이터를 순차적으로 수신하여 캐시 래치들에 저장하도록 구성되고, 상기 제어 로직은 상기 제 1 데이터가 수신된 후에 상기 페이지 버퍼들에 제 1 덤프 신호를 전송하고, 상기 제 2 데이터가 수신된 후에 상기 페이지 버퍼들에 제 2 덤프 신호를 전송하도록 구성되고, 상기 페이지 버퍼들은 상기 제 1 덤프 신호에 응답하여 상기 캐시 래치들에 저장된 상기 제 1 데이터를 제 1 데이터 래치들에 로딩하고, 상기 제 2 덤프 신호에 응답하여 상기 캐시 래치들에 저장된 상기 제 2 데이터를 제 2 데이터 래치들에 로딩하도록 구성되고, 상기 제 1 및 제 2 데이터 래치들에 로딩된 데이터에 기반하여, 상기 제 1 및 제 2 데이터가 상기 하나의 워드 라인에 연결된 메모리 셀들에 동시에 프로그램된다.
실시 예로서, 상기 제 1 데이터 래치들은 상기 메모리 셀들에 프로그램되는 최하위 비트들을 저장하고, 상기 제 2 데이터 래치들은 상기 메모리 셀들에 프로그램되는 최상위 비트들을 저장하도록 구성된다.
실시 예로서, 상기 페이지 버퍼들 각각은, 상기 메모리 셀들에 프로그램되는 중간 비트를 저장하도록 구성되는 제 3 데이터 래치를 더 포함한다.
본 발명의 실시 예들에 따르면, 메모리 셀들에 데이터가 프로그램될 때 발생하는 프로그램 횟수(NOP, Number of Program)가 감소된다. 따라서, 프로그램 시에 같은 층에 있는 연결된 워드 라인들에 가해지는 프로그램 교란이 크게 감소되고, 이에 따른 프로그램 중 검증 시에 발생하는 읽기 교란 횟수도 감소하여, 내구도가 향상되며, 향상된 신뢰성을 갖는 3차원 불휘발성 메모리 및 3차원 불휘발성 메모리를 포함하는 메모리 시스템 및의 프로그램 방법이 제공된다.
도 1은 본 발명의 제 1 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 프로그램 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 3차원 불휘발성 메모리를 보여주는 블록도이다.
도 4는 도 3의 메모리 셀 어레이 메모리 블록들 중 하나의 메모리 블록의 실시 예를 보여주는 회로도이다.
도 5는 도 4의 회로도에 대응하는 메모리 블록의 구조를 보여주는 사시도이다.
도 6은 도 4의 워드 라인에 연결된 메모리 셀들의 페이지 구조를 보여준다.
도 7은 도 2의 프로그램 방법의 제 1 예를 보여주는 순서도이다.
도 8은 도 1의 메모리 시스템에서 도 7의 프로그램 방법에 따라 프로그램이 수행되는 과정의 예를 보여준다.
도 9는 3차원 불휘발성 메모리의 프로그램 시에 인가되는 전압들의 예를 보여준다.
도 10은 도 9의 전압들에 의해 프로그램되는 메모리 셀들의 문턱 전압 변화를 보여준다.
도 11은 도 1의 랜덤 액세스 메모리를 이용한 버퍼 프로그램의 제 1 예를 보여주는 순서도이다.
도 12는 도 1의 메모리 시스템에서 도 11의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 1 예를 보여준다.
도 13은 도 1의 메모리 시스템에서 도 11의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 2 예를 보여준다.
도 14는 도 1의 랜덤 액세스 메모리를 이용한 버퍼 프로그램의 제 2 예를 보여주는 순서도이다.
도 15는 도 1의 메모리 시스템에서 도 14의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 1 예를 보여준다.
도 16은 도 1의 메모리 시스템에서 도 14의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 2 예를 보여준다.
도 17은 도 1의 랜덤 액세스 메모리를 이용한 버퍼 프로그램의 제 3 예를 보여주는 순서도이다.
도 18은 도 1의 메모리 시스템에서 도 17의 프로그램 방법에 따른 프로그램이 수행되는 과정의 예를 보여준다.
도 19는 도 1의 랜덤 액세스 메모리를 이용한 버퍼 프로그램의 제 4 예를 보여주는 순서도이다.
도 20은 도 1의 메모리 시스템에서 도 19의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 1 예를 보여준다.
도 21은 도 1의 메모리 시스템에서 도 19의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 2 예를 보여준다.
도 22는 도 3의 페이지 버퍼 유닛들 중 하나를 보여주는 블록도이다.
도 23은 프로그램 시에 컨트롤러로부터 3차원 불휘발성 메모리로 전송되는 신호의 제 1 예를 보여주는 타이밍도이다.
도 24는 도 23의 프로그램 시퀀스에 대응하는 3차원 불휘발성 메모리의 프로그램 어드레스 체계를 보여주는 테이블이다.
도 25는 프로그램 시에 컨트롤러로부터 3차원 불휘발성 메모리로 전송되는 신호의 제 2 예를 보여주는 타이밍도이다.
도 26은 도 25의 프로그램 시퀀스에 대응하는 3차원 불휘발성 메모리의 프로그램 어드레스 체계를 보여주는 테이블이다.
도 27은 프로그램 시에 컨트롤러로부터 3차원 불휘발성 메모리로 전송되는 신호의 제 3 예를 보여주는 타이밍도이다.
도 28은 도 27의 프로그램 시퀀스에 대응하는 3차원 불휘발성 메모리의 프로그램 어드레스 체계를 보여주는 테이블이다.
도 29는 프로그램 시에 컨트롤러로부터 3차원 불휘발성 메모리로 전송되는 신호의 제 4 예를 보여주는 타이밍도이다.
도 30은 도 29의 프로그램 시퀀스에 대응하는 3차원 불휘발성 메모리의 프로그램 어드레스 체계를 보여주는 테이블이다.
도 31은 프로그램 시에 컨트롤러로부터 3차원 불휘발성 메모리로 전송되는 신호의 제 5 예를 보여주는 타이밍도이다.
도 32는 본 발명의 제 2 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 33은 본 발명의 제 3 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 34는 본 발명의 제 4 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 35는 본 발명의 실시 예에 따른 메모리 카드를 보여준다.
도 36은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여준다.
도 37은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(1000)은 3차원 불휘발성 메모리(1100), 랜덤 액세스 메모리(1200), 그리고 컨트롤러(1300)를 포함한다.
3차원 불휘발성 메모리(1100)는 컨트롤러(1300)로부터 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 컨트롤러(1300)와 데이터(DATA)를 교환하도록 구성된다. 3차원 불휘발성 메모리(1100)는 기판상에서 행 방향과 열 방향으로 배열되고, 기판과 수직한 높이 방향으로 배열되는 복수의 메모리 셀들을 포함할 수 있다. 즉, 3차원 불휘발성 메모리(1100)는 3차원 구조를 가질 수 있다. 3차원 불휘발성 메모리(1100)는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 중 적어도 하나를 포함할 수 있다. 간결한 설명을 위하여, 이하에서 플래시 메모리, 더 상세하게는 3차원 낸드 플래시 메모리의 예를 참조하여 본 발명의 기술적 사상이 설명된다. 그러나, 본 발명의 기술적 사상은 3차원 낸드 플래시 메모리에 한정되지 않는다.
랜덤 액세스 메모리(1200)는 컨트롤러(1300)로부터 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 컨트롤러(1300)와 데이터(DATA)를 교환하도록 구성된다. 랜덤 액세스 메모리(1200)는 DRAM, SRAM, PRAM, MRAM, RRAM, FRAM 중 적어도 하나를 포함할 수 있다.
컨트롤러(1300)는 3차원 불휘발성 메모리(1100) 및 랜덤 액세스 메모리(1200)의 읽기, 프로그램 및 소거 동작을 제어할 수 있다. 컨트롤러(1300)는 외부 장치(EC)와 통신할 수 있다. 예를 들어, 컨트롤러(1300)는 외부 호스트와 통신할 수 있다. 컨트롤러(1300)는 외부 장치(EX)로부터 수신되는 데이터는 3차원 불휘발성 메모리(1100) 또는 랜덤 액세스 메모리(1200)에 프로그램하고, 3차원 불휘발성 메모리(1100) 또는 랜덤 액세스 메모리(1200)로부터 읽어지는 데이터를 외부 장치(EX)로 출력할 수 있다.
도 2는 본 발명의 실시 예에 따른 프로그램 방법을 보여주는 순서도이다. 도 2를 참조하면, S110 단계에서, 멀티 페이지 데이터가 수신된다. 멀티 페이지 데이터는 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 데이터를 포함할 수 있다. 멀티 페이지 데이터는 하나의 메모리 셀에 프로그램되는 둘 이상의 비트를 포함할 수 있다. 예를 들어, 멀티 페이지 데이터는 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 최하위 비트(LSB, Least Significant Bit) 내지 최상위 비트(MSB, Most Significant Bit)를 포함할 수 있다.
S120 단계에서, 하나의 행 방향을 따라 배열된 메모리 셀들에 멀티 페이지 데이터가 프로그램된다. 멀티 페이지 데이터는 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램될 수 있다.
도 3은 본 발명의 실시 예에 따른 3차원 불휘발성 메모리(1100)를 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 3차원 불휘발성 메모리(100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼(1130), 그리고 제어 로직(1140)을 포함한다.
메모리 셀 어레이(1110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 어드레스 디코더(1120)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼(1130)에 연결된다. 메모리 셀 어레이(1110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 기판상에서 행 방향 및 열 방향을 따라 배열되고, 기판과 수직한 높이 방향으로 배열되는 3차원 구조의 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 둘 이상의 비트들을 저장할 수 있다.
어드레스 디코더(1120)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(1110)에 연결된다. 어드레스 디코더(1120)는 제어 로직(1140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(1120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(1120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(1120)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(1120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 페이지 버퍼(1130)에 전달된다. 예시적으로, 어드레스 디코더(1120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함한다.
페이지 버퍼(1130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼(1130)는 제어 로직(1140)의 제어에 응답하여 동작한다. 페이지 버퍼(1130)는 어드레스 디코더(1120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스(DCA)를 이용하여, 페이지 버퍼(1130)는 비트 라인들(BL)을 선택한다.
페이지 버퍼(1130)는 컨트롤러(1300)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(1110)에 기입한다. 페이지 버퍼(1130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 컨트롤러(1300)에 전달한다. 페이지 버퍼(1130)는 메모리 셀 어레이(1110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(1110)의 제 2 저장 영역에 기입한다. 예를 들면, 페이지 버퍼(1130)는 카피-백(copy-back)을 수행하도록 구성된다.
페이지 버퍼(1130)는 복수의 페이지 버퍼 유닛들(PU)을 포함한다. 복수의 페이지 버퍼 유닛들(PU)은 각각 비트 라인들(BL)과 연결된다. 복수의 페이지 버퍼 유닛(PU)은 프로그램 시에 비트 라인들(BL)을 바이어스하고, 읽기 및 프로그램 검증 시에 비트 라인들(BL)의 전압들을 감지할 수 있다.
제어 로직(1140)은 어드레스 디코더(1120)와 페이지 버퍼(1130)에 연결된다. 제어 로직(1140)은 불휘발성 메모리(1100)의 제반 동작을 제어하도록 구성된다. 제어 로직(1140)은 외부로부터 전달되는 제어 신호(CTRL) 및 커맨드(CMD)에 응답하여 동작한다.
도 4는 도 3의 메모리 셀 어레이(1110)의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 실시 예를 보여주는 회로도이다. 도 4를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 메모리 셀들(MC1~MC6)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각에서, 메모리 셀들(MC1~MC6)은 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 연결된다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 접지 선택 트랜지스터들(GST)의 일 단들은 메모리 셀들(MC1)에 연결되고, 타 단들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22)의 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결되고, 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결되고, 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결되고, 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결되고, 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결되고, 그리고 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결될 수 있다.
셀 스트링들(CS11, CS12)의 제어 게이트들은 스트링 선택 라인(SSL1)에 연결되고, 셀 스트링들(CS21, CS22)의 제어 게이트들은 스트링 선택 라인(SSL2)에 연결된다. 셀 스트링들(CS11, CS21)의 스트링 선택 트랜지스터들(SST)의 일 단들은 비트 라인(BL1)에 연결되고, 타 단들은 메모리 셀들(MC6)에 연결된다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SST)의 일 단들은 비트 라인(BL2)에 연결되고, 타 단들은 메모리 셀들(MC6)에 연결된다.
이하에서, 간결한 설명을 위하여, 행, 열 및 높이가 정의된다. 스트링 선택 라인들(SSL1, SSL2)이 신장되는 방향은 행 방향일 수 있다. 셀 스트링들(CS11, CS12)은 행 방향을 따라 배열되어 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 행 방향을 따라 배열되어 제 2 행을 형성할 수 있다.
비트 라인들(BL1, BL2)이 신장되는 방향은 열 방향일 수 있다. 셀 스트링들(CS11, CS21)은 열 방향을 따라 배열되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 열 방향을 따라 배열되어 제 2 열을 형성할 수 있다.
접지 선택 트랜지스터들(GST)로부터 스트링 선택 트랜지스터들(SST)로 향하는 방향은 높이일 수 있다.
메모리 셀들(MC1~MC6)은 행 및 열 방향을 따라 배열되고, 높이 방향을 따라 적층된 3차원 구조를 형성할 수 있다. 동일한 높이의 메모리 셀들(MC)은 하나의 워드 라인(WL)에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들(MC)은 서로 다른 워드 라인들(WL)에 각각 연결될 수 있다. 동일행 행의 스트링 선택 트랜지스터들(SST)은 하나의 스트링 선택 라인(SSL1 또는 SSL2)에 공통으로 연결되고, 서로 다른 행의 스트링 선택 트랜지스터들(SST)은 서로 다른 스트링 선택 라인들(SSL1, SSL2)에 각각 연결될 수 있다. 동일한 열의 스트링 선택 트랜지스터들(SST)은 동일한 비트 라인(BL1 또는 BL2)에 연결되고, 서로 다른 열의 스트링 선택 트랜지스터들(SST)은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결될 수 있다.
메모리 셀들(MC1~MC6) 각각은 둘 이상의 비트들을 저장할 수 있다. 즉, 메모리 셀들(MC1~MC6)은 멀티 레벨 셀들(Multi Level Cells, MLC)일 수 있다.
예시적으로, 도 4에서, 메모리 블록(BLKa)은 네 개의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하는 것으로 도시되어 있다. 그러나, 메모리 블록(BLKa)의 셀 스트링들의 수는 한정되지 않는다. 셀 스트링들은 행 방향 또는 열 방향을 따라 둘 이상 제공될 수 있다. 도 4에서, 각 셀 스트링은 여섯 개의 메모리 셀들(MC1~MC6)을 포함하는 것으로 도시되어 있다. 그러나, 각 셀 스트링의 메모리 셀들의 수는 한정되지 않는다. 각 셀 스트링에서 높이 방향을 따라 둘 이상의 메모리 셀들이 제공될 수 있다.
예시적으로, 도 4에서, 접지 선택 트랜지스터들(GST)은 하나의 접지 선택 라인(GSL)에 공통으로 연결되는 것으로 도시되어 있다. 그러나, 스트링 선택 트랜지스터들(SST)과 마찬가지로, 동일한 행의 접지 선택 트랜지스터들(GST)은 하나의 접지 선택 라인에 공통으로 연결되고, 서로 다른 행의 접지 선택 트랜지스터들(GST)은 서로 다른 접지 선택 라인들에 연결되도록 메모리 블록(BLKa)의 구조가 변경 및 응용될 수 있다.
예시적으로, 도 4에서, 각 셀 스트링에 하나의 스트링 선택 트랜지스터(SST) 및 하나의 접지 선택 트랜지스터(GST)가 제공되는 것으로 도시되어 있다. 그러나, 각 셀 스트링에 둘 이상의 스트링 선택 트랜지스터들 또는 둘 이상의 접지 선택 트랜지스터들이 제공될 수 있다.
예시적으로, 각 셀 스트링의 메모리 셀들(MC1~MC6) 중 적어도 하나는 더미 메모리 셀로 사용될 수 있다.
도 5는 도 4의 회로도에 대응하는 메모리 블록(BLKa)의 구조를 보여주는 사시도이다. 도 4 및 도 5를 참조하면, 기판(111)에 행 방향을 따라 신장되고, 열 방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다. 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인을 구성할 수 있다. 예시적으로, 기판(111)은 P 도전형을 갖는 반도체 물질을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 복수의 절연 물질들(112, 112a)이 높이 방향(기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 높이 방향을 따라 서로 이격될 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a)은 반도체 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
공통 소스 영역들(CSR) 사이에서, 행 방향과 열 방향을 따라 서로 이격되어 배치되며 높이 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL)이 제공된다. 예시적으로, 복수의 필라들(PL)은 절연 물질들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다. 복수의 필라들(PL) 각각은 채널막(114) 및 내부 물질(115)을 포함할 수 있다. 채널막(114)은 P 도전형을 갖는 반도체 물질 또는 진성(intrinsic) 반도체 물질을 포함할 수 있다. 내부 물질(115)은 절연 물질 또는 에어갭(air gap)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 물질들(112, 112a) 및 필라들(PL)의 노출된 표면들에 정보 저장막들(116)이 제공된다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다. 정보 저장막들(116)은 ONO (Oxide-Nitride-Oxide) 또는 ONA (Oxide-Nitride-Aluminium)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서 그리고 절연 물질들(112, 112a) 사이에서, 정보 저장막들(116)의 노출된 표면들에 도전 물질들(CM1~CM8)이 제공된다. 도전 물질들(CM1~CM8) 중 도전 물질(CM8)은 스트링 선택 라인 컷(SSL)에 의해 분리될 수 있다. 스트링 선택 라인 컷(SSL)은 행 방향을 따라 신장되며, 도전 물질(CM8)을 열 방향을 따라 서로 분리할 수 있다. 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다.
절연 물질들(112, 112a) 중 가장 높은 높이에 위치한 절연 물질의 상부면에 제공되는 정보 저장막들(116)은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 필라들(PL)과 대향하는 측면에 제공되는 정보 저장막들(116)은 제거될 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(320)은 필라들(PL)의 채널막들(114)의 상부들로 확장될 수 있다.
드레인들(320) 상에, 열 방향을 따라 신장되고, 행 방향을 따라 서로 이격된 비트 라인들(BL)이 제공된다. 비트 라인들(BL)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL)은 콘택 플러그들을 통해 연결될 수 있다. 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다.
복수의 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다. 복수의 필라들(PL) 각각은 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다.
도전 물질(CM1)은 접지 선택 라인(GSL)로 동작하며, 접지 선택 트랜지스터들(GST)의 제어 게이트들로 동작할 수 있다. 정보 저장막들(116) 및 채널막들(114) 중 도전 물질(CM1)과 인접한 부분들은 접지 선택 트랜지스터들(GST)의 블로킹 절연막, 전하 포획막, 터널링 절연막 및 채널로 동작할 수 있다.
도전 물질(CM2)은 워드 라인(WL1)으로 동작하며, 메모리 셀들(MC1)의 제어 게이트들로 동작할 수 있다. 도전 물질(CM3)은 워드 라인(WL2)으로 동작하며, 메모리 셀들(MC2)의 제어 게이트들로 동작할 수 있다. 도전 물질(CM4)은 워드 라인(WL3)으로 동작하며, 메모리 셀들(MC3)의 제어 게이트들로 동작할 수 있다. 도전 물질(CM5)은 워드 라인(WL4)으로 동작하며, 메모리 셀들(MC4)의 제어 게이트들로 동작할 수 있다. 도전 물질(CM6)은 워드 라인(WL5)으로 동작하며, 메모리 셀들(MC5)의 제어 게이트들로 동작할 수 있다. 도전 물질(CM7)은 워드 라인(WL6)으로 동작하며, 메모리 셀들(MC6)의 제어 게이트들로 동작할 수 있다.
도전 물질(CM8)은 스트링 선택 라인들(SSL1, SSL2)로 동작하며, 스트링 선택 트랜지스터들(SST)의 제어 게이트들로 동작할 수 있다.
메모리 셀들(MC1~MC6)은 기판(111) 위에서 행 방향과 열 방향을 따라 배열되며, 기판(111)과 수직한 높이 방향으로 적층된 3차원 구조를 가질 수 있다.
도 6은 도 4의 워드 라인(WL1)에 연결된 메모리 셀들의 페이지 구조를 보여준다. 예시적으로, 메모리 셀들(MC1~MC6) 각각은 최하위 비트(Least Significant Bit, LSB), 중간 비트(Central Significant Bit, CSB) 및 최상위 비트(Most Significant Bit, MSB)를 저장할 수 있다. 그러나, 메모리 셀들(MC1~MC6) 각각이 저장하는 비트들의 수는 한정되지 않는다. 메모리 셀들(MC1~MC6) 각각은 2비트 또는 4비트 이상을 저장할 수 있다.
도 4 내지 도 6을 참조하면, 워드 라인(WL1)에 연결된 메모리 셀들(MC1) 중 첫 번째 행의 메모리 셀들(MC1)에 저장되는 최하위 비트들(LSB)은 최하위 비트 페이지를 형성하고, 중간 비트들(CSB)은 중간 비트 페이지를 형성하고, 그리고 최상위 비트들(MSB)은 최상위 비트 페이지를 형성한다.
워드 라인(WL1)에 연결된 메모리 셀들(MC1) 중 두 번째 행의 메모리 셀들(MC1)에 저장되는 최하위 비트들(LSB)은 최하위 비트 페이지를 형성하고, 중간 비트들(CSB)은 중간 비트 페이지를 형성하고, 그리고 최상위 비트들(MSB)은 최상위 비트 페이지를 형성한다.
즉, 하나의 행의 메모리 셀들 각각에 저장되는 하나의 비트는 단일 페이지를 형성할 수 있다. 하나의 행의 메모리 셀들은 복수의 단일 페이지들을 포함하는 멀티 페이지를 형성할 수 있다. 멀티 페이지는 하나의 행의 메모리 셀들에 프로그램되는 모든 단일 페이지들을 가리킬 수 있다.
도 7은 도 2의 프로그램 방법의 제 1 예를 보여주는 순서도이다. 도 1, 도 3 및 도 7을 참조하면, S210 단계에서, 프로그램 데이터가 수신된다. 예를 들어, 외부 장치(EX)로부터 컨트롤러(1300)로 프로그램 데이터가 수신될 수 있다.
S220 단계에서, 수신된 프로그램 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터에 대응하는지 판별된다. 예를 들어, 전체 데이터는 메모리 셀들에 프로그램되는 모든 데이터를 포함할 수 있다. 하나의 메모리 셀이 N 비트들을 저장할 때, 전체 데이터는 하나의 메모리 셀에 프로그램되는 N 비트들을 포함할 수 있다. 전체 데이터는 메모리 셀들에 프로그램되는 최하위 비트들, 중간 비트들 및 최상위 비트들을 포함할 수 있다.
컨트롤러(1300)는 외부 장치(EX)로부터 프로그램 데이터와 함께 수신되는 어드레스(예를 들어, 논리 어드레스)를 참조하여, 수신된 프로그램 데이터를 판별할 수 있다. 컨트롤러(1300)는 외부 장치(EX)로부터 프로그램 데이터와 함께 수신되는 어드레스를 물리 어드레스로 변환하고, 변환된 물리 어드레스를 참조하여, 수신된 프로그램 데이터를 판별할 수 있다.
수신된 프로그램 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터에 대응하지 않으면, S230 단계에서 버퍼 프로그램이 수행된다. 버퍼 프로그램은 랜덤 액세스 메모리(1200)를 이용하는 프로그램일 수 있다. 버퍼 프로그램은 도 11 내지 도 21을 참조하여 더 상세하게 설명된다.
수신된 프로그램 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터에 대응하면, S240 단계에서, 수신된 멀티 페이지 데이터가 랜덤 액세스 메모리(1200)를 거치지 않고 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩된다. 컨트롤러(1300)는 수신된 멀티 페이지 데이터를 3차원 불휘발성 메모리(1100)로 전송하고, 3차원 불휘발성 메모리(1100)는 수신된 멀티 페이지 데이터를 페이지 버퍼(1130)에 로딩할 수 있다.
S250 단계에서, 페이지 버퍼(1130)에 로딩된 멀티 페이지 데이터가 3차원 불휘발성 메모리(1100)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램된다. 3차원 불휘발성 메모리(1100)는 페이지 버퍼(1130)에 로딩된 멀티 페이지 데이터를 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램할 수 있다.
도 8은 도 1의 메모리 시스템(1000)에서 도 7의 프로그램 방법에 따라 프로그램이 수행되는 과정의 예를 보여준다. 도 7 및 도 8을 참조하면, 외부 장치(EX)로부터 프로그램 데이터(PD1, PD2, PD3)가 순차적으로 수신된다. 프로그램 데이터(PD1, PD2, PD3)는 멀티 페이지 데이터에 대응할 수 있다. 예를 들어, 최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)가 순차적으로 수신될 수 있다. 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 모든 데이터가 수신될 수 있다.
최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)는 랜덤 액세스 메모리(1200)를 경유하지 않고, 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 직접 로딩될 수 있다. 페이지 버퍼(1130)에 로딩된 최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)는 메모리 셀 어레이(1110)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램된다.
도 9는 3차원 불휘발성 메모리(1100)의 프로그램 시에 인가되는 전압들의 예를 보여준다. 도 9에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 도 4 및 도 9를 참조하면, 워드 라인들(WL1~WL6) 중 선택된 워드 라인에 프로그램 전압(VPGM)이 인가된다. 프로그램 전압(VPGM)이 인가된 후에, 검증 전압들(VFY1~VFY7)이 순차적으로 인가될 수 있다. 검증 전압들(VFY1~VFY7)은 멀티 페이지 데이터를 동시에 프로그램하기 위한 전압들일 수 있다. 검증 전압들(VFY1~VFY7)은 메모리 셀들의 문턱 전압들이 목표 레벨에 도달하였는지를 판별하는 전압들일 수 있다.
검증 전압들(VFY1~VFY7)이 순차적으로 인가된 후에, 프로그램 페일인 메모리 셀들(MC)이 존재하면, 프로그램 전압(VPGM)이 다시 인가될 수 있다. 이때, 프로그램 전압(VPGM)의 레벨은 전압 증분(△V) 만큼 증가될 수 있다. 이후에, 검증 전압들(VFY1~VFY7)이 순차적으로 인가될 수 있다.
메모리 셀들(MC)이 프로그램 패스될 때까지, 프로그램 전압(VPGM)과 검증 전압들(VFY1~VFY7)이 반복적으로 인가될 수 있다. 프로그램 전압(VPGM)이 반복적으로 인가될 때마다, 프로그램 전압(VPGM)의 레벨은 전압 증분(△V) 만큼 증가될 수 있다. 즉, ISPP (Incremental Step Pulse Program)가 수행될 수 있다.
도 10은 도 9의 전압들에 의해 프로그램되는 메모리 셀들의 문턱 전압 변화를 보여준다. 도 10에서, 가로 축은 메모리 셀들(MC)의 문턱 전압들을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 즉, 도 10은 메모리 셀들(MC)의 문턱 전압 산포의 변화를 보여준다.
도 9 및 도 10을 참조하면, 소거 상태(E1)의 메모리 셀들(MC)은 소거 상태(E2) 및 프로그램 상태들(P1~P7)로 각각 프로그램된다.
소거 상태(E2)로 프로그램되는(또는 프로그램되지 않는) 메모리 셀들은 프로그램 금지될 수 있다.
프로그램 상태(P1)로 프로그램되는 메모리 셀들(MC)은 문턱 전압이 검증 전압(VFY1)을 넘어선 후 프로그램 금지될 수 있다. 프로그램 상태(P2)로 프로그램되는 메모리 셀들(MC)은 문턱 전압이 검증 전압(VFY2)을 넘어선 후 프로그램 금지될 수 있다. 프로그램 상태(P3)로 프로그램되는 메모리 셀들(MC)은 문턱 전압이 검증 전압(VFY3)을 넘어선 후 프로그램 금지될 수 있다. 프로그램 상태(P4)로 프로그램되는 메모리 셀들(MC)은 문턱 전압이 검증 전압(VFY4)을 넘어선 후 프로그램 금지될 수 있다. 프로그램 상태(P5)로 프로그램되는 메모리 셀들(MC)은 문턱 전압이 검증 전압(VFY5)을 넘어선 후 프로그램 금지될 수 있다. 프로그램 상태(P6)로 프로그램되는 메모리 셀들(MC)은 문턱 전압이 검증 전압(VFY6)을 넘어선 후 프로그램 금지될 수 있다. 프로그램 상태(P7)로 프로그램되는 메모리 셀들(MC)은 문턱 전압이 검증 전압(VFY7)을 넘어선 후 프로그램 금지될 수 있다.
메모리 셀들의 문턱 전압이 소거 상태(E1)로부터 프로그램 상태들(P1~P7)로 증가할 때, 커플링이 발생할 수 있다. 통상의 낸드 플래시 메모리는 커플링에 의한 주변 메모리 셀들(MC)의 문턱 전압 변화를 방지하기 위하여, 최하위 비트(LSB), 중간 비트(CSB) 및 최상위 비트(MSB)를 단계적으로 프로그램하도록 구성된다. 최하위 비트(LSB), 중간 비트(CSB) 및 최상위 비트(MSB)가 단계적으로 프로그램되면, 한 번의 프로그램 시에 발생하는 문턱 전압의 변화량이 감소하므로, 커플링이 감소하고 주변 메모리 셀들(MC)의 문턱 전압 변화가 감소될 수 있다.
도 4에 도시된 바와 같이, 메모리 블록(BLKa)의 동일한 높이의 메모리 셀들(MC)은 하나의 워드 라인에 공통으로 연결된다. 워드 라인이 공유되므로, 제 1 행의 셀 스트링들(CS11, CS12)에서 프로그램이 수행될 때, 제 2 행의 셀 스트링들(CS21, CS22)도 프로그램 전압(VPGM) 및 패스 전압에 의한 스트레스를 경험한다. 도 4의 구조에서, 최하위 비트(LSB), 중간 비트(CSB) 및 최상위 비트(MSB)가 단계적으로 프로그램되면, 메모리 셀들(MC)이 경험하는 프로그램 횟수(Number of Program, NOP)는 평면형 낸드 플래시 메모리의 메모리 셀들이 경험하는 프로그램 횟수보다 지수적으로 많다.
본 발명의 실시 예들에 따르면, 최하위 비트(LSB), 중간 비트(CSB) 및 최상위 비트(MSB)는 한 번의 프로그램을 통해 동시에 프로그램된다. 따라서, 메모리 셀들(MC)이 경험하는 프로그램 횟수(NOP)가 감소하며, 메모리 시스템(1000)의 신뢰성이 증가한다.
도 5에 도시된 바와 같이, 정보 저장막들(116)은 워드 라인들(WL1~WL6) 및 메모리 셀들(MC1~MC6)의 제어 게이트들로 동작하는 도전 물질들(CM2~CM7)에 둘러쌓여 있다. 도전 물질들(CM2~CM7)은 전자기 실드(Electromagnetic Shield)로 동작한다. 메모리 셀들(MC)의 문턱 전압이 변화해도, 전자기 실드로 동작하는 도전 물질들(CM2~CM7)이 커플링의 영향을 차단한다. 따라서, 도 9에 도시된 바와 같이 메모리 셀들(MC)의 문턱 전압이 급격히 변화해도, 인접 메모리 셀들(MC)의 문턱 전압들은 변화하지 않고 유지된다.
즉, 도 5에 도시된 바와 같이 도전 물질들(CM2~CM7)이 메모리 셀들(MC1~MC6)의 정보 저장막들(116)을 둘러싸는 전자기 실드로 동작함으로써, 도 9에 도시된 바와 같이 최하위 비트(LSB), 중간 비트(CSB) 및 최상위 비트(MSB)가 커플링에 따른 문턱 전압 변화를 유발하지 않으며 동시에 프로그램된다. 도 4 및 도 5에 도시된 메모리 블록(BLKa)의 구조에서 최하위 비트(LSB), 중간 비트(CSB) 및 최상위 비트(MSB)가 동시에 프로그램됨으로써, 메모리 셀들(MC)의 프로그램 횟수(NOP)가 감소된다. 프로그램 데이터를 랜덤 액세스 메모리(1200)에 임시 저장하고, 3차원 불휘발성 메모리(1100)에서 멀티 페이지 단위로 프로그램을 수행함으로써, 향상된 신뢰성을 갖는 메모리 시스템(1000)이 제공된다
도 11은 도 1의 랜덤 액세스 메모리(1200)를 이용한 버퍼 프로그램의 제 1 예를 보여주는 순서도이다. 도 1, 도 3 및 도 11을 참조하면, S310 단계에서, 프로그램 데이터가 수신된다. 수신된 프로그램 데이터는 3차원 불휘발성 메모리(1100)의 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터보다 적을 수 있다. 프로그램 데이터는 외부 장치(EX)로부터 컨트롤러(1300)에 수신될 수 있다.
S320 단계에서, 수신된 프로그램 데이터가 랜덤 액세스 메모리(1200)에 저장된다. 컨트롤러(1300)는 수신된 프로그램 데이터를 랜덤 액세스 메모리(1200)에 저장할 수 있다.
S330 단계에서, 랜덤 액세스 메모리(1200)에 축적된 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터에 대응하는지 판별된다. 예를 들어, 하나의 메모리 셀이 N 비트들을 저장할 때, 하나의 행 방향을 따라 배열된 메모리 셀들 각각에 프로그램될 N 비트들이 축적되는지 판별될 수 있다. 컨트롤러(1300)는 랜덤 액세스 메모리(1200)에 복수회 저장되어 축적된 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터에 대응하는지 판별할 수 있다.
랜덤 액세스 메모리(1200)에 축적된 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터에 대응하면, S340 단계에서, 랜덤 액세스 메모리(1200)에 축적된 멀티 페이지 데이터가 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩된다. 이후에, S350 단계에서, 페이지 버퍼(1130)에 로딩된 멀티 페이지 데이터가 메모리 셀 어레이(1110)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램된다.
예시적으로, 랜덤 액세스 메모리(1100)에 축적된 멀티 페이지 데이터가 3차원 불휘발성 메모리(1100)에 프로그램된 후, 해당 데이터는 랜덤 액세스 메모리(1100)로부터 삭제될 수 있다.
도 12는 도 1의 메모리 시스템(1000)에서 도 11의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 1 예를 보여준다. 도 11 및 도 12를 참조하면, 외부 장치(EX)로부터 프로그램 데이터(PD1, PD2, PD3)가 수신되면, 컨트롤러(1300)는 수신된 프로그램 데이터(PD1, PD2, PD3)를 랜덤 액세스 메모리(1200)에 저장한다. 예시적으로, 프로그램 데이터(PD1, PD2, PD3) 각각은 멀티 페이지 데이터보다 적은 데이터일 수 있다. 프로그램 데이터(PD1, PD2, PD3)는 3차원 불휘발성 메모리(1100)의 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 최하위 비트 페이지 데이터, 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터에 각각 대응할 수 있다. 최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)는 외부 장치(EX)로부터 함께(또는 동시에) 수신되지 않고, 개별적으로 수신될 수 있다.
컨트롤러(1300)는 개별적으로 수신되는 최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)를 각각 랜덤 액세스 메모리(1200)에 저장할 수 있다. 랜덤 액세스 메모리(1200)에 축적된 데이터가 멀티 페이지 데이터에 대응할 때까지, 컨트롤러(1300)는 외부 장치(EX)로부터 수신되는 데이터를 랜덤 액세스 메모리(1200)에 저장할 수 있다.
최상위 비트 페이지 데이터(PD3)가 랜덤 액세스 메모리(1200)에 저장되면, 랜덤 액세스 메모리(1200)에 축적된 데이터(PD1, PD2, PD3)는 멀티 페이지 데이터에 대응한다. 랜덤 액세스 메모리(1200)에 축적된 데이터(PD1, PD2, PD3)가 멀티 페이지 데이터에 대응하면, 컨트롤러(1200)는 랜덤 액세스 메모리(1200)에 축적된 데이터(PD1, PD2, PD3)를 3차원 불휘발성 메모리(1100)로 전송한다.
3차원 불휘발성 메모리(1100)는 수신된 데이터(PD1, PD2, PD3)를 페이지 버퍼(1130)에 로딩한다. 이후에, 3차원 불휘발성 메모리(1100)는 페이지 버퍼(1130)에 로딩된 데이터(PD1, PD2, PD3)를 메모리 셀 어레이(1110)의 하나의 행의 메모리 셀들에 동시에 프로그램한다.
도 12에서, 외부 장치(EX)로부터 수신되는 데이터는 각각 단일 페이지 데이터인 것으로 설명되었다. 그러나, 외부 장치(EX)로부터 수신되는 데이터는 단일 페이지 데이터로 한정되지 않는다. 컨트롤러(1300)는 외부 장치(EX)로부터 수신되는 데이터의 사이즈에 관계없이, 랜덤 액세스 메모리(1200)에 저장된 데이터가 멀티 페이지 데이터에 대응하면, 랜덤 액세스 메모리(1200)에 축적된 데이터를 3차원 불휘발성 메모리(1100)에 프로그램할 수 있다.
도 13은 도 1의 메모리 시스템(1000)에서 도 11의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 2 예를 보여준다. 도 11 및 도 13을 참조하면, 랜덤 액세스 메모리(1200)에 최하위 비트 페이지 데이터(PD1)가 저장된다. 랜덤 액세스 메모리(1200)에 중간 비트 페이지 데이터(PD2)가 저장되는 동안, 랜덤 액세스 메모리(1200)에 저장된 최하위 비트 페이지 데이터(PD1)가 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩될 수 있다. 랜덤 액세스 메모리(1200)에 최상위 비트 페이지 데이터(PD3)가 저장되는 동안, 랜덤 액세스 메모리(1200)에 저장된 중간 비트 페이지 데이터(PD2)가 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩될 수 있다. 랜덤 액세스 메모리(1200)에 저장된 최상위 비트 페이지 데이터(PD3)가 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩될 수 있다. 이후에, 페이지 버퍼(1130)에 로딩된 최하위 비트 내지 최상위 비트 페이지 데이터(PD1, PD2, PD3)가 3차원 불휘발성 메모리(1100)의 메모리 셀 어레이(1110)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램될 수 있다.
페이지 데이터가 랜덤 액세스 메모리(1200)에 저장되는 동안, 랜덤 액세스 메모리(1200)에 저장된 페이지 데이터가 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩될 수 있다. 이 실시 예에 따르면, 페이지 데이터(PD1, PD2, PD3)가 랜덤 액세스 메모리(1200)에 저장되는 시간과, 랜덤 액세스 메모리(1200)로부터 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩되는 시간이 겹쳐질 수 있다. 즉, 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩되는 시간이 감소될 수 있다.
도 14는 도 1의 랜덤 액세스 메모리(1200)를 이용한 버퍼 프로그램의 제 2 예를 보여주는 순서도이다. 도 1, 도 3 및 도 14를 참조하면, S410 단계에서, 프로그램 데이터가 수신된다. 수신된 프로그램 데이터는 3차원 불휘발성 메모리(1100)의 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터보다 적을 수 있다. 프로그램 데이터는 외부 장치(EX)로부터 컨트롤러(1300)에 수신될 수 있다.
S420 단계에서, 수신된 프로그램 데이터와 랜덤 액세스 메모리(1200)에 축적된 데이터가 멀티 페이지 데이터에 대응하는지 판별된다. 예를 들어, 예를 들어, 하나의 메모리 셀이 N 비트들을 저장할 때, 하나의 행 방향을 따라 배열된 메모리 셀들 각각에 프로그램될 N-1 비트들이 랜덤 액세스 메모리(1200)에 축적되고, N 번째 비트가 수신되는지 판별될 수 있다. 컨트롤러(1300)는 랜덤 액세스 메모리(1200)에 축적된 데이터와 외부 장치(EX)로부터 수신된 프로그램 데이터를 포함하는 전체 데이터가 3차원 불휘발성 메모리(1100)의 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터에 대응하는지 판별할 수 있다.
수신된 프로그램 데이터와 랜덤 액세스 메모리(1200)에 축적된 데이터가 멀티 페이지 데이터에 대응하지 않으면, S430 단계에서, 수신된 프로그램 데이터는 랜덤 액세스 메모리(1200)에 저장된다. 컨트롤러(1300)는 수신된 프로그램 데이터를 랜덤 액세스 메모리(1200)에 저장할 수 있다.
수신된 프로그램 데이터와 랜덤 액세스 메모리(1200)에 축적된 데이터가 멀티 페이지 데이터에 대응하면, S440 단계에서, 랜덤 액세스 메모리(1200)에 축적된 데이터가 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩된다. S450 단계에서, 수신된 프로그램 데이터가 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩된다. 컨트롤러(1300)는 랜덤 액세스 메모리(1200)에 축적된 데이터 및 수신된 프로그램 데이터를 3차원 불휘발성 메모리(1100)로 전송할 수 있다. 3차원 불휘발성 메모리(1100)는 수신된 멀티 데이터를 페이지 버퍼(1130)에 로딩할 수 있다.
S460 단계에서, 페이지 버퍼(1130)에 로딩된 멀티 페이지 데이터가 3차원 불휘발성 메모리(1100)의 메모리 셀 어레이(1110)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램된다.
도 15는 도 1의 메모리 시스템(1000)에서 도 14의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 1 예를 보여준다. 도 14 및 도 15를 참조하면, 최하위 비트 페이지 데이터(PD1) 및 중간 비트 페이지 데이터(PD2)는 외부 장치(EX)로부터 함께 또는 개별적으로 컨트롤러(1300)에 수신될 수 있다. 중간 비트 페이지 데이터(PD2)와 최상위 비트 페이지 데이터(PD3)는 외부 장치(EX)로부터 개별적으로 컨트롤러(1300)에 수신될 수 있다.
최하위 비트 페이지 데이터(PD1)가 수신될 때, 수신된 데이터와 랜덤 액세스 메모리(1200)에 축적된 데이터는 멀티 페이지 데이터에 대응하지 않는다. 따라서, 컨트롤러(1300)는 최하위 비트 페이지 데이터(PD1)를 랜덤 액세스 메모리(1200)에 저장한다.
중간 비트 페이지 데이터(PD2)가 수신될 때, 수신된 데이터와 랜덤 액세스 메모리(1200)에 축적된 데이터는 멀티 페이지 데이터에 대응하지 않는다. 따라서, 컨트롤러(1300)는 중간 비트 페이지 데이터(PD2)를 랜덤 액세스 메모리(1200)에 저장한다.
최상위 비트 페이지 데이터(PD3)가 수신될 때, 수신된 데이터와 랜덤 액세스 메모리(1200)에 축적된 데이터는 멀티 페이지 데이터에 대응한다. 따라서, 컨트롤러(1300)는 랜덤 액세스 메모리에 축적된 최하위 비트 페이지 데이터(PD1)와 중간 비트 페이지 데이터(PD2)를 3차원 불휘발성 메모리(1100)로 전송한다. 또한, 컨트롤러(1300)는 외부 장치(EX)로부터 수신된 최상위 비트 페이지 데이터(PD3)를 랜덤 액세스 메모리(1200)를 경유하지 않고 3차원 불휘발성 메모리(1100)로 직접 전송한다.
3차원 불휘발성 메모리(1100)는 수신된 멀티 페이지 데이터(PD1, PD2, PD3)를 페이지 버퍼(1130)에 로딩한다. 3차원 불휘발성 메모리(1100)는 페이지 버퍼(1130)에 로딩된 멀티 페이지 데이터(PD1, PD2, PD3)를 메모리 셀 어레이(1100)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램한다.
도 16은 도 1의 메모리 시스템(1000)에서 도 14의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 2 예를 보여준다. 도 14 및 도 16을 참조하면, 최하위 비트 페이지 데이터(PD1) 및 중간 비트 페이지 데이터(PD2)는 외부 장치(EX)로부터 개별적으로 컨트롤러(1300)에 수신될 수 있다. 중간 비트 페이지 데이터(PD2)와 최상위 비트 페이지 데이터(PD3)는 외부 장치(EX)로부터 함께 컨트롤러(1300)에 수신될 수 있다.
최하위 비트 페이지 데이터(PD1)가 수신될 때, 수신된 데이터 및 랜덤 액세스 메모리(1200)에 축적된 데이터는 멀티 페이지 데이터에 대응하지 않는다. 따라서, 컨트롤러(1300)는 최하위 비트 페이지 데이터(PD1)를 랜덤 액세스 메모리(1200)에 저장한다.
중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)가 함께 수신될 때, 수신된 데이터 및 랜덤 액세스 메모리(1200)에 축적된 데이터는 멀티 페이지 데이터에 대응한다. 따라서, 컨트롤러(1300)는 랜덤 액세스 메모리(1200)에 축적된 최하위 비트 페이지 데이터(PD1)를 3차원 불휘발성 메모리(1100)로 전송한다. 컨트롤러(1300)는 외부 장치(EX)로부터 수신된 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)를 랜덤 액세스 메모리(1200)를 경유하지 않고 3차원 불휘발성 메모리(1100)로 직접 전송한다.
3차원 불휘발성 메모리(1100)는 수신된 멀티 페이지 데이터(PD1, PD2, PD3)를 페이지 버퍼(1130)에 로딩한다. 3차원 불휘발성 메모리(1100)는 페이지 버퍼(1130)에 로딩된 멀티 페이지 데이터(PD1, PD2, PD3)를 메모리 셀 어레이(1110)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램한다.
도 14 내지 도 16을 참조하여 설명된 실시 예들에 따르면, 랜덤 액세스 메모리(1200)는 멀티 페이지 데이터 전체가 아닌 일부 데이터를 저장하도록 구성된다. 따라서, 랜덤 액세스 메모리(1200)의 저장 용량이 감소될 수 있다.
도 17은 도 1의 랜덤 액세스 메모리(1200)를 이용한 버퍼 프로그램의 제 3 예를 보여주는 순서도이다. 도 1, 도 3 및 도 17을 참조하면, S510 단계에서, 프로그램 데이터가 수신된다. 수신된 프로그램 데이터는 3차원 불휘발성 메모리(1100)의 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터보다 적을 수 있다. 프로그램 데이터는 외부 장치(EX)로부터 컨트롤러(1300)에 수신될 수 있다.
S520 단계에서, 수신된 프로그램 데이터가 멀티 페이지 데이터의 미리 설정된 부분에 해당하는지 판별된다. 컨트롤러(1300)는 수신된 프로그램 데이터가 최하위 비트 페이지 데이터에 해당하는지 판별할 수 있다.
수신된 프로그램 데이터가 최하위 비트 페이지 데이터에 대응하면, S521 단계에서, 수신된 프로그램 데이터가 랜덤 액세스 메모리(1200)를 경유하지 않고 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 직접 로딩된다. S525 단계에서, 페이지 버퍼(1130)에 로딩된 최하위 비트 페이지 데이터는 3차원 불휘발성 메모리의 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램된다.
수신된 프로그램 데이터가 최하위 비트 페이지 데이터에 대응하지 않으면, S530 단계에서, 수신된 프로그램 데이터가 최상위 비트 페이지 데이터에 대응하는지 판별한다. 컨트롤러(1300)는 수신된 프로그램 데이터가 최상위 비트 페이지 데이터에 대응하는지 판별할 수 있다.
수신된 프로그램 데이터가 최상위 비트 페이지 데이터에 대응하지 않으면, 즉, 수신된 프로그램 데이터가 중간 비트 페이지 데이터이면, S531 단계에서, 수신된 프로그램 데이터가 랜덤 액세스 메모리(1200)에 저장된다. 컨트롤러(1300)는 수신된 프로그램 데이터를 랜덤 액세스 메모리(1200)에 저장할 수 있다.
수신된 프로그램 데이터가 최상위 비트 페이지 데이터에 대응하면, S540 단계에서, 랜덤 액세스 메모리(1200)에 축적된 데이터가 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩된다. S531 단계에서 설명된 바와 같이, 멀티 페이지 데이터의 중간 비트 페이지 데이터는 랜덤 액세스 메모리(1200)에 저장된다. 즉, 랜덤 액세스 메모리(1200)에 저장된 중간 비트 페이지 데이터가 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩된다.
S550 단계에서, 최상위 비트 페이지 데이터가 랜덤 액세스 메모리(1200)를 경유하지 않고 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 직접 로딩된다.
컨트롤러(1300)는 랜덤 액세스 메모리(1200)에 축적된 중간 비트 페이지 데이터를 3차원 불휘발성 메모리(1100)로 전송하고, 외부 장치(EX)로부터 수신된 최상위 비트 페이지 데이터를 3차원 불휘발성 메모리(1100)로 전송한다. 3차원 불휘발성 메모리(1100)는 수신된 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터를 페이지 버퍼(1130)에 로딩할 수 있다.
S560 단계에서, 페이지 버퍼(1130)에 로딩된 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터가 3차원 불휘발성 메모리(1100)의 메모리 셀 어레이(1110)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램된다.
도 18은 도 1의 메모리 시스템(1000)에서 도 17의 프로그램 방법에 따른 프로그램이 수행되는 과정의 예를 보여준다. 도 17 및 도 18을 참조하면, 최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)는 외부 장치(EX)로부터 개별적으로 컨트롤러(1300)에 수신된다.
최하위 비트 페이지 데이터(PD1)가 수신될 때, 컨트롤러(1300)는 수신된 최하위 비트 페이지 데이터(PD1)를 랜덤 액세스 메모리(1200)를 경유하지 않고 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 직접 로딩된다. 페이지 버퍼(1130)에 로딩된 최하위 비트 페이지 데이터(PD1)는 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램된다.
중간 비트 페이지 데이터(PD2)가 수신될 때, 컨트롤러(1300)는 수신된 중간 비트 페이지 데이터(PD2)를 랜덤 액세스 메모리(1200)에 저장한다.
최상위 비트 페이지 데이터(PD3)가 수신될 때, 컨트롤러(1300)는 랜덤 액세스 메모리(1200)에 축적된 중간 비트 페이지 데이터(PD2)를 3차원 불휘발성 메모리(1100)로 전송하고, 외부 장치(EX)로부터 수신된 최상위 비트 페이지 데이터를 랜덤 액세스 메모리(1200)를 경유하지 않고 3차원 불휘발성 메모리(1100)로 직접 전송한다. 3차원 불휘발성 메모리(1100)는 수신된 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터를 페이지 버퍼(1130)에 로딩한다. 페이지 버퍼(1130)에 로딩된 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)는 3차원 불휘발성 메모리(1100)의 메모리 셀 어레이(1110)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램된다.
이 실시 예에 따르면, 멀티 페이지 데이터 중 하나의 단일 페이지 데이터가 랜덤 액세스 메모리(1200)에 저장된다. 따라서, 랜덤 액세스 메모리(1200)의 저장 용량이 감소될 수 있다.
예시적으로, 수신된 프로그램 데이터는 단일 페이지 데이터가 아닌 단일 페이지 데이터의 일부일 수 있다. 이때, 컨트롤러(1300)는 단일 페이지 데이터 전체가 수신될 때까지, 단일 페이지 데이터의 일부 데이터를 랜덤 액세스 메모리(1200)에 저장할 수 있다.
예를 들어, 최하위 비트 데이터의 부분 데이터가 수신될 때, 컨트롤러(1300)는 수신된 부분 데이터를 랜덤 액세스 메모리(1200)에 저장할 수 있다. 이후에, 수신된 프로그램 데이터 및 랜덤 액세스 메모리(1200)에 축적된 데이터가 최하위 비트 페이지 데이터에 대응할 때, 컨트롤러(1300)는 랜덤 액세스 메모리(1200)에 축적된 데이터 및 수신된 프로그램 데이터를 3차원 불휘발성 메모리(1100)로 전송할 수 있다. 수신된 프로그램 데이터는 랜덤 액세스 메모리(1200)를 경유하지 않고 3차원 불휘발성 메모리(1100)로 직접 전송될 수 있다. 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터가 수신될 때에도, 이와 같은 방법에 따라 데이터가 관리될 수 있다.
도 19는 도 1의 랜덤 액세스 메모리(1200)를 이용한 버퍼 프로그램의 제 4 예를 보여주는 순서도이다. 도 1, 도 3 및 도 19를 참조하면, S610 단계에서 프로그램 데이터가 수신된다. 수신된 프로그램 데이터는 3차원 불휘발성 메모리(1100)의 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터보다 적을 수 있다. 프로그램 데이터는 외부 장치(EX)로부터 컨트롤러(1300)에 수신될 수 있다.
S620 단계에서, 수신된 프로그램 데이터 및 랜덤 액세스 메모리(1200)에 축적된 데이터가 멀티 페이지 데이터의 제 1 부분에 해당하는지 판별된다. 컨트롤러(1300)는 수신된 프로그램 데이터가 멀티 페이지 데이터의 제 1 부분에 해당하는지 판별할 수 있다. 예를 들어, 컨트롤러(1300)는 수신된 프로그램 데이터가 최하위 비트 페이지 데이터에 대응하는지, 또는 수신된 프로그램 데이터가 최하위 비트 페이지 데이터 및 중간 비트 페이지 데이터에 대응하는지 판별할 수 있다.
수신된 프로그램 데이터 및 랜덤 액세스 메모리(1200)에 축적된 데이터가 멀티 페이지 데이터의 제 1 부분에 해당하면, S630 단계에서, 수신된 프로그램 데이터 및 랜덤 액세스 메모리(1200)에 축적된 데이터가 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩된다. 예시적으로, 수신된 프로그램 데이터는 랜덤 액세스 메모리(1200)를 경유하지 않고 로딩될 수 있다. S640 단계에서, 페이지 버퍼에 로딩된 데이터가 3차원 불휘발성 메모리(1100)의 메모리 셀 어레이(1110)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램된다.
수신된 프로그램 데이터 및 랜덤 액세스 메모리(1200)에 축적된 데이터가 멀티 페이지 데이터의 제 1 부분에 해당하지 않으면, S650 단계에서, 수신된 프로그램 데이터 및 랜덤 액세스 메모리(1200)에 축적된 데이터가 멀티 페이지 데이터의 제 2 부분에 해당하는지 판별된다. 컨트롤러(1300)는 수신된 프로그램 데이터 및 랜덤 액세스 메모리(1200)에 축적된 데이터가 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터에 해당하는지, 또는 수신된 프로그램 데이터가 최상위 비트 페이지 데이터에 해당하는지 판별할 수 있다.
수신된 프로그램 데이터 및 랜덤 액세스 메모리(1200)에 축적된 데이터가 멀티 페이지 데이터의 제 2 부분에 해당하면, S630 단계 및 S640 단계에서 멀티 페이지 데이터의 제 2 부분이 3차원 불휘발성 메모리(1100)에 동시에 프로그램된다.
수신된 프로그램 데이터 및 랜덤 액세스 메모리(1200)에 축적된 데이터가 멀티 페이지 데이터의 제 2 부분에 해당하지 않으면, S660 단계에서, 수신된 프로그램 데이터가 랜덤 액세스 메모리(1200)에 저장된다.
도 20은 도 1의 메모리 시스템(1000)에서 도 19의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 1 예를 보여준다. 도 19 및 도 20을 참조하면, 멀티 페이지 데이터의 제 1 부분은 최하위 비트 페이지 데이터(PD1) 및 중간 비트 페이지 데이터(PD2)이고, 제 2 부분은 최상위 비트 페이지 데이터(PD3)일 수 있다.
랜덤 액세스 메모리(1200)에 최하위 페이지 데이터(PD1) 및 중간 페이지 데이터(PD2)가 순차적으로 저장될 수 있다. 랜덤 액세스 메모리(1200)에 저장된 최하위 페이지 데이터(PD1) 및 중간 페이지 데이터(PD2)는 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩되고, 메모리 셀 어레이(1110)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램될 수 있다.
이후에, 랜덤 액세스 메모리(1200)에 최상위 비트 페이지 데이터(PD3)가 저장될 수 있다. 랜덤 액세스 메모리(1200)에 저장된 최상위 비트 페이지 데이터(PD3)는 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩되고, 메모리 셀 어레이(11100의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램될 수 있다. 최상위 비트 페이지 데이터(PD3)는 최하위 페이지 데이터(PD1) 및 중간 페이지 데이터(PD2)가 프로그램된 메모리 셀들과 동일한 메모리 셀들에 프로그램될 수 있다.
도 21은 도 1의 메모리 시스템(1000)에서 도 19의 프로그램 방법에 따른 프로그램이 수행되는 과정의 제 2 예를 보여준다. 도 19 및 도 21을 참조하면, 멀티 페이지 데이터의 제 1 부분은 최하위 비트 페이지 데이터(PD1)이고, 제 2 부분은 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)일 수 있다.
랜덤 액세스 메모리(1200)에 최하위 페이지 데이터(PD1)가 저장될 수 있다. 랜덤 액세스 메모리(1200)에 저장된 최하위 페이지 데이터(PD1)는 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩되고, 메모리 셀 어레이(1110)의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램될 수 있다.
이후에, 랜덤 액세스 메모리(1200)에 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)가 저장될 수 있다. 랜덤 액세스 메모리(1200)에 저장된 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)는 3차원 불휘발성 메모리(1100)의 페이지 버퍼(1130)에 로딩되고, 메모리 셀 어레이(11100의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램될 수 있다. 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)는 최하위 페이지 데이터(PD1)가 프로그램된 메모리 셀들과 동일한 메모리 셀들에 프로그램될 수 있다.
하나의 메모리 셀이 n 비트를 저장할 때, 즉 하나의 멀티 페이지가 n 개의 단일 페이지들을 포함할 때, 하나의 멀티 페이지의 단일 페이지들은 분할되어 프로그램될 수 있다. 예를 들어, 하나의 멀티 페이지의 제 1 부분의 단일 페이지들이 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램되고, 그리고 하나의 멀티 페이지의 제 2 부분의 단일 페이지들이 하나의 행 방향을 따라 배열된 메모리 셀들에 추가적으로 동시에 프로그램될 수 있다.
이 실시 예에 따르면, 랜덤 액세스 메모리(1200)의 저장 용량이 감소될 수 있다. 즉, 3차원 불휘발성 메모리(1100)의 메모리 셀들이 경험하는 프로그램 횟수와 랜덤 액세스 메모리(1200)의 저장 용량 사이의 트레이드 오프(trade-off)가 수행될 수 있다.
도 22는 도 3의 페이지 버퍼 유닛들(PU) 중 하나를 보여주는 블록도이다. 도 22를 참조하면, 페이지 버퍼 유닛(PU)은 캐시 래치(1131), LSB 래치(1133), CSB 래치(1135), MSB 래치(1137), 그리고 센스 래치(1139)를 포함한다.
캐시 래치(1131)는 컨트롤러(1300)와 데이터를 교환할 수 있다. 캐시 래치(1131)는 제어 로직(1140)으로부터 수신되는 덤프 신호들(DUMP1, DUMP2, DUMP3)에 따라 동작할 수 있다.
프로그램 시에, 캐시 래치(1131)는 컨트롤러(1300)로부터 데이터를 수신한다. 덤프 신호(DUMP1)가 활성화될 때, 캐시 래치(1131)는 저장된 데이터를 LSB 래치(1133)에 로딩한다. 덤프 신호(DUMP2)가 활성화될 때, 캐시 래치(1131)는 저장된 데이터를 CSB 래치(1135)에 로딩한다. 덤프 신호(DUMP3)가 활성화될 때, 캐시 래치(1131)는 저장된 데이터를 MSB 래치(1137)에 로딩한다. 예를 들어, 최하위 비트 페이지 데이터는 LSB 래치(1133)에 로딩되고, 중간 비트 페이지 데이터는 CSB 래치(1135)에 로딩되고, 최상위 비트 페이지 데이터는 MSB 래치(1137)에 로딩될 수 있다.
센스 래치(1139)는 비트 라인(BL)과 연결된다. 프로그램 시에, 센스 래치(1139)는 LSB 래치(1133), CSB 래치(1135) 및 MSB 래치(1137)에 저장된 데이터에 따라, 비트 라인(BL)을 바이어스할 수 있다. 프로그램 검증 시에, 센스 래치(1139)는 비트 라인(1139)의 전압을 감지하되, LSB 래치(1133), CSB 래치(1135) 및 MSB 래치(1137)에 저장된 데이터에 따라 감지 결과를 조절할 수 있다.
도 23은 프로그램 시에 컨트롤러(1300)로부터 3차원 불휘발성 메모리(1100)로 통해 전송되는 신호의 제 1 예를 보여주는 타이밍도이다. 도 1, 도 22 및 도 23을 참조하면, 제 1 사이클(C1)에 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)로 프로그램 커맨드(80h)를 전송할 수 있다.
제 2 사이클(C2)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 어드레스(ADDR)를 전송할 수 있다. 어드레스(ADDR)는 3차원 불휘발성 메모리(1100)의 하나의 행 방향을 따라 배열된 메모리 셀들을 가리킬 수 있다.
제 3 사이클(C3)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 최하위 비트 페이지 데이터(PD1)를 전송할 수 있다. 최하위 비트 페이지 데이터(PD1)는 외부 장치(EX)로부터 수신된 데이터 또는 랜덤 액세스 메모리(1200)로부터 전송된 데이터일 수 있다. 3차원 불휘발성 메모리(1100)는 수신된 최하위 비트 페이지 데이터(PD1)를 캐시 래치(1131)에 저장할 수 있다.
제 4 사이클(C4)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송할 수 있다. 덤프 커맨드(DUMP)는 전송된 데이터가 최하위 비트 페이지 데이터(PD1)임을 가리키는 정보를 포함할 수 있다. 덤프 커맨드(DUMP)는 전송된 데이터가 최하위 비트 페이지 데이터(PD1)임을 가리키는 어드레스와 함께 전송될 수 있다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 최하위 비트 페이지 데이터(PD1)를 LSB 래치(1133)로 로딩할 수 있다.
제 5 사이클(C5)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)로 중간 비트 페이지 데이터(PD2)를 전송할 수 있다. 중간 비트 페이지 데이터(PD2)는 외부 장치(EX)로부터 수신된 데이터 또는 랜덤 액세스 메모리(1200)로부터 전송된 데이터일 수 있다. 3차원 불휘발성 메모리(1100)는 수신된 중간 비트 페이지 데이터(PD2)를 캐시 래치(1131)에 저장할 수 있다.
제 6 사이클(C6)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송할 수 있다. 덤프 커맨드(DUMP)는 전송된 데이터가 중간 비트 페이지 데이터(PD2)임을 가리키는 정보를 포함할 수 있다. 덤프 커맨드(DUMP)는 전송된 데이터가 중간 비트 페이지 데이터(PD2)임을 가리키는 어드레스와 함께 전송될 수 있다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 중간 비트 페이지 데이터(PD2)를 CSB 래치(1135)로 로딩할 수 있다.
제 7 사이클(C7)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)로 최상위 비트 페이지 데이터(PD3)를 전송할 수 있다. 최상위 비트 페이지 데이터(PD3)는 외부 장치(EX)로부터 수신된 데이터 또는 랜덤 액세스 메모리(1200)로부터 전송된 데이터일 수 있다. 3차원 불휘발성 메모리(1100)는 수신된 최상위 비트 페이지 데이터(PD3)를 캐시 래치(1131)에 저장할 수 있다.
제 8 사이클(C8)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송할 수 있다. 덤프 커맨드(DUMP)는 전송된 데이터가 최상위 비트 페이지 데이터(PD3)임을 가리키는 정보를 포함할 수 있다. 덤프 커맨드(DUMP)는 전송된 데이터가 최상위 비트 페이지 데이터(PD3)임을 가리키는 어드레스와 함께 전송될 수 있다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 최상위 비트 페이지 데이터(PD3)를 MSB 래치(1137)로 로딩할 수 있다.
제 9 사이클(C9)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 컨펌(confirm) 커맨드(10h)를 전송할 수 있다. 컨펌 커맨드(10h)에 응답하여, 3차원 불휘발성 메모리(1100)는 LSB 래치(1133), CSB 래치(1135) 및 MSB 래치(1137)에 저장된 최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)를 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램할 수 있다.
도 24는 도 23의 프로그램 시퀀스에 대응하는 3차원 불휘발성 메모리(1100)의 프로그램 어드레스 체계를 보여주는 테이블이다. 도 24를 참조하면, 하나의 행 방향을 따라 배열된 메모리 셀들에 하나의 어드레스가 할당된다. 즉, 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)는 동일한 어드레스에 따라 프로그램될 수 있다.
반면, 읽기 시에, 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램된 최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)는 각각 서로 다른 어드레스에 따라 읽어질 수 있다.
즉, 프로그램 시에 사용되는 어드레스 체계와 읽기 시에 사용되는 어드레스 체계는 서로 다를 수 있다.
도 23 및 도 24를 참조하여 설명된 프로그램 시퀀스 및 어드레스 체계는 최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)가 동시에 프로그램되는 실시 예들에 적용될 수 있다.
도 25는 프로그램 시에 컨트롤러(1300)로부터 3차원 불휘발성 메모리(1100)로 전송되는 신호의 제 2 예를 보여주는 타이밍도이다. 도 1, 도 22 및 도 25를 참조하면, 제 1 사이클(C1)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 프로그램 커맨드(80h)를 전송한다.
제 2 사이클(C2)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 제 1 어드레스(ADDR1)를 전송한다. 제 1 어드레스(ADDR1)는 3차원 불휘발성 메모리(1100)의 하나의 행 방향을 따라 배열된 메모리 셀들의 최하위 비트 페이지 및 중간 비트 페이지를 가리킬 수 있다.
제 3 사이클(C3)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 최하위 페이지 데이터(PD1)를 전송한다. 3차원 불휘발성 메모리(1100)는 수신된 최하위 비트 페이지 데이터(PD1)를 캐시 래치(1131)에 저장할 수 있다.
제 4 사이클(C4)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송한다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 최하위 비트 페이지 데이터(PD1)를 LSB 래치(1133)로 로딩할 수 있다.)
제 5 사이클(C5)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 중간 비트 페이지 데이터(PD2)를 전송한다. 3차원 불휘발성 메모리(1100)는 수신된 중간 비트 페이지 데이터(PD2)를 캐시 래치(1131)에 저장할 수 있다.
제 6 사이클(C6)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송한다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 중간 비트 페이지 데이터(PD2)를 CSB 래치(1135)에 로딩할 수 있다.
제 7 사이클(C7)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 컨펌 커맨드(10h)를 전송한다. 컨펌 커맨드(10h)에 응답하여, 3차원 불휘발성 메모리(1100)는 최하위 비트 페이지 데이터(PD1) 및 중간 비트 페이지 데이터(PD2)를 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램할 수 있다.
제 8 사이클(C8)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 프로그램 커맨드(80h)를 전송한다. 예시적으로, 제 7 사이클(C7)과 제 8 사이클(C8) 사이에, 컨트롤러(1300) 및 3차원 불휘발성 메모리(1100)는 다양한 동작을을 수행할 수 있다. 컨트롤러(1300)의 제어에 따라, 3차원 불휘발성 메모리(1100)는 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램된 최하위 비트 페이지 데이터(PD1) 및 중간 비트 페이지 데이터(PD2)를 읽고, 이들을 각각 LSB 래치(1133) 및 CSB 래치(1135)에 저장하는 초기 읽기(initial read)를 수행할 수 있다.
제 9 사이클(C9)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 제 2 어드레스(ADDR2)를 전송한다. 제 2 어드레스(ADDR2)는 하나의 행 방향을 따라 배열된 메모리 셀들의 최상위 비트 페이지를 가리킬 수 있다.
제 10 사이클(C10)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 최상위 비트 페이지 데이터(PD3)를 전송한다. 3차원 불휘발성 메모리(1100)는 수신되는 최상위 비트 페이지 데이터(PD3)를 캐시 래치(1131)에 저장할 수 있다.
제 11 사이클(C11)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송한다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 최상위 비트 페이지 데이터(PD3)를 MSB 래치(1137)에 로딩할 수 있다.
제 12 사이클(C12)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 컨펌 커맨드(10h)를 전송한다. 컨펌 커맨드(10h)에 응답하여, 3차원 불휘발성 메모리(1100)는 최상위 비트 페이지 데이터(PD3)를 최하위 비트 페이지 데이터(PD1) 및 중간 비트 페이지 데이터(PD2)가 프로그램된 메모리 셀들에 추가적으로 프로그램할 수 있다.
도 26은 도 25의 프로그램 시퀀스에 대응하는 3차원 불휘발성 메모리(1100)의 프로그램 어드레스 체계를 보여주는 테이블이다. 도 26을 참조하면, 하나의 행 방향을 따라 배열된 메모리 셀들에 두 개의 어드레스들이 할당된다. 즉, 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 최하위 비트 페이지 데이터(PD1) 및 중간 비트 페이지 데이터(PD2)가 하나의 어드레스에 따라 프로그램되고, 최상위 비트 페이지 데이터(PD3)가 다른 하나의 어드레스에 따라 프로그램될 수 있다.
도 25 및 도 26을 참조하여 설명된 프로그램 시퀀스 및 어드레스 체계는 최하위 비트 페이지 데이터(PD1) 및 중간 비트 페이지 데이터(PD2)가 동시에 프로그램되고, 최상위 비트 페이지 데이터(PD3)가 추가적으로 프로그램되는 실시 예들에 적용될 수 있다.
도 27은 프로그램 시에 컨트롤러(1300)로부터 3차원 불휘발성 메모리(1100)로 전송되는 신호의 제 3 예를 보여주는 타이밍도이다. 도 1, 도 22 및 도 27을 참조하면, 제 1 사이클(C1)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 프로그램 커맨드(80h)를 전송한다.
제 2 사이클(C2)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 제 1 어드레스(ADDR1)를 전송한다. 제 1 어드레스(ADDR1)는 최하위 비트 페이지를 가리킬 수 있다.
제 3 사이클(C3)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 최하위 비트 페이지 데이터(PD1)를 전송한다. 3차원 불휘발성 메모리(1100)는 최하위 비트 페이지 데이터(PD1)를 캐시 래치(1131)에 저장할 수 있다.
제 4 사이클(C4)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송한다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 최하위 비트 페이지 데이터(PD1)를 LSB 래치(1133)에 로딩할 수 있다.
제 5 사이클(C5)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 제 2 어드레스(ADDR2)를 전송한다. 제 2 어드레스(ADDR2)는 중간 비트 페이지를 가리킬 수 있다.
제 6 사이클(C6)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 중간 비트 페이지 데이터(PD2)를 전송한다. 3차원 불휘발성 메모리(1100)는 중간 비트 페이지 데이터(PD2)를 캐시 래치(1131)에 저장할 수 있다.
제 7 사이클(C7)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송한다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 중간 비트 페이지 데이터(PD2)를 CSB 래치(1135)에 로딩할 수 있다.
제 8 사이클(C8)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 컨펌 커맨드(10h)를 전송한다. 컨펌 커맨드(10h)에 응답하여, 3차원 불휘발성 메모리(1100)는 최하위 비트 페이지 데이터(PD1) 및 중간 비트 페이지 데이터(PD2)를 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램할 수 있다.
제 9 사이클(C9)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 프로그램 커맨드(80h)를 전송한다. 프로그램 커맨드(80h)가 전송되기 이전에, 초기 읽기(initial read)가 수행될 수 있다.
제 10 사이클(C10)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 제 3 어드레스(ADDR3)를 전송한다. 제 3 어드레스(ADDR3)는 최상위 비트 페이지를 가리킬 수 있다.
제 11 사이클(C11)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 최상위 비트 페이지 데이터(PD3)를 전송한다. 3차원 불휘발성 메모리(1100)는 최상위 비트 페이지 데이터(PD3)를 캐시 래치(1131)에 저장할 수 있다.
제 12 사이클(C12)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송한다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 최상위 비트 페이지 데이터(PD3)를 MSB 래치(1137)에 로딩할 수 있다.
제 13 사이클(C13)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 컨펌 커맨드(10h)를 전송한다. 컨펌 커맨드(10h)에 응답하여, 3차원 불휘발성 메모리(1100)는 최상위 비트 페이지 데이터(PD3)를 추가적으로 프로그램할 수 있다.
도 28은 도 27의 프로그램 시퀀스에 대응하는 3차원 불휘발성 메모리의 프로그램 어드레스 체계를 보여주는 테이블이다. 도 28을 참조하면, 하나의 행 방향을 따라 배열된 메모리 셀들에 세 개의 어드레스들이 할당된다. 즉, 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)는 서로 다른 어드레스들에 따라 프로그램될 수 있다.
도 27 및 도 28을 참조하여 설명된 프로그램 시퀀스 및 어드레스 체계는 최하위 비트 페이지 데이터(PD1) 및 중간 비트 페이지 데이터(PD2)가 동시에 프로그램되고, 최상위 비트 페이지 데이터(PD3)가 추가적으로 프로그램되는 실시 예들에 적용될 수 있다.
도 29는 프로그램 시에 컨트롤러(1300)로부터 3차원 불휘발성 메모리(1100)로 전송되는 신호의 제 4 예를 보여주는 타이밍도이다. 도 1, 도 22 및 도 29를 참조하면, 제 1 사이클(C1)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 프로그램 커맨드(80h)를 전송한다.
제 2 사이클(C2)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 제 1 어드레스(ADDR1)를 전송한다. 제 1 어드레스(ADDR1)는 최하위 비트 페이지를 가리킬 수 있다.
제 3 사이클(C3)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 최하위 비트 페이지 데이터(PD1)를 전송한다. 3차원 불휘발성 메모리(1100)는 최하위 비트 페이지 데이터(PD1)를 캐시 래치(1131)에 저장할 수 있다.
제 4 사이클(C4)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송한다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 최하위 비트 페이지 데이터(PD1)를 LSB 래치(1131)에 로딩할 수 있다.
제 5 사이클(C5)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 컨펌 커맨드(10h)를 전송한다. 컨펌 커맨드(10h)에 응답하여, 3차원 불휘발성 메모리(1100)는 최하위 비트 페이지 데이터(PD1)를 프로그램한다.
제 6 사이클(C6)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 프로그램 커맨드(80h)를 전송한다. 프로그램 커맨드(80h)가 전송되기 이전에, 3차원 불휘발성 메모리(1100)는 초기 읽기(initial read)를 수행할 수 있다.
제 7 사이클(C7)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 제 2 어드레스(ADDR2)를 전송한다. 제 2 어드레스(ADDR2)는 중간 비트 페이지 및 최상위 비트 페이지를 가리킬 수 있다.
제 8 사이클(C8)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 중간 비트 페이지 데이터(PD2)를 전송한다. 3차원 불휘발성 메모리(1100)는 중간 비트 페이지 데이터(PD2)를 캐시 래치(1131)에 저장할 수 있다.
제 9 사이클(C9)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송한다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 중간 비트 페이지 데이터(PD2)를 CSB 래치(1135)에 로딩할 수 있다.
제 10 사이클(C10)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 최상위 비트 페이지 데이터(PD3)를 전송한다. 3차원 불휘발성 메모리(1100)는 최상위 비트 페이지 데이터(PD3)를 캐시 래치(1131)에 저장할 수 있다.
제 11 사이클(C11)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 덤프 커맨드(DUMP)를 전송한다. 덤프 커맨드(DUMP)에 응답하여, 3차원 불휘발성 메모리(1100)는 캐시 래치(1131)에 저장된 최상위 비트 페이지 데이터(PD3)를 MSB 래치(1137)에 로딩한다.
제 12 사이클(C12)에, 컨트롤러(1300)는 3차원 불휘발성 메모리(1100)에 컨펌 커맨드(10h)를 전송한다. 컨펌 커맨드(10h)에 응답하여, 3차원 불휘발성 메모리(1100)는 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)를 최하위 비트 페이지 데이터(PD1)가 프로그램된 메모리 셀들에 동시에 프로그램한다.
도 30은 도 29의 프로그램 시퀀스에 대응하는 3차원 불휘발성 메모리의 프로그램 어드레스 체계를 보여주는 테이블이다. 도 30을 참조하면, 하나의 행 방향을 따라 배열된 메모리 셀들에 두 개의 어드레스들이 할당된다. 즉, 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 최하위 비트 페이지 데이터(PD1)가 하나의 어드레스에 따라 프로그램되고, 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)가 다른 하나의 어드레스들에 따라 프로그램될 수 있다.
도 29 및 도 30을 참조하여 설명된 프로그램 시퀀스 및 어드레스 체계는 최하위 비트 페이지 데이터(PD가 프로그램된 후 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)가 추가적으로 동시에 프로그램되는 실시 예들에 적용될 수 있다.
도 31은 프로그램 시에 컨트롤러(1300)로부터 3차원 불휘발성 메모리(1100)로 전송되는 신호의 제 5 예를 보여주는 타이밍도이다. 도 29의 타이밍도와 비교하면, 도 27을 참조하여 설명된 바와 같이, 최하위 비트 페이지 데이터(PD1), 중간 비트 페이지 데이터(PD2) 및 최상위 비트 페이지 데이터(PD3)가 각각 서로 다른 어드레스들에 따라 프로드램된다.
도 31의 프로그램 시퀀스에 대응하는 어드레스 체계는 도 28에 도시된 테이블에 대응할 수 있다.
도 32는 본 발명의 제 2 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 1의 메모리 시스템(1000)과 비교하면, 컨트롤러(2300)는 공통 버스를 통해 3차원 불휘발성 메모리(2100) 및 랜덤 액세스 메모리(2200)를 제어할 수 있다. 3차원 불휘발성 메모리(2100) 및 랜덤 액세스 메모리(2200)는 시 분할 방식에 따라 컨트롤러(2300)와 통신할 수 있다.
랜덤 액세스 메모리(2200)에 축적된 멀티 페이지 데이터는 컨트롤러(2300)를 거치지 않고 3차원 불휘발성 메모리(2100)로 직접 전송될 수 있다.
도 33은 본 발명의 제 3 실시 예에 따른 메모리 시스템(3000)을 보여주는 블록도이다. 도 1의 메모리 시스템(1000)과 비교하면, 3차원 불휘발성 메모리(3100)는 복수의 채널들(CH1~CHk)을 통해 컨트롤러(3300)와 통신할 수 있다. 각 채널에 복수의 3차원 불휘발성 메모리 칩들이 연결될 수 있다. 랜덤 액세스 메모리(3200)는 3차원 불휘발성 메모리(3100)의 복수의 3차원 불휘발성 메모리 칩들에 프로그램될 데이터를 저장할 수 있다. 랜덤 액세스 메모리(3200)에 축적된 데이터 중 특정 3차원 불휘발성 메모리 칩에 프로그램될 데이터가 멀티 페이지 데이터에 대응하면, 해당 멀티 페이지 데이터가 특정 3차원 불휘발성 메모리 칩에 프로그램될 수 있다.
예시적으로, 도 32를 참조하여 설명된 바와 같이, 3차원 불휘발성 메모리(3100)와 컨트롤러(3300)는 하나의 공통 버스를 통해 연결되고, 복수의 채널들(CH1~CHk)은 시 분할 방식으로 공통 버스를 점유할 수 있다.
예시적으로, 도 32를 참조하여 설명된 바와 같이, 3차원 불휘발성 메모리(3100)와 랜덤 액세스 메모리(3200)는 공통 버스를 통해 컨트롤러(3300)와 연결되고, 시 분할 방식으로 공통 버스를 통해 컨트롤러(3300)와 통신할 수 있다.
3차원 불휘발성 메모리(3100)와 마찬가지로, 랜덤 액세스 메모리(3200)는 복수의 랜덤 액세스 메모리 칩들을 포함할 수 있다. 복수의 랜덤 액세스 메모리 칩들은 복수의 채널들을 통해 또는 하나의 공통 채널을 통해 컨트롤러(3300)와 통신할 수 있다. 각 채널에 적어도 하나의 랜덤 액세스 메모리 칩이 연결될 수 있다. 랜덤 액세스 메모리 칩들이 복수의 채널들을 통해 컨트롤러(3300)와 통신할 때, 랜덤 액세스 메모리 칩들의 채널들은 3차원 불휘발성 메모리 칩들의 채널들(CH1~CHk)에 각각 대응할 수 있다. 하나의 채널에 연결된 적어도 하나의 랜덤 액세스 메모리 칩은 하나의 채널에 연결된 적어도 하나의 3차원 불휘발성 메모리 칩에 프로그램될 데이터를 저장할 수 있다.
도 34는 본 발명의 제 4 실시 예에 따른 메모리 시스템(4000)을 보여주는 블록도이다. 도 1의 메모리 시스템(1000)과 비교하면, 메모리 시스템(4000)은 복수의 메모리 유닛들(MU) 및 컨트롤러(4300)를 포함한다. 복수의 메모리 유닛들(MU)은 복수의 채널들(CH1~CHk)을 통해 컨트롤러(4300)와 통신할 수 있다.
복수의 메모리 유닛들(MU) 각각은 적어도 하나의 3차원 불휘발성 메모리 칩(4100)과 랜덤 액세스 메모리 칩(4200)을 포함할 수 있다. 복수의 메모리 유닛들(MU) 각각의 적어도 하나의 3차원 불휘발성 메모리 칩(4100)과 랜덤 액세스 메모리 칩(4200)은 공통 채널을 통해 컨트롤러(4300)와 통신할 수 있다. 복수의 메모리 유닛들(MU) 각각의 적어도 하나의 3차원 불휘발성 메모리 칩(3100)과 랜덤 액세스 메모리 칩(4200)은 시 분할 방식으로 공통 채널을 점유할 수 있다.
도 35는 본 발명의 실시 예에 따른 메모리 카드(5000)를 보여준다. 도 35를 참조하면, 메모리 카드(5000)는 3차원 불휘발성 메모리(5100), 랜덤 액세스 메모리(5200), 컨트롤러(5300), 그리고 커넥터(5400)를 포함한다.
랜덤 액세스 메모리(5200)는 3차원 불휘발성 메모리(5100)에 프로그램될 데이터를 저장할 수 있다. 랜덤 액세스 메모리(5200)에 축적된 데이터가 멀티 페이지 데이터에 대응하면, 멀티 페이지 데이터가 3차원 불휘발성 메모리(5100)에 프로그램될 수 있다.
메모리 카드(5000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.
도 36은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(6000, SSD, Solid State Drive)를 보여준다. 도 36을 참조하면, 솔리드 스테이트 드라이브(6000)는 복수의 3차원 불휘발성 메모리들(6100), 랜덤 액세스 메모리(6200), 컨트롤러(6300), 그리고 커넥터(6400)를 포함한다.
랜덤 액세스 메모리(6200)는 3차원 불휘발성 메모리들(6100)에 프로그램될 데이터를 저장할 수 있다. 랜덤 액세스 메모리(6200)에 축적된 데이터가 멀티 페이지 데이터에 대응하면, 멀티 페이지 데이터가 3차원 불휘발성 메모리들(6100)에 프로그램될 수 있다.
도 37은 본 발명의 실시 예에 따른 컴퓨팅 시스템(7000)을 보여주는 블록도이다. 도 37을 참조하면, 컴퓨팅 시스템(7000)은 중앙 처리 장치(7100), 램(7200, RAM, Random Access Memory), 사용자 인터페이스(7300), 모뎀(7400), 시스템 버스(7500), 그리고 메모리 시스템(7600)을 포함한다.
메모리 시스템(7600)은 시스템 버스(7500)를 통해, 중앙처리장치(7100), 램(7200), 사용자 인터페이스(7300), 그리고 모뎀(7400)에 전기적으로 연결된다. 사용자 인터페이스(7300)를 통해 제공되거나, 중앙 처리 장치(7100)에 의해서 처리된 데이터, 또는 모뎀(7400)을 통해 수신되는 데이터는 메모리 시스템(7600)에 저장된다.
메모리 시스템(7600)은 도 1, 도 32 내지 도 34를 참조하여 설명된 메모리 시스템들(1000~4000) 중 하나일 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000, 2000, 3000, 4000; 메모리 시스템
5000; 메모리 카드 6000; 솔리드 스테이트 드라이브
1100, 2100, 3100, 4100, 5100, 6100; 3차원 불휘발성 메모리
1200, 2200, 3200, 4200, 5200, 6200; 랜덤 액세스 메모리
1300, 2300, 3300, 4300, 5300, 6300; 컨트롤러

Claims (20)

  1. 기판상의 행 방향과 열 방향 그리고 상기 기판과 수직한 높이 방향으로 배열되는 복수의 메모리 셀들을 포함하는 3차원 불휘발성 메모리 및 랜덤 액세스 메모리를 포함하는 메모리 시스템의 프로그램 방법에 있어서:
    외부로부터 데이터를 수신하는 단계; 그리고
    상기 수신된 데이터를 상기 3차원 불휘발성 메모리의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램하는 단계를 포함하고,
    상기 외부로부터 수신되는 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터(이하에서, 전체 데이터)에 대응할 때, 상기 수신된 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리에 직접 프로그램되고,
    상기 외부로부터 수신되는 데이터가 상기 전체 데이터보다 적을 때, 상기 외부로부터 수신된 데이터는 선택적으로 상기 랜덤 액세스 메모리에 저장되고,
    상기 프로그램 시에, 상기 하나의 행 방향을 따라 배열된 메모리 셀들은 하나의 어드레스에 의해 식별되고,
    읽기 시에, 상기 하나의 행 방향을 따라 배열된 메모리 셀들은 둘 이상의 서로 다른 어드레스들에 의해 식별되는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 전체 데이터는 상기 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 최하위 비트 페이지 데이터, 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터를 포함하는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 프로그램하는 단계는,
    상기 하나의 행 방향을 따라 배열된 메모리 셀들을 가리키는 하나의 어드레스 및 프로그램 커맨드를 상기 3차원 불휘발성 메모리에 전송하는 단계;
    상기 전체 데이터를 순차적으로 상기 3차원 불휘발성 메모리에 전송하는 단계; 그리고
    프로그램의 시작을 지시하는 컨펌 커맨드를 상기 3차원 불휘발성 메모리에 전송하는 단계를 포함하는 프로그램 방법.
  4. 제 3 항에 있어서,
    상기 전체 데이터의 하나의 페이지의 데이터가 전송될 때마다, 덤프 커맨드를 상기 3차원 불휘발성 메모리로 전송하는 단계를 더 포함하고,
    상기 3차원 불휘발성 메모리는 상기 전송된 하나의 페이지의 데이터를 캐시 래치에 저장하고, 상기 덤프 커맨드에 응답하여 상기 캐시 래치에 저장된 상기 하나의 페이지의 데이터를 상기 전체 데이터의 복수의 단일 페이지 데이터에 각각 대응하는 데이터 래치들 중 하나로 덤프하는 프로그램 방법.
  5. 삭제
  6. 기판상의 행 방향과 열 방향 그리고 상기 기판과 수직한 높이 방향으로 배열되는 복수의 메모리 셀들을 포함하는 3차원 불휘발성 메모리 및 랜덤 액세스 메모리를 포함하는 메모리 시스템의 프로그램 방법에 있어서:
    외부로부터 데이터를 수신하는 단계; 그리고
    상기 수신된 데이터를 상기 3차원 불휘발성 메모리의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램하는 단계를 포함하고,
    상기 외부로부터 수신되는 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터(이하에서, 전체 데이터)에 대응할 때, 상기 수신된 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리에 직접 프로그램되고,
    상기 외부로부터 수신되는 데이터가 상기 전체 데이터보다 적을 때, 상기 외부로부터 수신된 데이터는 선택적으로 상기 랜덤 액세스 메모리에 저장되고,
    상기 랜덤 액세스 메모리에 축적된 데이터 및 상기 외부로부터 수신된 데이터가 상기 전체 데이터에 대응할 때, 상기 랜덤 액세스 메모리에 축적된 데이터가 상기 3차원 불휘발성 메모리로 전송되고 상기 외부로부터 수신된 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리로 전송되어 프로그램되는 프로그램 방법.
  7. 기판상의 행 방향과 열 방향 그리고 상기 기판과 수직한 높이 방향으로 배열되는 복수의 메모리 셀들을 포함하는 3차원 불휘발성 메모리 및 랜덤 액세스 메모리를 포함하는 메모리 시스템의 프로그램 방법에 있어서:
    외부로부터 데이터를 수신하는 단계; 그리고
    상기 수신된 데이터를 상기 3차원 불휘발성 메모리의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램하는 단계를 포함하고,
    상기 외부로부터 수신되는 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터(이하에서, 전체 데이터)에 대응할 때, 상기 수신된 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리에 직접 프로그램되고,
    상기 외부로부터 수신되는 데이터가 상기 전체 데이터보다 적을 때, 상기 외부로부터 수신된 데이터는 선택적으로 상기 랜덤 액세스 메모리에 저장되고,
    상기 랜덤 액세스 메모리에 상기 전체 데이터의 최하위 비트 페이지 데이터 및 중간 비트 페이지 데이터가 축적되고 상기 외부로부터 상기 전체 데이터의 최상위 비트 페이지 데이터가 수신될 때, 상기 랜덤 액세스 메모리에 축적된 상기 최하위 비트 페이지 데이터 및 중간 비트 페이지 데이터가 상기 3차원 불휘발성 메모리로 전송되고 상기 외부로부터 수신된 최상위 비트 페이지 데이터가 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리로 전송되어 프로그램되는 프로그램 방법.
  8. 기판상의 행 방향과 열 방향 그리고 상기 기판과 수직한 높이 방향으로 배열되는 복수의 메모리 셀들을 포함하는 3차원 불휘발성 메모리 및 랜덤 액세스 메모리를 포함하는 메모리 시스템의 프로그램 방법에 있어서:
    외부로부터 데이터를 수신하는 단계; 그리고
    상기 수신된 데이터를 상기 3차원 불휘발성 메모리의 하나의 행 방향을 따라 배열된 메모리 셀들에 동시에 프로그램하는 단계를 포함하고,
    상기 외부로부터 수신되는 데이터가 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 전체 데이터(이하에서, 전체 데이터)에 대응할 때, 상기 수신된 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리에 직접 프로그램되고,
    상기 외부로부터 수신되는 데이터가 상기 전체 데이터의 복수의 페이지 데이터 중 특정한 페이지 데이터에 대응할 때, 상기 수신된 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리에 직접 프로그램되는 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 특정한 페이지 데이터는 상기 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터를 포함하는 프로그램 방법.
  10. 제 8 항에 있어서,
    상기 특정한 페이지 데이터는 상기 하나의 행 방향을 따라 배열된 메모리 셀들에 프로그램되는 최하위 비트 페이지 데이터인 프로그램 방법.
  11. 제 10 항에 있어서,
    상기 외부로부터 수신되는 데이터가 상기 전체 데이터 중 중간 비트 데이터일 때, 상기 외부로부터 수신되는 데이터는 상기 랜덤 액세스 메모리에 저장되고,
    상기 전체 데이터의 중간 비트 페이지 데이터가 상기 랜덤 액세스 메모리에 축적되어 있고 상기 외부로부터 상기 전체 데이터의 최상위 비트 페이지 데이터가 수신될 때, 상기 중간 비트 페이지 데이터는 상기 랜덤 액세스 메모리로부터 상기 3차원 불휘발성 메모리로 전송되고, 상기 최상위 비트 페이지 데이터는 상기 랜덤 액세스 메모리를 경유하지 않고 상기 3차원 불휘발성 메모리에 전송되어 프로그램되는 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 프로그램하는 단계는,
    상기 하나의 행 방향을 따라 배열된 메모리 셀들의 중간 비트 페이지 및 최상위 비트 페이지를 가리키는 하나의 어드레스 및 프로그램 커맨드를 상기 3차원 불휘발성 메모리에 전송하는 단계;
    상기 전체 데이터의 중간 비트 페이지 데이터 및 최상위 비트 페이지 데이터를 순차적으로 상기 3차원 불휘발성 메모리에 전송하는 단계; 그리고
    프로그램의 시작을 지시하는 컨펌 커맨드를 상기 3차원 불휘발성 메모리에 전송하는 단계를 포함하는 프로그램 방법.
  13. 제 11 항에 있어서,
    상기 프로그램하는 단계는,
    프로그램 커맨드를 전송하는 단계;
    상기 하나의 행 방향을 따라 배열된 메모리 셀들의 중간 비트 페이지를 가리키는 제 1 어드레스를 상기 3차원 불휘발성 메모리에 전송하는 단계;
    상기 전체 데이터의 중간 비트 페이지 데이터를 상기 3차원 불휘발성 메모리에 전송하는 단계;
    상기 하나의 행 방향을 따라 배열된 메모리 셀들의 최상위 비트 페이지를 가리키는 제 2 어드레스를 상기 3차원 불휘발성 메모리에 전송하는 단계;
    상기 전체 데이터의 최상위 비트 페이지 데이터를 상기 3차원 불휘발성 메모리에 전송하는 단계; 그리고
    프로그램의 시작을 지시하는 컨펌 커맨드를 상기 3차원 불휘발성 메모리에 전송하는 단계를 포함하는 프로그램 방법.
  14. 제 11 항에 있어서,
    상기 하나의 행 방향을 따라 배열된 메모리 셀들의 최하위 비트 페이지는 제 1 어드레스로 식별되고, 중간 비트 페이지 및 최상위 비트 페이지는 상기 제 1 어드레스와 다른 제 2 어드레스로 식별되는 프로그램 방법.
  15. 기판상의 행 방향과 열 방향 그리고 상기 기판과 수직한 높이 방향으로 배열되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    비트 라인들을 통해 상기 복수의 메모리 셀들과 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부;
    워드 라인들을 통해 상기 복수의 메모리 셀들과 연결되는 어드레스 디코더; 그리고
    상기 페이지 버퍼부 및 어드레스 디코더를 제어하도록 구성되는 제어 로직을 포함하고,
    상기 페이지 버퍼들 각각은 제 1 데이터 래치, 제 2 데이터 래치 및 캐시 래치를 포함하고,
    프로그램 시에, 하나의 워드 라인에 대응하는 어드레스가 수신된 후에, 페이지 버퍼들은 하나의 메모리 셀에 프로그램되는 제 1 비트를 포함하는 제 1 데이터와 상기 하나의 메모리 셀에 프로그램되는 제 2 비트를 포함하는 제 2 데이터를 순차적으로 수신하여 캐시 래치들에 저장하도록 구성되고,
    상기 제어 로직은 상기 제 1 데이터가 수신된 후에 상기 페이지 버퍼들에 제 1 덤프 신호를 전송하고, 상기 제 2 데이터가 수신된 후에 상기 페이지 버퍼들에 제 2 덤프 신호를 전송하도록 구성되고,
    상기 페이지 버퍼들은 상기 제 1 덤프 신호에 응답하여 상기 캐시 래치들에 저장된 상기 제 1 데이터를 제 1 데이터 래치들에 로딩하고, 상기 제 2 덤프 신호에 응답하여 상기 캐시 래치들에 저장된 상기 제 2 데이터를 제 2 데이터 래치들에 로딩하도록 구성되고,
    상기 제 1 및 제 2 데이터 래치들에 로딩된 데이터에 기반하여, 상기 제 1 및 제 2 데이터가 상기 하나의 워드 라인에 연결된 메모리 셀들에 동시에 프로그램되고,
    상기 프로그램 시에, 하나의 행 방향을 따라 배열된 메모리 셀들은 하나의 어드레스에 의해 식별되고,
    읽기 시에, 상기 하나의 행 방향을 따라 배열된 메모리 셀들은 둘 이상의 서로 다른 어드레스들에 의해 식별되는 3차원 불휘발성 메모리.
  16. 제 15 항에 있어서,
    상기 제 1 데이터 래치들은 상기 메모리 셀들에 프로그램되는 최하위 비트들을 저장하고, 상기 제 2 데이터 래치들은 상기 메모리 셀들에 프로그램되는 최상위 비트들을 저장하도록 구성되는 3차원 불휘발성 메모리.
  17. 제 16 항에 있어서,
    상기 페이지 버퍼들 각각은,
    상기 메모리 셀들에 프로그램되는 중간 비트를 저장하도록 구성되는 제 3 데이터 래치를 더 포함하는 3차원 불휘발성 메모리.
  18. 삭제
  19. 삭제
  20. 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치; 그리고
    프로그램 동작 시에 제1 페이지 데이터 및 제2 페이지 데이터와 함께 프로그램 커맨드 및 제1 어드레스 방식에 따른 제1 어드레스를 상기 불휘발성 메모리 장치로 전송하고, 그리고 읽기 동작 시에 읽기 커맨드 및 제2 어드레스 방식에 따른 제2 어드레스를 상기 불휘발성 메모리 장치로 전송하도록 구성되는 제어기를 포함하고,
    상기 제1 어드레스 및 상기 제2 어드레스는 상기 복수의 메모리 셀들을 공통으로 가리키고,
    상기 제1 어드레스 방식은 상기 제2 어드레스 방식과 다른 스토리지 장치.
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