CN103383861B - 包括三维非易失性存储设备的系统及其编程方法 - Google Patents

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Abstract

一种用于存储系统的编程方法，所述存储系统包括三维非易失性存储器和随机存取存储器，所述三维非易失性存储器具有多级存储单元。该方法在三维非易失性存储器中的一行存储单元的编程期间使用随机存取存储器来不同地存储多比特数据的所选比特。

Description

包括三维非易失性存储设备的系统及其编程方法
相关申请交叉引用
对2012年7月2日提交的韩国专利申请No.10-2012-0071715和韩国专利申请No.10-2012-0047503要求优先权，其主题通过引用而被合并于此。
技术领域
本发明构思涉及存储系统、半导体存储设备和用于对半导体存储设备编程的编程方法。更具体地，本发明构思涉及包括三维非易失性存储设备的存储系统和对所述存储系统编程的方法。
背景技术
半导体存储设备根据其工作特性可以被分类为易失性和非易失性。易失性存储设备在所施加的电力消失时丢失所存储的数据，并且包括静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）等。非易失性存储设备能够在所施加的电力消失时保持所存储的数据，并且包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、诸如快闪存储器的电可擦除和可编程ROM（EEPROM）、相变RAM（PRAM）、磁RAM（MRAM）、电阻RAM（RRAM）、铁电RAM（FRAM）等。
快闪存储器已经成为特别重要的类型的非易失性存储器，并且包括NOR类型和NAND类型。
近年来，提出了所谓的三维存储器架构和结构，以进一步提高快闪存储器的集成密度。总的来说，三维快闪存储器包括存储单元被堆叠在主基底上的一个或多个半导体结构。与传统的二维（或平面）存储器相比，三维存储器提供了集成和成本上的优势。然而，必须提高三维存储器的可靠性。
发明内容
在一个实施例中，本发明构思提供了一种用于存储系统的编程方法，所述存储系统包括三维非易失性存储器和随机存取存储器，所述三维非易失性存储器具有页缓冲器和沿行方向布置的多级存储单元。所述方法包括：接收外部提供的编程数据，确定所接收的编程数据是否是与存储单元相关联并且对应于多页数据的全部数据，以及当确定所接收的编程数据是全部数据时，通过将所述多页数据加载到页缓冲器，然后将所述多页数据的比特从页缓冲器同时编程到存储单元，来对所述编程数据编程，否则将所接收的编程数据存储在随机存取存储器中。
在另一实施例中，本发明构思提供了一种用于存储系统的编程方法,该存储系统包括控制器、具有页缓冲器和沿行方向布置的多级存储单元的三维非易失性存储器、以及随机存取存储器。该方法包括：在控制器中接收外部提供的多页编程数据；将所接收的编程数据存储在随机存取存储器中，直到存储在随机存取存储器中的所接收的编程数据是与存储单元相关联并且对应于多页数据的全部数据为止；将该多页数据加载到页缓冲器中，并且将所述多页数据从页缓冲器同时编程到存储单元中。
在另一实施例中，本发明构思提供一种用于存储系统的编程方法,该存储系统包括控制器、具有页缓冲器和沿行方向布置的N比特存储单元的三维非易失性存储器、以及随机存取存储器。该方法包括：在控制器中接收N比特数据的第一比特，并且将该N比特数据的第一比特存储在随机存取存储器中；在将该N比特数据的第一比特存储在随机存取存储器中之后，在控制器中接收N比特数据的第二比特，其中，该N比特数据的至少第一比特和第二比特的组合是与存储单元相关联并且对应于多页数据的全部数据；将所述多页数据加载到页缓冲器中，其中，将所述多页数据加载到页缓冲器中包括：将该N比特数据的第一比特从随机存取存储器传递到页缓冲器中，并且将该N比特数据的第二比特通过绕开随机存取存储器而直接从控制器传递到页缓冲器中；以及将所述多页数据从页缓冲器同时编程到存储单元中。
在另一实施例中，本发明构思提供一种用于存储系统的编程方法,该存储系统包括控制器、具有页缓冲器和沿行方向布置的N比特存储单元的三维非易失性存储器、以及随机存取存储器。该方法包括：在控制器中接收N比特数据的第一比特，将该N比特数据的第一比特直接加载到页缓冲器中而不经过随机存取存储器，然后将该N比特数据的第一比特编程到存储单元中；在将该N比特数据的第一比特编程到存储单元中之后，在控制器中接收N比特数据的第二比特，并且将该N比特数据的第二比特存储在随机存取存储器中；在将该N比特数据的第二比特存储在随机存取存储器中之后，将该N比特数据的第二比特从随机存取存储器传递到页缓冲器；在控制器中接收N比特数据的第三比特，将该N比特数据的第三比特直接加载到页缓冲器中而不经过随机存取存储器，其中，该N比特数据的第一比特、第二比特和第三比特的组合是与存储单元相关联的全部数据并且对应于多页数据；以及将该N比特数据的第二比特和第三比特从页缓冲器同时编程到存储单元中。
在另一实施例中，本发明构思提供一种用于存储系统的编程方法,该存储系统包括控制器、具有页缓冲器和沿行方向布置的N比特存储单元的三维非易失性存储器、以及随机存取存储器。该方法包括：在控制器中接收N比特数据的第一比特，并且将该N比特数据的第一比特存储在随机存取存储器中；在控制器中接收N比特数据的第二比特，并且将该N比特数据的第二比特存储在随机存取存储器中；将N比特数据的第一比特和第二比特同时从随机存取存储器加载到页缓冲器中，然后将N比特数据的第一比特和第二比特同时从页缓冲器编程到存储单元中；在将N比特数据的第一比特和第二比特同时从页缓冲器编程到存储单元中之后，在控制器中接收N比特数据的第三比特，将该N比特数据的第三比特存储在随机存取存储器中，将该N比特数据的第三比特从随机存取存储器加载到页缓冲器中，然后将该N比特数据的第三比特从页缓冲器编程到存储单元中，其中，该N比特数据的第一比特、第二比特和第三比特的组合是与存储单元相关联的全部数据并且对应于多页数据。
附图说明
当参考附图考虑以下描述时，本发明构思的上述和其他目的和特征将变得更加明显。
图1是示出根据本发明构思的实施例的存储系统的框图。
图2是总体上概述根据本发明构思的实施例的编程方法的流程图。
图3是进一步示出图1的三维非易失性存储器1100的框图。
图4是进一步示出图3的存储单元阵列（memory cell array）中的多个存储块中的一个存储块的电路图。
图5是示出图4的存储块的一种可能结构的透视图。
图6是示出连接到图4的存储块中的字线的存储单元的页结构的图。
图7是概述根据本发明构思的实施例的编程方法的流程图。
图8是进一步示出被控制以执行根据图7的方法的编程操作的、图1的存储系统的图。
图9是示出在三维非易失性存储器的编程操作期间施加的电压的图。
图10是示出在三维非易失性存储器的编程操作期间施加的电压的编程效果的图。
图11是概述在图1的系统内使用随机存取存储器作为缓冲器的编程方案的流程图。
图12和图13是进一步示出图1的存储系统根据图11的编程方法执行编程操作的实施例的图。
图14是概述根据本发明构思的实施例的使用图1的随机存取存储器的另一缓冲器编程方法的流程图。
图15和图16是进一步示出图1的存储系统根据图14的编程方法执行编程操作的实施例的图。
图17是概述根据本发明构思的实施例的使用图1的随机存取存储器的另一缓冲器编程方法的流程图。
图18是进一步示出图1的存储系统根据图17的编程方法执行编程操作的实施例的图。
图19是概述根据本发明构思的实施例的使用图1的随机存取存储器的另一缓冲器编程方法的流程图。
图20和图21是进一步示出图1的存储系统根据图19的编程方法执行编程操作的实施例的图。
图22是进一步示出图3的页缓冲器单元之一的框图。
图23、图25、图27、图29和图31是示出在与本发明构思的某些实施例有关的编程期间可从控制器传递到三维非易失性存储器的信号示例的各个时序图。
图24、图26、图28和图30是列出与某些示例编程顺序对应的三维非易失性存储器的编程寻址方案的各个表。
图32、图33和图34是示出根据本发明构思的某些实施例的各个存储系统的框图。
图35是示出根据本发明构思的实施例的存储卡的图。
图36是示出根据本发明构思的实施例的固态驱动器（SSD）的图。
图37是示出根据本发明构思的实施例的计算系统的框图。
具体实施方式
现在将参照附图以某些附加的细节描述本发明构思的实施例。然而，本发明构思能够以许多不同形式来体现，并且不应当被解释为仅限于所阐述的实施例。相反，作为示例来提供这些实施例，使得本公开会彻底和完整，并且将向本领域的技术人员充分传达本发明构思的构思。因此，对于本发明构思的一些实施例，不描述已知的过程、元素和技术。除非另外说明，否则在书面描述和附图中相同的附图标记自始至终表示相同的元件。在图中，为清楚起见，可能夸大了层和区域的尺寸和相对尺寸。
应该理解：虽然此处可能使用术语“第一”、“第二”、“第三”等等来描述各个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一个区域、层或部分区分开来。因此，可以将下面讨论的第一元件、组件、区域、层或部分称为第二元件、组件、区域、层或部分，而不会脱离本发明构思的教导。
为易于描述，这里可能使用空间相对术语，例如“在…之下”、“在…下面”、“下部”、“在…下方”、“在…之上”、“上部”等等来描述如附图中所示的一个元件或者特征与另一元件或特征的关系。应该理解，这些空间相对术语旨在除了图中所描绘的方位外还包含使用或操作中的设备的不同方位。例如，如果将图中的设备翻转，则被描述为“在”另一元件或特征“下面”或“之下”或“下方”的元件将定位在另一元件或特征的“上面”。因此，示例性术语“在…之下”和“在…下方”可以包含“在…上面”和“在…下面”两个方位。可以使该设备朝向其它方向(旋转90度或者处于其它方位)，并且相应地理解这里所使用的空间相对描述文字。此外，还将理解，当一层被称为在两层“之间”时，这两层之间可以只有一层，或者也可以存在一个或更多个中间层。
这里所使用的术语仅用于描述特定实施例的目的，而不意欲作为本发明构思的限制。如这里所使用的，单数形式“一”、“一个”、“该”旨在同样包括复数形式，除非上下文清楚地给出相反的指示。还将理解，术语“包含”和/或“包括”当在本说明书中使用时指示所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或更多个其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。如这里所使用的，术语“和/或”包括一个或更多个关联的列出项的任何和所有组合。此外，术语“示例的”意图是指代示例或说明。
应该理解，当称元件或者层在另一元件或层“上”，“连接到”、“耦接到”或“邻近”另一元件或层时，其可以直接在另一元件或层上，连接到、耦接到或邻近另一元件或层，或者可以存在居间的元件或层。相反，当称一个元件“直接在”另一元件“上”，“直接连接到”、“直接耦接到”或“紧邻”另一元件或层时，不存在居间的元件或层。
除非另有规定，否则这里所使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员所普遍理解的含义相同的含义。还应该理解，诸如常用的词典中所定义的术语之类的术语应该解释为具有与它们在相关领域的上下文和/或本说明书中的含义一致的含义，而不应从理想化或者过分形式的意义上解释，除非这里明确如此定义。
图1是总体上示出根据本发明构思的实施例的存储系统的框图。参照图1，存储系统1000可以包括三维非易失性存储器1100、随机存取存储器1200和控制器1300。
三维非易失性存储器1100可以从控制器1300接收控制信号CTRL、命令CMD和地址ADDR，并且与控制器1300交换数据。三维非易失性存储器1100可以包括多个存储单元，所述多个存储单元沿行方向和列方向以及沿与基底垂直的高度方向布置。也就是说，三维非易失性存储器1100可以具有三维结构。三维非易失性存储器1100可以包括ROM、PROM、EPROM、EEPROM、快闪存储器、PRAM、MRAM、ReRAM或FRAM中的至少一个。为了易于描述，将使用快闪存储器（具体地，三维NAND快闪存储器）来描述本发明构思。然而，本发明构思不限于此。
随机存取存储器1200可以从控制器1300接收控制信号CTRL、命令CMD和地址ADDR，并且与控制器1300交换数据。随机存取存储器1200可以包括DRAM、SRAM、PRAM、MRAM、RRAM或FRAM中的至少一个。
控制器1300可以控制三维非易失性存储器1100和随机存取存储器1200。控制器1300可以与外部设备EX通信。例如，控制器1300可以与外部主机通信。控制器1300可以在三维非易失性存储器1100或随机存取存储器1200处将从外部设备EX接收的数据编程，并且可以将从三维非易失性存储器1100或随机存取存储器1200读取的数据输出到外部设备EX。
图2是概述根据本发明构思的实施例的编程方法的流程图。首先，接收多页数据（S110）。该多页数据可以包括要在沿行方向布置的存储单元处编程的数据。该多页数据可以包括要在存储单元处编程的两个或更多比特。例如，该多页数据可以包括要在沿行方向布置的存储单元处编程的最低有效比特到最高有效比特。
然后，可以将该多页数据编程到沿行方向布置的存储单元中（S120）。可以将该多页数据同时编程到沿行方向布置的存储单元中。
图3是进一步示出根据本发明构思的某些实施例的图1的三维非易失性存储器1100的框图。参照图1和3，三维非易失性存储器1100可以包括存储单元阵列1110、地址解码器1120、页缓冲器1130和控制逻辑1140。
存储单元阵列1110可以通过字线WL、串选择线SSL和地选择线GSL连接到地址解码器1120，并且可以通过位线BL连接到页缓冲器1130。存储单元阵列1110可以包括多个存储块BLK1至BLKz，每个存储块包括多个存储单元。在存储块BLK1至BLKz中的每一个中，存储单元可以沿行方向和列方向以及沿垂直于基底的高度方向布置在基底上，以便具有三维结构。每个存储单元可以存储两个或更多比特。
地址解码器1120可以通过字线WL、串选择线SSL和地选择线GSL连接到存储单元阵列1110。地址解码器1120可以响应于控制逻辑1140的控制而操作。地址解码器1120可以从外部设备接收地址ADDR。
地址解码器1120可以被配置为将输入的地址ADDR的行地址解码。地址解码器1120可以使用解码后的行地址选择字线WL、串选择线SSL和地选择线GSL。地址解码器1120可以被配置为将输入的地址ADDR的列地址解码。解码后的列地址DCA可以被传递给页缓冲器1130。例如，地址解码器1120可以包括诸如行解码器、列解码器、地址缓冲器等的组件。
页缓冲器1130可以通过位线BL连接到存储单元阵列1110。页缓冲器1130可以响应于控制逻辑1140的控制而操作，页缓冲器1130可以响应于解码后的列地址DCA而选择位线BL。
页缓冲器1130可以从控制器1300接收数据以便将其写在存储单元阵列1110处。页缓冲器1130可以从存储单元阵列1110读取数据以便将其传递给控制器1300。页缓冲器1130可以从存储单元阵列1110的第一存储区域读取数据，以便将其写在存储单元阵列1110的第二存储区域处。例如，页缓冲器1130可以配置为执行回拷（copy-back）操作。
页缓冲器1130可以包括多个页缓冲器单元PU，其分别连接到位线BL。页缓冲器单元PU可以在编程操作对位线BL施加偏压，并且在读取操作感测位线BL的电压。
控制逻辑140可以连接到地址解码器1120和页缓冲器1130。控制逻辑1140可以配置为控制三维非易失性存储器1100的整体操作。控制逻辑140可以响应于从外部设备传递的控制信号CTRL和命令CMD而操作。
图4是进一步示出形成图3的存储单元阵列的多个存储块中的一个存储块的电路图。参照图4，存储块可以包括单元串（cell string）CS11、CS12、CS21和CS22。单元串CS11、CS12、CS21和CS22中的每一个可以包括串选择晶体管SST、地选择晶体管GST、以及连接在串选择晶体管SST和地选择晶体管GST之间的存储单元MC1至MC6。
在单元串CS11、CS12、CS21和CS22中，地选择晶体管GST的控制栅极可以共同连接到地选择线GSL。地选择晶体管GST的一端可以分别与存储单元MC1连接。地选择晶体管GST的另一端可以共同连接到公共源极线CSL。
在单元串CS11、CS12、CS21和CS22中，存储单元MC1可以共同连接到字线WL1，存储单元MC2可以共同连接到字线WL2，存储单元MC3可以共同连接到字线WL3，存储单元MC4可以共同连接到字线WL4，存储单元MC5可以共同连接到字线WL5，存储单元MC6可以共同连接到字线WL6。
单元串CS11和CS12中的串选择晶体管SST的控制栅极可以连接到串选择线SSL1，并且单元串CS21和CS22中的串选择晶体管SST的控制栅极可以连接到串选择线SSL2。
单元串CS11和CS21中的串选择晶体管SST的一端可以连接到位线BL1，并且单元串CS11和CS21中的串选择晶体管SST的另一端可以连接到存储单元MC6。单元串CS12和CS22中的串选择晶体管SST的一端可以连接到位线BL2，并且单元串CS12和CS22中的串选择晶体管SST的另一端可以连接到存储单元MC6。
下面，将定义行、列和高度以便进行简要描述。串选择线SSL1和SSL2延伸所沿的方向可以是行方向。单元串CS11和CS12可以沿行方向布置以形成第一行。单元串CS21和CS22可以沿行方向布置以形成第二行。
位线BL1和BL2延伸所沿的方向可以是列方向。单元串CS11和CS21可以沿列方向布置以形成第一列。单元串CS12和CS22可以沿列方向布置以形成第二列。
从地选择晶体管GST到串选择晶体管SST的方向可以是高度。
存储单元MC1到MC6可以形成三维结构，在该三维结构中，存储单元MC1到MC6沿行方向和列方向布置，并且沿高度方向堆叠。相同高度处的存储单元可以共同连接到字线。不同高度处的存储单元可以连接到不同的字线。相同行中的串选择晶体管SST可以共同连接到一条串选择线SSL1或SSL2，不同行中的串选择晶体管SST可以独立地共同连接到串选择线SSL1和SSL2。相同列中的串选择晶体管SST可以连接到相同的位线BL1或BL2，不同列中的串选择晶体管SST可以独立地连接到不同的位线BL1和BL2。
存储单元MC1到MC6中的每一个可以存储两个或更多比特。也就是说，存储单元MC1到MC6可以是多级单元。
在示例实施例中，在图4中示出了存储块BLKa包括4个单元串CS11、CS12、CS21和CS22的示例。然而，存储块BLKa中的单元串的数目可以不限于本公开。可以沿行或列方向提供两个或更多单元串。在示例实施例中，给出了每个单元串包括6个存储单元MC1到MC6的示例。然而，每个单元串中的存储单元的数目可以不限于本公开。每个单元串可以沿高度方向包括两个或多个存储单元。
在示例实施例中，在图4中示出了地选择晶体管GST可以共同连接到一条地选择线GSL的示例。然而，如同串选择晶体管SST那样，可以改变存储块BLKa的结构，使得相同行中的地选择晶体管GST共同连接到一条地选择线，不同行中的地选择晶体管GST连接到不同的地选择线。
在示例实施例中，在图4中示出了每个单元串包括一个串选择晶体管SST和一个地选择晶体管GST的示例。然而，每个单元串可以配置为包括两个或更多串选择晶体管或者两个或更多地选择晶体管。
每个单元串中的存储单元MC1到MC6中的至少一个可以被用作伪（dummy）存储单元。
图5是示出用于实现图4的存储块的一种可能结构的透视图。参照图4和5，可以在基底111中提供沿行方向延伸的多个公共源极区CSR。所述公共源极区CSR可以沿列方向彼此隔开。所述公共源极区CSR可以被共同连接在一起以形成公共源极线。所述公共源极区CSR可以包括n型半导体材料。
在所述公共源极区CSR之间，可以在基底111上沿着高度方向（即，垂直于基底111的方向）依序提供多个绝缘材料112和112a。绝缘材料112和112a可以沿高度方向隔开。绝缘材料112和112a可以包括诸如半导体氧化物薄膜的绝缘材料。与基底111接触的绝缘材料112a在厚度上可以比其他绝缘材料112的厚度薄。
在所述公共源极区CSR之间，可以将多个支柱PL布置为沿行方向和列方向彼此隔开，并且沿高度方向穿过多个绝缘材料112和112a。例如，支柱PL可以穿过绝缘材料112和112a与基底111接触。每个支柱PL可以包括沟道（channel）薄膜114和内部材料115。沟道薄膜114可以分别包括p型半导体材料或本征半导体材料。内部材料115可以分别包括绝缘材料或气隙。
在所述公共源极区CSR之间，可以在绝缘材料112和112a以及支柱PL的暴露表面上提供信息存储薄膜116。信息存储薄膜116可以通过捕获或释放电荷来存储信息。信息存储薄膜116可以包括ONA（氧化物－氮化物－铝）或ONO（氧化物－氮化物－氧化物）。
在所述公共源极区CSR之间以及在绝缘材料112和112a之间，可以在信息存储薄膜116的暴露表面上提供导电材料CM1到CM8。导电材料CM1到CM8中的导电材料CM8可以被串选择线切口（cut）分开。串选择线切口可以沿行方向延伸以便沿列方向将导电材料CM8分开。导电材料CM1到CM8可以分别包括金属导电材料。
可以去除放置在绝缘材料112和112a中的最上层处的绝缘材料的上表面上提供的信息存储薄膜116。例如，可以去除在绝缘材料112和112a的各侧中与支柱PL相对的各侧上提供的信息存储薄膜116。
可以分别在多个支柱PL上提供多个漏极320。漏极320可以包括n型半导体材料（例如硅）。漏极320可以延伸到支柱PL的沟道薄膜114的上侧。
沿列方向延伸的位线BL可以被提供在漏极320上，以便沿行方向彼此隔开。位线BL可以与漏极320耦接。在示例实施例中，漏极320和位线BL可以经由接触插头（contactplug）（未示出）连接。位线BL可以分别包括金属导电材料。
所述多个支柱PL可以与信息存储薄膜116和所述多个导电材料CM1到CM8一起形成多个单元串(cell string)。每个支柱PL可以与信息存储薄膜116和相邻的导电材料CM1到CM8一起形成一个单元串。
导电材料CM1可以充当地选择线GSL以及地选择晶体管GST的控制栅极。信息存储薄膜116和沟道薄膜114的与导电材料CM1相邻的部分可以充当阻断绝缘薄膜、电荷捕获薄膜、隧穿绝缘薄膜和沟道。
导电材料CM2可以被用作字线WL1并且可以被用作存储单元MC1的控制栅极。导电材料CM3可以被用作字线WL2并且可以被用作存储单元MC2的控制栅极。导电材料CM4可以被用作字线WL3并且可以被用作存储单元MC3的控制栅极。导电材料CM5可以被用作字线WL4并且可以被用作存储单元MC4的控制栅极。导电材料CM6可以被用作字线WL5并且可以被用作存储单元MC5的控制栅极。导电材料CM7可以被用作字线WL6并且可以被用作存储单元MC6的控制栅极。
导电材料CM8可以被用作串选择线SSL1和SSL2并且可以被用作串选择晶体管SST的控制栅极。
存储单元MC1到MC6可以具有三维结构，以便沿行方向和列方向被布置在基底111上，并且沿垂直于基底111的高度方向被堆叠。
图6是示出连接到图4所示的字线之一的一组存储单元的一种可能的页结构的图。在某些实施例中，存储单元MC1到MC6中的每一个可以配置为存储最低有效比特（LSB）、中间有效比特（CSB）和最高有效比特（MSB）。然而，每个存储单元存储的比特数目不限于三个。例如，其他存储单元可以配置为存储两个、四个或超过四个比特。
参照图4到6，存储在属于第一行的存储单元MC1中的LSB可以形成LSB页，该存储单元MC1连接到字线WL1，存储在该存储单元MC1中的CSB可以形成CSB页，存储在该存储单元MC1中的MSB可以形成MSB页。
存储在属于第二行的存储单元MC1中的LSB可以形成LSB页，该存储单元MC1连接到字线WL1，存储在该存储单元MC1中的CSB可以形成CSB页，存储在该存储单元MC1中的MSB可以形成MSB页。
也就是说，存储在一行中的每个存储单元中的比特可以形成单页。一行中的存储单元可以形成多页，所述多页包括多个单页。所述多页可以表示在一行中的存储单元处编程的所有单页。
图7是概述根据本发明构思的实施例的编程方法的流程图。参照图1、3和7，接收编程数据（S210）。例如，可以将编程数据从外部设备提供给控制器1300。
接下来，对所接收的编程数据是否对应于要编程到沿行方向布置的存储单元的全部数据进行确定（S220）。在此上下文中，术语“全部数据”用来表示要编程到存储单元的所有数据。因此，当一个存储单元被配置为存储N个比特时，全部数据将包括要编程到该存储单元的所有N个比特。在假设的工作示例中，全部数据包括要编程到各个存储单元的LSB、CSB和MSB。
控制器1300可以基于由外部设备提供的对应地址（例如逻辑地址）来确定编程数据的性质。在某些实施例中，控制器1300可以将输入的地址转换为物理地址，并且基于导出的物理地址确定编程数据的性质。
如果所述编程数据不是全部数据（S220＝否），则执行缓冲器编程操作（S230）。可以使用图1的随机存取存储器1200执行缓冲器编程。将参照下面的若干实施例来以附加的细节描述该缓冲器编程操作。
如果所述编程数据是全部数据（S220＝是），则将该全部数据（即，多页数据）加载到三维非易失性存储器1100的页缓冲器1130中，而不经过随机存取存储器1200（S240）。控制器1300随后可以将该多页数据传递到三维非易失性存储器1100，三维非易失性存储器1100可以将该多页数据加载到页缓冲器1130中。
然后，可以将加载到页缓冲器1130的多页数据同时编程到沿三维非易失性存储器1100的行方向布置的存储单元中（S250）。三维非易失性存储器1100可以在沿行方向布置的存储单元处将所加载的多页数据同时编程。
图8是示出图1的存储系统根据图7中的编程方法执行编程操作的示例的图。参照图7和8，可以从外部设备（EX）依序接收编程数据PD1、PD2和PD3。编程数据PD1、PD2和PD3可对应于多页数据。例如，可以依序接收LSB数据PD1、CSB数据PD2和MSB数据PD3。可以接收要在沿行方向布置的存储单元处编程的全部数据。
可以将LSB数据PD1、CSB数据PD2和MSB数据PD3直接加载到三维非易失性存储器1100的页缓冲器1130中，而不经过随机存取存储器1200。可以在沿行方向布置的存储单元处将直接加载到页缓冲器1130中的LSB数据PD1、CSB数据PD2和MSB数据PD3同时编程。
图9是示出在三维非易失性存储器的编程操作期间可以施加的电压的图。在图9中，水平轴可以表示时间T，垂直轴可以表示电压V。参照图4和9，可以将编程电压VPGM施加到字线WL1至WL6中所选择的一条字线。在施加编程电压VPGM之后，可以将验证电压VFY到VFY7依序施加到所选字线。验证电压VFY1到VFY7可以是要同时对多页数据编程的电压。验证电压VFY1到VFY7可以是用来确定存储单元的阈值电压是否达到目标电平的电压。
如果在依序施加验证电压VFY1到VFY7之后存在编程失败的存储单元，则可以将编程电压VPGM再次施加到所选字线。在这种情况下，可以将编程电压VPGM的电平增大一增量ΔV。然后，可以将验证电压VFY1到VFY7依序施加到所选字线。
可以迭代地施加编程电压VPGM和验证电压VFY1到VFY7，直到存储单元编程通过为止。同样，每当迭代地施加编程电压VPGM时，就可以将编程电压VPGM的电平增大一增量ΔV。也就是说，可以执行递增阶跃脉冲编程(Incremental Step Pulse Programming)。
图10是示出根据图9中的方法编程的存储单元阈值电压的变化的图。在图10中，水平轴可以表示阈值电压，垂直轴可以表示存储单元的编号（number）。也就是说，图10示出存储单元MC的阈值电压分布的变化。
参照图9和10，可以将具有擦除状态E1的存储单元分别编程为擦除状态E2和编程状态P1到P7。
被编程为擦除状态E2（或未被编程）的存储单元可以被禁止编程。被编程为编程状态P1的存储单元可以在它们的阈值电压达到验证电压VFY1之后被禁止编程。被编程为编程状态P2的存储单元可以在它们的阈值电压达到验证电压VFY2之后被禁止编程。被编程为编程状态P3的存储单元可以在它们的阈值电压达到验证电压VFY3之后被禁止编程。被编程为编程状态P4的存储单元可以在它们的阈值电压达到验证电压VFY4之后被禁止编程。被编程为编程状态P5的存储单元可以在它们的阈值电压达到验证电压VFY5之后被禁止编程。被编程为编程状态P6的存储单元可以在它们的阈值电压达到验证电压VFY6之后被禁止编程。被编程为编程状态P7的存储单元可以在它们的阈值电压达到验证电压VFY7之后被禁止编程。
当将存储单元从擦除状态E1编程为编程状态P1到P2时可能发生耦合。为了防止这样的耦合无意地改变相邻存储单元的阈值电压，某些传统的NAND快闪存储器可以依序将LSB、CSB和MSB数据编程。在这种情况下，由于可以减小由一次编程（once programming）产生的阈值电压的变化，因此可以减小耦合效应。相应地，可以减小相邻存储单元的阈值电压的变化。
如图4所示，在存储块BLKa中处于相同高度的存储单元可以共同连接到一条字线。也就是说，共享一条字线。在这种情况下，当对第一行的单元串CS11和CS12执行编程操作时，第二行的单元串CS21和CS22可能经受编程电压和通过电压导致的压力（stress）。假设图4的结构，如果依序对LSB、然后CSB、再然后MSB编程，则与平面NAND快闪存储器中的类似编程情形相比，目标存储单元经历的编程操作的数目（NOP）将呈指数增长。
在本发明构思的实施例的上下文内，可以使用“一次编程(once programming)”方案同时将LSB、CSB和MSB数据编程。因此，可以减少施加到存储单元的编程操作的数目。结果，减轻了存储单元的疲劳，并且提高了存储系统1000的可靠性。
如图5所示，信息存储薄膜116可以被导电材料CM2到CM7围绕，所述导电材料CM2到CM7被用作字线WL1到WL6并且用作存储单元MC1到MC6的控制栅极。导电材料CM2到CM7可以充当电磁屏蔽。尽管存储单元的阈值电压变化，但是充当电磁屏蔽的导电材料CM2到CM7可以阻断耦合的影响。因此，如图9所示，尽管存储单元的阈值电压急剧变化，但是相邻存储单元的阈值电压可以不变。
也就是说，如图5所示，由于导电材料CM2到CM7被用作围绕存储单元MC1到MC6的信息存储薄膜116的电磁屏蔽，可以将LSB、CSB和MSB同时编程，而不会引起由于耦合导致的阈值电压变化。在图4和5所示的存储块BLKa的结构中，由于将LSB、CSB和MSB同时编程，因此可以减少施加到存储单元的编程操作的数目（NOP）。通过使用随机存取存储器1200作为缓冲器来存储编程数据，可以实现具有提高的可靠性的图1的存储系统1000，并且可以根据多页单元执行对三维非易失性存储器1100的编程。
图11是概述可应用于本发明构思的某些实施例的、使用图1的随机存取存储器1200的缓冲器编程方法的流程图。共同地参考图1、3和11，接收编程数据（S310）。根据前面的讨论，所接收的编程数据的大小可以小于所定义的全部数据的大小。可以将编程数据从外部设备EX提供给控制器1300。
现在，将编程数据存储在随机存取存储器1200中（S320）。可以使用控制器1300来将编程数据存储在随机存取存储器1200中。
现在，对积存在随机存取存储器1200中的数据是否是全部数据（即，要编程到沿行方向布置的存储单元的所有数据）进行确定（S330）。例如，当一个存储单元存储N个比特时，对是否已经接收了要编程到沿行方向布置的每个存储单元的全部N个比特进行确定。可以使用控制器1300来确定积存在随机存取存储器1200中的数据是否对应于全部数据。
如果积存在随机存取存储器1200中的数据是全部数据（即，多页数据）（S330＝是），则随后将在随机存取存储器1200处积存的多页数据加载到三维非易失性存储器1100的页缓冲器1130（S340）。然后，可以将加载到页缓冲器1130的多页数据同时编程到三维非易失性存储器1100的存储单元中（S350）。
在所述实施例中，在将积存在随机存取存储器1200中的多页数据编程到三维非易失性存储器1100的存储单元中之后，可以例行地从随机存取存储器1200中删除该数据。
图12是进一步示出图1的存储系统根据图11的编程方法执行编程操作的实施例的图。参照图11和12，可以使用控制器1300来将从外部设备EX接收的编程数据PD1、PD2和PD3存储在随机存取存储器1200中。所接收的编程数据PD1、PD2和PD3的大小可以小于“全部”多页数据的大小。然而，在某些实施例中，编程数据PD1、PD2和PD3可以分别对应于要编程到沿行方向布置的三维非易失性存储器1100的存储单元的LSB数据、CSB数据和MSB数据。可以独立地接收LSB、CSB和MSB数据PD1、PD2和PD3，并且不需要同时接收它们。
可以使用控制器1300来将独立接收的LSB、CSB和MSB数据PD1、PD2和PD3存储在随机存取存储器1200中。因此，可以使用控制器1300来将从外部设备EX接收的数据存储在随机存取存储器1200中，使得积存在随机存取存储器1200中的所有数据组成所定义的多页数据的集合。
如果将MSB数据PD3存储在随机存取存储器1200中，则积存在随机存取存储器1200处的数据PD1、PD2和PD3可以对应于多页数据。如果积存在随机存取存储器1200处的数据PD1、PD2和PD3对应于多页数据，则控制器1300可以将积存在随机存取存储器1200处的数据PD1、PD2和PD3传递到三维非易失性存储器1100。
可以将传递到三维非易失性存储器1100的数据PD1、PD2和PD3加载到页缓冲器1130。然后，三维非易失性存储器1100可以在一行中的存储单元处对加载的数据PD1、PD2和PD3同时编程。
在图12中，描述了从外部设备EX接收的数据是单页数据的示例。然而，从外部设备EX接收的数据不需要限于单页数据。如果存储在随机存取存储器1200中的数据对应于多页数据，则控制器1300可以在三维非易失性存储器1100处将积存在随机存取存储器1200处的数据编程，而无论从外部设备EX接收的数据的大小是多少。
图13是示出图1的存储系统根据图11的编程方法执行编程操作的另一实施例的图。参照图11和13，可以将LSB数据PD1存储在随机存取存储器1200中。当将CSB数据PD2存储在随机存取存储器1200中时，可以将存储在随机存取存储器1200中的LSB数据PD1加载到三维非易失性存储器1100的页缓冲器1130。当将MSB数据PD3存储在随机存取存储器1200中时，可以将存储在随机存取存储器1200中的CSB数据PD2加载到三维非易失性存储器1100的页缓冲器1130。可以将存储在随机存取存储器1200中的MSB数据PD3加载到三维非易失性存储器1100的页缓冲器1130。然后，可以将加载到页缓冲器1130上的LSB、CSB和MSB数据PD1、PD2和PD3同时编程到三维非易失性存储器1100的存储单元（例如，存储单元阵列1110的沿行方向布置的存储单元）。
当将页数据存储在随机存取存储器1200中时，可以将存储在随机存取存储器1200中的页数据加载到三维非易失性存储器1100的页缓冲器1130。在某些实施例中，将页数据PD1、PD2和PD3存储在随机存取存储器1200所在的时间段和将页数据从随机存取存储器1200加载到三维非易失性存储器1100的页缓冲器1130所在的时间段可以重叠。也就是说，可以减少将数据加载到三维非易失性存储器1100的页缓冲器1130所需的总时间。
图14是概述与三维非易失性存储器相关地使用利用图1的随机存取存储器的缓冲器编程方法的另一实施例的流程图。共同地参考图1、3和14，接收编程数据（S410）。所接收的编程数据的大小可以小于或等于与全部数据对应的大小。这里，再次假设“全部数据”是要编程到沿行方向布置的一组存储单元的数据。如前面那样，可以将编程数据从外部设备EX提供给控制器1300。
对所接收的编程数据以及积存在随机存取存储器1200中的数据是否全部数据（即，所接收的编程数据和积存在随机存取存储器1200中的数据是否对应于所定义的多页数据的集合）进行确定（S420）。这里，假设一个存储单元被配置为存储N个比特。因此，当要编程到沿行方向布置的每个存储单元的（N-1）个比特被积存在随机存取存储器1200中并且接收到第N比特时，可以做出全部数据的肯定性确定（S420=是）。同样，可以使用控制器1300来确定包括积存在随机存取存储器1200中的数据和从外部设备EX接收的编程数据的全部数据是否是显然的。
如果积存在随机存取存储器1200中的数据和从外部设备EX接收的编程数据不对应于全部数据（即，所述数据不对应于所定义的多页数据）（S420=否），则只将该编程数据存储在随机存取存储器1200中（S430）。可以使用控制器1300来将编程数据存储在随机存取存储器1200中。
然而，如果积存在随机存取存储器1200中的数据和从外部设备EX接收的编程数据对应于多页数据（S420=是），则可以将积存在随机存取存储器1200中的数据加载到三维非易失性存储器1100的页缓冲器1130（S440）。并且，可以将所接收的编程数据加载到三维非易失性存储器1100的页缓冲器1130（S450）。可以使用控制器1300来将积存在随机存取存储器1200中的数据以及所接收的编程数据传递到三维非易失性存储器1100。以这一方式，可以将多页数据加载到页缓冲器1130。
然后，可以将加载到页缓冲器1130的多页数据同时编程到沿行方向布置的三维非易失性存储器1100的存储单元阵列1110的存储单元（S460）。
图15是示出图1的存储系统根据图14的编程方法执行编程操作的实施例的图。参照图14和15，可以将LSB页数据PD1和CSB页数据PD2从外部设备EX一起或独立地提供给控制器1300。可以与外部设备EX无关地将LSB页数据PD1和CSB页数据PD2提供给控制器1300。
当接收到LSB页数据PD1时，输入数据和积存在随机存取存储器1200处的数据可能不对应于多页数据。因此，控制器1300可以将LSB页数据PD1存储在随机存取存储器1200处。
当接收到CSB页数据PD2时，输入数据和积存在随机存取存储器1200处的数据可能不对应于多页数据。因此，控制器1300可以将CSB页数据PD2存储在随机存取存储器1200处。
当接收到MSB页数据PD3时，输入数据和积存在随机存取存储器1200处的数据可能对应于多页数据。因此，控制器1300可以将积存在随机存取存储器1200处的LSB和CSB页数据PD1和PD2传递给三维非易失性存储器1100。此外，控制器1300可以将从外部设备EX输入的MSB页数据PD3直接传递到三维非易失性存储器1100而不经过随机存取存储器1200。
三维非易失性存储器1100可以将输入的多页数据PD1、PD2和PD3加载到页缓冲器1130上。可以在沿行方向布置的存储单元阵列1110的存储单元处将加载到页缓冲器1130上的多页数据PD1、PD2和PD3同时编程。
图16是示出图1的存储系统根据图14的编程方法执行编程操作的另一实施例的图。参照图14和16，可以将LSB页数据PD1和CSB页数据PD2从外部设备EX独立地提供给控制器1300。可以将CSB页数据PD2和MSB页数据PD3从外部设备一起提供给控制器1300。
当接收到LSB页数据PD1时，输入数据和积存在随机存取存储器1200处的数据可能不对应于多页数据。因此，控制器1300可以将LSB页数据PD1存储在随机存取存储器1200处。
当接收到CSB页数据PD2和MSB页数据PD3时，输入数据和积存在随机存取存储器1200处的数据可能对应于多页数据。因此，控制器1300可以将积存在随机存取存储器1200处的LSB页数据PD1传递给三维非易失性存储器1100。控制器1300可以将从外部设备EX输入的CSB页数据PD2和MSB页数据PD3直接传递到三维非易失性存储器1100而不经过随机存取存储器1200。
三维非易失性存储器1100可以将输入的多页数据PD1、PD2和PD3加载到页缓冲器1130上。可以在沿行方向布置的存储单元阵列1110的存储单元处将加载到页缓冲器1130上的多页数据PD1、PD2和PD3同时编程。
与参照图14、15和16描述的实施例一致，随机存取存储器1200可以配置为存储全部数据的一部分（例如所定义的多页数据的一部分）。因此，可以减小必须提供给图1的存储系统1000的随机存取存储器1200的存储容量（或大小）。
图17是示出使用图1的随机存取存储器的缓冲器编程方法的另一实施例的流程图。共同参照图1、3和17，接收编程数据（S510）。如前面那样，所接收的编程数据的大小可以小于或等于要在沿行方向布置的存储单元处编程的全部数据。
然后，对所接收的编程数据是否对应于所定义的多页数据的特定部分进行至少一次确定。在图17示出的示例中，例如，可以对所接收的数据是否对应于LSB页数据进行确定（S520），然后可以对所接收的数据是否对应于MSB页数据进行确定（S530）。
如果所接收的编程数据对应于LSB页数据（S520=是），则可以将编程数据直接加载到三维非易失性存储器1100的页缓冲器1130而不经过随机存取存储器1200（S521）。然后，可以将加载到页缓冲器1130的LSB页数据编程到沿行方向布置的存储单元（S525）。
如果所接收的编程数据不对应于LSB页数据（S520＝否），则对所接收的数据是否对应于MSB页数据进行确定（S530）。如果所接收的编程数据不对应于MSB页数据（S530＝否），即，如果输入的编程数据对应于CSB页数据，则将该CSB页数据存储在随机存取存储器1200中（S531）。
然而，如果所接收的编程数据对应于MSB页数据（S520＝是），则可以将积存在随机存取存储器1200中的数据直接加载到三维非易失性存储器1100的页缓冲器1130（S540），并且可以将所接收的编程数据加载到三维非易失性存储器1100的页缓冲器1130（S550）。因此，可以使用控制器1300来将积存在随机存取存储器1200处的CSB页数据和从外部设备EX接收的MSB页数据传递到三维非易失性存储器1100。三维非易失性存储器1100可以将CSB和MSB页数据加载到页缓冲器1130。
然后，可以将加载到页缓冲器1130上的CSB和MSB页数据同时编程到沿行方向布置的存储单元（S560）。
图18是示出图1的存储系统根据图17的编程方法执行编程操作的示例的图。参照图17和18，可以将LSB页数据PD1、CSB页数据PD2和MSB页数据PD3从外部设备EX独立地提供给控制器1300。
当接收到LSB页数据PD1时，控制器1300可以将输入的LSB页数据PD1直接加载到三维非易失性存储器1100的页缓冲器1130，而不经过随机存取存储器1200。可以在沿行方向布置的存储单元处将加载到页缓冲器1130上的LSB页数据PD1编程。
当接收到CSB页数据PD2时，控制器1300可以将输入的CSB页数据PD2存储在随机存取存储器1200处。
当接收到MSB页数据PD3时，控制器1300可以将积存在随机存取存储器1200处的CSB页数据PD2传递到三维非易失性存储器1100。此外，控制器1300可以将从外部设备EX提供的MSB数据PD3直接传递到三维非易失性存储器1100而不经过随机存取存储器1200。三维非易失性存储器1100可以将CSB和MSB页数据加载到页缓冲器1130。可以在沿行方向布置的存储单元阵列1110的存储单元处将加载到页缓冲器1130的CSB和MSB页数据PD2和PD3同时编程。
在所说明的实施例中，可以将多页数据中的单页数据存储在随机存取存储器1200中。因此，可以减少随机存取存储器1200的存储容量（或，大小）。
在所说明的实施例中，编程数据可以是单页数据的一部分，而不需要是整个单个数据。在这种情况下，可以使用控制器1300来存储单页数据的所接收的部分，直到接收到全部单页数据为止。
例如，当接收到LSB数据的第一部分时，可以使用控制器1300来将该部分LSB数据存储在随机存取存储器1200中。然后，当所接收的编程数据和积存在随机存取存储器1200中的数据对应于LSB页数据时，控制器1300可以将该编程数据和积存在随机存取存储器1200中的数据传递到三维非易失性存储器1100。可以将所接收的编程数据直接传递到三维非易失性存储器1100而不经过随机存取存储器1200。可以类似地管理CSB页数据和MSB页数据的接收。
图19是概述使用图1的随机存取存储器的缓冲器编程的另一实施例的流程图。共同参照图1、3和19，接收编程数据（S610）。如前面那样，所接收的编程数据的大小可以小于或等于要在沿行方向布置的存储单元处编程的全部数据。
对所接收的编程数据以及积存在随机存取存储器1200中的数据（“集合数据(collective data)”）是否对应于多页数据的第一部分进行确定（S620）。可以使用控制器1300来确定所述集合编程数据是否对应于多页数据的第一部分。例如，控制器1300可以确定所述集合编程数据是否对应于LSB页数据或者所述集合编程数据是否对应于LSB页数据和CSB页数据。
如果所述集合编程数据对应于多页数据的第一部分（S620＝是），则将其加载到三维非易失性存储器1100的页缓冲器1130（S630）。在图19所示的实施例中，可以将所述集合编程数据加载到页缓冲器1130而不经过随机存取存储器1200。然后，可以将加载到页缓冲器1130的所述集合数据编程到沿行方向布置的存储单元阵列1110的存储单元（S640）。
然而，如果所述集合编程数据不对应于多页数据的第一部分（S620＝是），则对所述集合编程数据是否对应于多页数据的第二部分进行确定（S650）。同样，可以使用控制器1300来确定所述集合编程数据是否对应于CSB页数据或MSB页数据。
如果所述集合编程数据对应于多页数据的第二部分（S650＝是），则使用先前描述的操作S630和S640，可以将多页数据的第二部分同时编程到三维非易失性存储器1100的存储单元。
然而，如果所述集合编程数据不对应于多页数据的第二部分（S650＝否），则可以将所述集合编程数据存储在随机存取存储器1200中（S660）。
图20是示出图1的存储系统根据图19的编程方法执行编程操作的示例的图。参照图19和20，多页数据的第一部分可以是LSB页数据PD1和CSB页数据PD2，并且其第二部分可以是MSB页数据PD3。
可以将LSB页数据PD1和CSB页数据PD2依序存储在随机存取存储器1200中。可以将存储在随机存取存储器1200中的LSB页数据PD1和CSB页数据PD2加载到三维非易失性存储器1100的页缓冲器1130，以便在沿行方向布置的存储单元阵列1110的存储单元处将它们同时编程。
然后，可以将MSB页数据PD3存储在随机存取存储器1200中。可以将存储在随机存取存储器1200处的MSB页数据PD3加载到三维非易失性存储器1100的页缓冲器1130，以便在沿行方向布置的存储单元阵列1110的存储单元处将它们同时编程。可以在与LSB和CSB页数据PD1和PD2被编程所在的存储单元相同的存储单元处将MSB页数据PD3编程。
图21是示出图1的存储系统根据图19的编程方法执行编程操作的另一示例的图。参照图19和21，多页数据的第一部分可以是LSB页数据PD1，并且其第二部分可以是CSB页数据PD2和MSB页数据PD3。
可以将LSB页数据PD1存储在随机存取存储器1200中。可以将存储在随机存取存储器1200中的LSB页数据PD1加载到三维非易失性存储器1100的页缓冲器1130，以便在沿行方向布置的存储单元阵列1110的存储单元处将它们编程。
然后，可以将CSB页数据PD2和MSB页数据PD3存储在随机存取存储器1200中。可以将存储在随机存取存储器1200中的CSB页数据PD2和MSB页数据PD3加载到三维非易失性存储器1100的页缓冲器1130，以便在沿行方向布置的存储单元阵列1110的存储单元处将它们同时编程。可以在与LSB页数据PD1被编程所在的存储单元相同的存储单元处将CSB页数据PD2和MSB页数据PD3编程。
当一个存储单元存储N个比特的数据时，即，当一个多页包括N个分开的数据页时，所组成的多页的每个单页可以被分割并且被编程。例如，可以在沿行方向布置的存储单元处将多页的第一部分的单页同时编程，并且可以在沿行方向布置的存储单元处进一步将所述多页的第二部分的单页同时编程。
根据前面说明的实施例，可以减小随机存取存储器1200的存储容量（或大小）。即，可以评估和进行三维非易失性存储器1100的存储单元经历编程操作的数目和随机存取存储器1200的存储容量之间的折衷（trade-off）。
图22是示出图3的页缓冲器单元之一的框图。参照图22，页缓冲器单元PU可以包括高速缓存锁存器1131、LSB锁存器1133、CSB锁存器1135、MSB锁存器1137和感测锁存器1139。
高速缓存锁存器1131可以与控制器1130交换数据。高速缓存锁存器1131可以响应于从控制逻辑1140提供的转储（dump）信号DUMP1、DUMP2和DUMP3而操作。
在编程期间，高速缓存锁存器1131可以从控制器1300接收数据。当转储信号DUMP1被激活时，高速缓存锁存器1131可以将所存储的数据传递到LSB锁存器1133。当转储信号DUMP2被激活时，高速缓存锁存器1131可以将所存储的数据传递到CSB锁存器1135。当转储信号DUMP3被激活时，高速缓存锁存器1131可以将所存储的数据传递到MSB锁存器1137。例如，可以将LSB页数据加载到LSB锁存器1133上，可以将CSB页数据加载到CSB锁存器1135上，并且可以将MSB页数据加载到MSB锁存器1137上。
感测锁存器1139可以连接到位线BL。在编程期间，感测锁存器1139可以根据存储在LSB、CSB和MSB锁存器1133、1135和1137中的数据对位线BL施加偏压。在编程验证期间，感测锁存器1139可以感测位线BL的电压。例如，感测锁存器1139可以根据存储在LSB、CSB和MSB锁存器1133、1135和1137中的数据调整感测结果。
图23是示出在编程期间可以从控制器传递到三维非易失性存储器的信号示例的时序图。共同参照图1、22和23，在第一周期C1期间，控制器1300可以将编程命令80h传递到三维非易失性存储器1100。
在第二周期C2期间，控制器1300可以将地址ADDR发送给三维非易失性存储器1100。地址ADDR可以指定沿行方向布置的三维非易失性存储器1100的存储单元。
在第三周期C3期间，控制器1300可以将LSB页数据PD1提供给三维非易失性存储器1100。LSB页数据PD1可以是从外部设备EX提供的数据或存储在随机存取存储器1200中的数据。三维非易失性存储器1100可以将输入的LSB页数据PD1存储在高速缓存锁存器1131处。
在第四周期C4期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。转储命令DUMP可以包括指示所传递的数据是LSB页数据PD1的信息。可以将转储命令DUMP与指示所传递的数据是LSB页数据PD1的地址一起传递。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的LSB页数据PD1加载到LSB锁存器1133处。
在第五周期C5期间，控制器1300可以将CSB页数据PD2发送给三维非易失性存储器1100。CSB页数据PD2可以是从外部设备EX提供的数据或从随机存取存储器1200传递的数据。三维非易失性存储器1100可以将输入的CSB页数据PD2存储在高速缓存锁存器1131处。
在第六周期C6期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。转储命令DUMP可以包括指示所传递的数据是CSB页数据PD2的信息。可以将转储命令DUMP与指示所传递的数据是CSB页数据PD2的地址一起传递。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的CSB页数据PD2加载到CSB锁存器1135处。
在第七周期C7期间，控制器1300可以将MSB页数据PD3发送给三维非易失性存储器1100。MSB页数据PD3可以是从外部设备EX提供的数据或从随机存取存储器1200传递的数据。三维非易失性存储器1100可以将输入的MSB页数据PD3存储在高速缓存锁存器1131处。
在第八周期C8期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。转储命令DUMP可以包括指示所传递的数据是MSB页数据PD3的信息。可以将转储命令DUMP与指示所传递的数据是MSB页数据PD3的地址一起传递。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的MSB页数据PD3加载到MSB锁存器1137处。
在第九周期C9期间，控制器1300可以将确认命令10h发送给三维非易失性存储器1100。响应于该确认命令10h，三维非易失性存储器1100可以在沿行方向布置的存储单元处将分别存储在LSB锁存器1133、CSB锁存器1135和MSB锁存器1137中的LSB页数据PD1、CSB页数据PD2和MSB页数据PD3同时编程。
图24是列出由图23的编程顺序定义的三维非易失性存储器的编程寻址方案的表。参照图24，可以将地址分配给沿行方向布置的存储单元。也就是说，可以根据相同的地址将要编程到沿行方向布置的存储单元的LSB页数据PD1、CSB页数据PD2和MSB页数据PD3编程。然而，在读取操作期间，必须根据不同的地址来读取编程到沿行方向布置的存储单元的LSB页数据PD1、CSB页数据PD2和MSB页数据PD3。因此，在编程期间必须使用与在读取期间使用的寻址方案不同的寻址方案。
编程顺序和对应的寻址方案可以参照图23和24来理解，并且可以应用于将LSB页数据PD1、CSB页数据PD2和MSB页数据PD3同时编程的实施例。
图25是示出在编程期间可以从控制器传递到三维非易失性存储器的信号的另一示例的时序图。共同参照图1、22和25，在第一周期C1期间，控制器1300可以将编程命令80h传递到三维非易失性存储器1100。
在第二周期C2期间，控制器1300可以将第一地址ADDR1发送给三维非易失性存储器1100。第一地址ADDR1可以指定沿行方向布置的三维非易失性存储器1100的存储单元的LSB页数据和CSB页数据。
在第三周期C3期间，控制器1300可以将LSB页数据PD1提供给三维非易失性存储器1100。三维非易失性存储器1100可以将输入的LSB页数据PD1存储在高速缓存锁存器1131处。
在第四周期C4期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的LSB页数据PD1加载到LSB锁存器1133上。
在第五周期C5期间，控制器1300可以将CSB页数据PD2发送给三维非易失性存储器1100。三维非易失性存储器1100可以将输入的CSB页数据PD2存储在高速缓存锁存器1131处。
在第六周期C6期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的CSB页数据PD2加载到CSB锁存器1135处。
在第七周期C7期间，控制器1300可以将确认命令10h发送给三维非易失性存储器1100。响应于该确认命令10h，三维非易失性存储器1100可以在沿行方向布置的存储单元处将LSB页数据PD1和CSB页数据PD2同时编程。
在第八周期C8期间，控制器1300可以编程命令80h传递到三维非易失性存储器1100。在示例实施例中，控制器1300和三维非易失性存储器1100可以在周期C7和C8之间执行多种操作。在控制器1300的控制下，三维非易失性存储器1100可以执行从沿行方向布置的存储单元读取LSB页数据PD1和CSB数据PD2的初始读取操作，并且将所读取的LSB页数据PD1和CSB数据PD2分别存储在LSB锁存器1133和CSB锁存器1135中。
在第九周期C9期间，控制器300可以将第二地址ADDR2发送给三维非易失性存储器1100。第二地址ADDR2可以指定沿行方向布置的三维非易失性存储器1100的存储单元的MSB页数据。
在第十周期C10期间，控制器1300可以将MSB页数据PD3提供给三维非易失性存储器1100。三维非易失性存储器1100可以将输入的MSB页数据PD3存储在高速缓存锁存器1131处。
在第十一周期C11期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的MSB页数据PD3加载到MSB锁存器1137上。
在第十二周期C12期间，控制器1300可以将确认命令10h发送给三维非易失性存储器1100。响应于确认命令10h，三维非易失性存储器1100可以进一步在LSB页数据PD1和CSB页数据PD2被编程的存储单元处将MSB页数据PD3编程。
图26是列出与图25的编程顺序对应的三维非易失性存储器的另一编程寻址方案的表。参照图24，可以将两个地址分配给沿行方向布置的存储单元。也就是说，可以根据一个地址将要在沿行方向布置的存储单元处编程的LSB页数据PD1和CSB页数据PD2编程，并且可以根据另一个地址将MSB页数据PD3编程。
参照图25和26描述的编程顺序和寻址方案可以应用于将LSB页数据PD1和CSB页数据PD2同时编程并且进一步将MSB数据PD3编程的实施例。
图27是示出在编程期间可以从控制器传递到三维非易失性存储器的信号的另一示例的时序图。共同参照图1、22和27，在第一周期C1期间，控制器1300可以将编程命令80h传递到三维非易失性存储器1100。
在第二周期C2期间，控制器1300可以将第一地址ADDR1发送给三维非易失性存储器1100。第一地址ADDR1可以指定LSB页。
在第三周期C3期间，控制器1300可以将LSB页数据PD1提供给三维非易失性存储器1100。三维非易失性存储器1100可以将输入的LSB页数据PD1存储在高速缓存锁存器1131处。
在第四周期C4期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的LSB页数据PD1加载到LSB锁存器1133上。
在第五周期C5期间，控制器1300可以将第二地址ADDR2发送给三维非易失性存储器1100。第二地址ADDR2可以指定CSB页数据。
在第六周期C6期间，控制器1300可以将CSB页数据PD2提供给三维非易失性存储器1100。三维非易失性存储器1100可以将输入的CSB页数据PD2存储在高速缓存锁存器1131处。
在第七周期C7期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的CSB页数据PD2加载到CSB锁存器1135上。
在第八周期C8期间，控制器1300可以将确认命令10h发送给三维非易失性存储器1100。响应于该确认命令10h，三维非易失性存储器1100可以在沿行方向布置的存储单元处将LSB页数据PD1和CSB页数据PD2同时编程。
在第九周期C9期间，控制器1300可以编程命令80h发送到三维非易失性存储器1100。在发送编程命令80h之前，可以执行初始读取操作。
在第十周期C10期间，控制器300可以将第三地址ADDR3发送给三维非易失性存储器1100。第三地址ADDR3可以指定MSB页。
在第十一周期C11期间，控制器1300可以将MSB页数据PD3提供给三维非易失性存储器1100。三维非易失性存储器1100可以将输入的MSB页数据PD3存储在高速缓存锁存器1131处。
在第十二周期C12期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的MSB页数据PD3加载到MSB锁存器1137上。
在第十三周期C13期间，控制器1300可以将确认命令10h发送给三维非易失性存储器1100。响应于确认命令10h，三维非易失性存储器1100可以进一步将MSB页数据PD3编程。
图28是列出与图27的编程顺序对应的三维非易失性存储器的编程寻址方案的表。参照图28，可以将三个地址分配给沿行方向布置的存储单元。也就是说，可以根据不同的地址将要在沿行方向布置的存储单元处编程的LSB页数据PD1、CSB页数据PD2和MSB页数据PD3编程。
参照图27和28描述的编程顺序和寻址方案可以应用于将LSB页数据PD1和CSB页数据PD2同时编程并且进一步将MSB数据PD3编程的实施例。
图29是示出在编程时可以从控制器传递到三维非易失性存储器的信号的另一示例的时序图。共同参照图1、22和29，在第一周期C1期间，控制器1300可以将编程命令80h传递到三维非易失性存储器1100。
在第二周期C2期间，控制器1300可以将第一地址ADDR1发送给三维非易失性存储器1100。第一地址ADDR1可以指定LSB页。
在第三周期C3期间，控制器1300可以将LSB页数据PD1提供给三维非易失性存储器1100。三维非易失性存储器1100可以将输入的LSB页数据PD1存储在高速缓存锁存器1131处。
在第四周期C4期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的LSB页数据PD1加载到LSB锁存器1133上。
在第五周期C5期间，控制器1300可以将确认命令10h发送给三维非易失性存储器1100。响应于该确认命令10h，三维非易失性存储器1100可以在存储单元处将LSB页数据PD1编程。
在第六周期C6期间，控制器1300可以将编程命令80h传递到三维非易失性存储器1100。在发送编程命令80h之前，可以执行初始读取步骤。
在第七周期C7期间，控制器1300可以将第二地址ADDR2发送给三维非易失性存储器1100。第二地址ADDR2可以指定CSB页和MSB页。
在第八周期C8期间，控制器1300可以将CSB页数据PD2提供给三维非易失性存储器1100。三维非易失性存储器1100可以将输入的CSB页数据PD2存储在高速缓存锁存器1131处。
在第九周期C9期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的CSB页数据PD2加载到CSB锁存器1135上。
在第十周期C10期间，控制器1300可以将MSB页数据PD3提供给三维非易失性存储器1100。三维非易失性存储器1100可以将输入的MSB页数据PD3存储在高速缓存锁存器1131处。
在第十一周期C11期间，控制器1300可以将转储命令DUMP传递给三维非易失性存储器1100。响应于转储命令DUMP，三维非易失性存储器1100可以将存储在高速缓存锁存器1131中的MSB页数据PD3加载到MSB锁存器1137上。
在第十二周期C12期间，控制器1300可以将确认命令10h发送给三维非易失性存储器1100。响应于该确认命令10h，三维非易失性存储器1100可以在LSB页数据PD1被编程所在的存储单元处将CSB页数据PD2和MSB页数据PD3同时编程。
图30是列出与图29的编程顺序对应的三维非易失性存储器的编程寻址方案的表。参照图30，可以将两个地址分配给沿行方向布置的存储单元。也就是说，可以根据一个地址将要在沿行方向布置的存储单元处编程的LSB页数据PD1编程，并且根据另一个地址将CSB页数据PD2和MSB页数据PD3编程。
参照图29和30描述的编程顺序和寻址方案可以应用于将LSB页数据PD1编程并且将CSB页数据PD2和MSB数据PD3同时编程的实施例。
图31是示出在编程期间可以从控制器传递到三维非易失性存储器的信号的另一示例的时序图。与图29的实施例相比，如参照图27所述，可以根据不同的地址将LSB页数据PD1、CSB页数据PD2和MSB数据PD3编程。
与图31的编程顺序对应的寻址方案可以对应于图28的表。
图32是示意性地示出根据本发明构思的另一实施例的存储系统的框图。与图1中的存储系统1000相比，控制器2300可以经由公共总线控制三维非易失性存储器2100和随机存取存储器2200。三维非易失性存储器2100和随机存取存储器2200可以以时分方式与控制器2300通信。
可以将积存在随机存取存储器2200处的多页数据直接传递给三维非易失性存储器2100而不经过控制器2300。
图33是示意性地示出根据本发明构思的另一实施例的存储系统的框图。与图1中的存储系统1000相比，三维非易失性存储器3100可以经由多个信道CH1到CHk与控制器3300通信。每个信道可以与多个三维非易失性存储器芯片连接。随机存取存储器3200可以存储要在三维非易失性存储器3100的三维非易失性存储器芯片处编程的数据。如果在随机存取存储器3200处积存的数据中的要在特定三维非易失性存储器芯片处编程的数据对应于多页数据，则可以在该特定的三维非易失性存储器芯片处将多页数据编程。
在示例实施例中，如参照图32所述，三维非易失性存储器3100和控制器3300可以经由公共总线连接，并且所述多个信道CH1到CHk可以以时分的方式占用该公共总线。
在示例实施例中，如参照图32所述，三维非易失性存储器3100和随机存取存储器3200可以经由公共总线与控制器3300连接，并且可以以时分的方式与控制器3300通信。
如同三维非易失性存储器3100，随机存取存储器3200可以包括多个随机存取存储器芯片。所述多个随机存取存储器芯片可以经由多个信道或公共信道与控制器3300通信。至少一个随机存取存储器芯片可以连接到每个信道。当随机存取存储器芯片经由多个信道与控制器3200通信时，随机存取存储器芯片的信道可以分别对应于三维非易失性存储器芯片的信道CH1到CHk。连接到一个信道的至少一个随机存取存储器芯片可以存储要在连接到信道的至少一个三维非易失性存储器芯片中编程的数据。
图34是示意性地示出根据本发明构思的另一实施例的存储系统的框图。与图1中的存储系统1000相比，存储系统4000可以包括多个存储单元MU和控制器4300。所述多个存储单元MU可以经由多个信道CH1到CHk与控制器4300通信。
每个存储单元MU可以包括至少一个三维非易失性存储器芯片4100和随机存取存储器4200。在每个存储单元MU中，至少一个三维非易失性存储器芯片4100和随机存取存储器4200可以经由公共信道与控制器4300通信。在每个存储单元MU中，至少一个三维非易失性存储器芯片4100和随机存取存储器4200可以以分时的方式占用公共信道。
图35是示出根据本发明构思的存储卡的图。参照图35，存储卡5000可以包括三维非易失性存储器5100、随机存取存储器5200、控制器5300和连接器5400。
随机存取存储器5200可以存储要在三维非易失性存储器5100处编程的数据。如果在随机存取存储器5200处积存的数据对应于多页数据，则可以在三维非易失性存储器5100处将该多页数据编程。
存储卡5000可以由诸如PC（PCMIA）卡、CF卡、SM（或SMC）卡、存储棒、多媒体卡（MMC、RS－MMC、MMCmicro）、安全卡（SD、miniSD、microSD、SDHC）和通用闪存（UFS）设备等之类的存储卡形成。
图36是示出根据本发明构思的实施例的固态驱动器的图。参照图36，固态驱动器6000可以包括多个三维非易失性存储器6100、随机存取存储器6200、控制器6300和连接器6400。
随机存取存储器6200可以存储要在三维非易失性存储器6100处编程的数据。如果积存在随机存取存储器6200处的数据对应于多页数据，则可以在三维非易失性存储器6100处将该多页数据编程。
图37是示出根据本发明构思的实施例的计算系统的框图。参照图37，计算系统7000可以包括中央处理单元7100、RAM 7200、用户接口7300、调制解调器7400、系统总线7500和存储系统7600。
存储系统7600可以经由系统总线7500与元件7100到7400电连接。经由用户接口7300提供的数据、中央处理单元7100处理的数据、或者通过调制解调器7400接收的数据可以存储在存储系统7600中。
存储系统7600可以是参照图1和32到34描述的存储系统1000到4000之一。
如在本发明构思的某些实施例的上下文中解释的，可以减少当将数据编程到三维存储单元阵列的存储单元时产生的编程操作的数目（NOP）。因此，可以减少在编程期间强加于相同层上的所连接的字线的编程扰动、以及在编程验证期间产生的读取扰动。这些结果提高了存储单元的耐用性。结果，可以提供具有提高的可靠性的三维非易失性存储器、包括该三维非易失性存储器的存储系统及其编程方法。
尽管参照示例实施例描述了本发明构思，但是对于本领域技术人员来说显而易见的是，可以做出各种改变和修改而不背离所附权利要求的范围。因此，应当理解，上述实施例不是限制性的，而是说明性的。

Claims (20)

1.一种用于存储系统的编程方法，所述存储系统包括三维非易失性存储器和随机存取存储器，所述三维非易失性存储器具有页缓冲器和沿行方向布置的多级存储单元，所述方法包括：
接收外部提供的编程数据；
确定所接收的编程数据是否是与存储单元相关联并且对应于多页数据的全部数据；以及
当确定所接收的编程数据是全部数据时，通过绕过随机存取存储器将所述多页数据加载到页缓冲器，然后将所述多页数据的比特从页缓冲器同时编程到存储单元，来对所述编程数据编程，
否则将所接收的编程数据存储在随机存取存储器中。
2.如权利要求1所述的编程方法，其中，所述多级存储单元被配置为存储至少三比特数据，使得所述全部数据包括至少最低有效比特(LSB)页、中间有效比特(CSB)页和最高有效比特(MSB)页。
3.如权利要求2所述的编程方法，其中，对编程数据的编程包括：
将编程命令与指示沿行方向布置存储单元的对应地址传递到三维非易失性存储器；
将LSB页、CSB页和MSB页依序传递到三维非易失性存储器；以及
将指示开始编程操作的确认命令传递到三维非易失性存储器。
4.如权利要求3所述的编程方法，其中，所述三维非易失性存储器还包括高速缓存锁存器，该高速缓存锁存器被配置为存储LSB页、CSB页和MSB页，对编程数据的编程还包括：
在传递各个LSB页、CSB页和MSB页之后，将转储命令传递到三维非易失性存储器，使得高速缓存锁存器响应于该转储命令而将LSB页、CSB页和MSB页之一转储到相应的锁存器。
5.如权利要求1所述的编程方法，其中，在编程操作期间通过单个地址识别每一个存储单元，并且在读取操作期间通过两个或更多不同的地址来识别每一个存储单元。
6.一种用于存储系统的编程方法，该存储系统包括控制器、具有页缓冲器和沿行方向布置的多级存储单元的三维非易失性存储器、以及随机存取存储器，该方法包括：
在控制器中接收外部提供的多页编程数据；
将所接收的编程数据存储在随机存取存储器中，直到存储在随机存取存储器中的所接收的编程数据是与存储单元的行相关联并且对应于多页数据的全部数据为止，所述全部数据包括至少最低有效比特(LSB)页、中间有效比特(CSB)页和最高有效比特(MSB)页；
将该多页编程数据加载到页缓冲器中；以及
将所述多页数据从页缓冲器同时编程到存储单元中。
7.如权利要求6所述的编程方法，其中，所述存储单元的行被配置为存储至少三比特数据。
8.如权利要求7所述的编程方法，还包括：
将编程命令与指示沿行方向布置存储单元的对应地址传递到三维非易失性存储器；
将LSB页、CSB页和MSB页从控制器依序传递到三维非易失性存储器；以及
将指示开始对LSB页、CSB页和MSB页编程的编程操作的确认命令传递到三维非易失性存储器。
9.如权利要求7所述的编程方法，其中，同时执行LSB页、CSB页和MSB页从随机存取存储器到页缓冲器的加载。
10.如权利要求7所述的编程方法，其中，当控制器正在接收CSB页时至少部分地执行LSB页从随机存取存储器到页缓冲器的加载，并且当控制器正在接收MSB页时至少部分地执行CSB页从随机存取存储器到页缓冲器的加载。
11.如权利要求6所述的编程方法，其中，在编程操作期间通过单个地址识别每一个存储单元，并且在读取操作期间通过两个或更多不同的地址来识别每一个存储单元。
12.一种用于存储系统的编程方法，该存储系统包括控制器、具有页缓冲器和沿行方向布置的N比特存储单元的三维非易失性存储器、以及随机存取存储器，该方法包括：
在控制器中接收N比特数据的第一比特，并且将该N比特数据的第一比特存储在随机存取存储器中；
在将该N比特数据的第一比特存储在随机存取存储器中之后，在控制器中接收N比特数据的第二比特，其中，该N比特数据的至少第一比特和第二比特的组合是与存储单元相关联并且对应于多页数据的全部数据；
将所述多页数据加载到页缓冲器中，其中，将所述多页数据加载到页缓冲器中包括：将该N比特数据的第一比特从随机存取存储器传递到页缓冲器中，并且将该N比特数据的第二比特通过绕开随机存取存储器而直接从控制器传递到页缓冲器中；以及
将所述多页数据从页缓冲器同时编程到存储单元中。
13.如权利要求12所述的编程方法，还包括：
在将该N比特数据的第一比特存储在随机存取存储器中之后，在控制器中接收N比特数据的第三比特，其中，该N比特数据的至少第一比特、第二比特和第三比特的组合是与存储单元相关联并且对应于多页数据的全部数据。
14.如权利要求13所述的编程方法，其中，将多页数据加载到页缓冲器还包括：将N比特数据的第三比特通过绕开随机存取存储器而从控制器直接加载到页缓冲器。
15.如权利要求12所述的编程方法，其中，当将N比特数据的第二比特从控制器直接传递到页缓冲器时至少部分地发生N比特数据的第一比特从随机存取存储器到页缓冲器的传递。
16.如权利要求12所述的编程方法，其中，在编程操作期间通过单个地址识别每一个存储单元，并且在读取操作期间通过两个或更多不同的地址来识别每一个存储单元。
17.一种用于存储系统的编程方法，该存储系统包括控制器、具有页缓冲器和沿行方向布置的N比特存储单元的三维非易失性存储器、以及随机存取存储器，该方法包括：
在控制器中接收N比特数据的第一比特，将该N比特数据的第一比特直接加载到页缓冲器中而不经过随机存取存储器，然后将该N比特数据的第一比特编程到存储单元中；
在将该N比特数据的第一比特编程到存储单元中之后，在控制器中接收N比特数据的第二比特，并且将该N比特数据的第二比特存储在随机存取存储器中；
在将该N比特数据的第二比特存储在随机存取存储器中之后，将该N比特数据的第二比特从随机存取存储器传递到页缓冲器；
在控制器中接收N比特数据的第三比特，将该N比特数据的第三比特直接加载到页缓冲器中而不经过随机存取存储器，其中，该N比特数据的第一比特、第二比特和第三比特的组合是与存储单元相关联的全部数据并且对应于多页数据；以及
将该N比特数据的第二比特和第三比特从页缓冲器同时编程到存储单元中。
18.如权利要求15所述的编程方法，其中，在将N比特数据的第三比特直接传递到页缓冲器时至少部分地发生N比特数据的第二比特从随机存取存储器到页缓冲器的传递。
19.一种用于存储系统的编程方法，该存储系统包括控制器、具有页缓冲器和沿行方向布置的N比特存储单元的三维非易失性存储器、以及随机存取存储器，该方法包括：
在控制器中接收N比特数据的第一比特，并且将该N比特数据的第一比特存储在随机存取存储器中；
在控制器中接收N比特数据的第二比特，并且将该N比特数据的第二比特存储在随机存取存储器中；
将N比特数据的第一比特和第二比特同时从随机存取存储器加载到页缓冲器中，然后将N比特数据的第一比特和第二比特同时从页缓冲器编程到存储单元中；
在将N比特数据的第一比特和第二比特同时从页缓冲器编程到存储单元中之后，在控制器中接收N比特数据的第三比特，将该N比特数据的第三比特存储在随机存取存储器中，将该N比特数据的第三比特从随机存取存储器加载到页缓冲器中，然后将该N比特数据的第三比特从页缓冲器编程到存储单元中，
其中，该N比特数据的第一比特、第二比特和第三比特的组合是与存储单元相关联的全部数据并且对应于多页数据。
20.如权利要求19所述的编程方法，其中，在编程操作期间通过单个地址识别每一个存储单元，并且在读取操作期间通过两个或更多不同的地址来识别每一个存储单元。
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