CN109215718A - 能够支持多次读操作的存储装置 - Google Patents

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Abstract

能够支持多次读操作的存储装置。一种存储装置包括：第一平面和第二平面的存储单元；以及控制电路，所述控制电路响应于读命令而对所述存储单元执行多次读操作。所述多次读操作可包括在第一读时段中对所述第一平面的存储单元执行的第一读操作和在第二读时段中对所述第二平面的存储单元执行的第二读操作。

Description

能够支持多次读操作的存储装置
技术领域
本发明的各种实施方式总体上涉及存储装置，并且更具体地，涉及一种能够执行读操作的存储装置。
背景技术
诸如计算机、移动电话和存储装置这样的电子装置可包括其中集成有各种元件或电路的集成电路(IC)。集成电路中的每一个可与一个或更多个外部电路或装置联接，并且可包括用于与外部电路或装置接口连接的组件。例如，诸如存储装置这样的装置可与存储控制器联接，从而构成存储系统。
通常，可在存储系统中的存储装置与存储控制器之间发送或接收诸如数据、地址和命令这样的各种信号。因此，存储控制器可对存储装置执行所涉及的用于发送或接收各种信号的诸如编程操作、读操作和擦除操作这样的各种操作。
发明内容
各种实施方式针对一种能够支持多次读操作的存储装置。
在一个实施方式中，一种存储装置可包括：第一平面的至少一个第一存储单元；第二平面的至少一个第二存储单元；以及控制电路，所述控制电路响应于读命令而对所述至少一个第一存储单元和所述至少一个第二存储单元执行多次读操作。所述多次读操作可包括在第一读时段中对所述至少一个第一存储单元执行的第一读操作和在第二读时段中对所述至少一个第二存储单元执行的第二读操作。
在一个实施方式中，一种存储装置可包括：多个存储平面；以及控制电路，所述控制电路响应于读命令而进行控制，以按不同的速度对不同的存储平面执行多次读操作。
根据下面结合附图进行的描述，本发明的这些和其它特征和优点对于本发明所属领域的普通技术人员而言将变得明显。
附图说明
图1A和图1B是数据处理系统的简化框图。
图2是存储控制器的简化框图。
图3是例示存储装置的层级结构的示意图。
图4是存储装置晶片(memory device die)的简化框图。
图5是例示存储块的电路图。
图6A和图6B是例示根据本发明的一个实施方式的对多个平面执行的多次读操作的示例性示图。
图7A至图7D是例示根据本发明的一个实施方式的对多个平面执行的多次读操作的定时图。
具体实施方式
以下，将参照附图更详细地描述本发明的各种实施方式。然而，要注意，本发明可按不同的形式来实施并且不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式以使得本公开将是彻底的和完全的，并将本发明的范围充分传达给本发明所属领域的技术人员。贯穿于本公开，相同的附图标记在本发明的各个附图和实施方式中表示相同的部件。
此外，要注意，本文中使用的术语只用于描述示例，而并不意图限制本发明。如本文中使用的，除非上下文另外清楚地指示，否则单数形式也意在包括复数形式。还应该理解，当在本说明书中使用术语“包括”、“包含”和/或其变型时，所述术语指示所述特征的存在，而不排除存在或添加一个或更多个其它非所述特征。
在下面的描述中，阐述了众多具体细节，以便提供对本发明的透彻理解。本发明可在不存在这些具体细节的一些或全部的情况下来实践。在其它情形下，众所周知的工艺结构和/或处理未被详细描述，以免不必要地混淆本发明。
还要注意，在某些情形下，如对于本发明所属领域的技术人员而言将是明显的，除非另外具体指示，否则与一个实施方式结合描述的特征或元件可被单独使用或者与另一实施方式的其它特征或元件结合使用。
图1A和图1B例示了数据处理系统。
参照图1A，数据处理系统10可包括主机20和外围装置30。外围装置30可从主机20接收命令CMD(或请求)，并且根据接收到的命令与主机20交换数据DATA。作为示例而非限制，主机20可以是包括计算机、服务器、智能手机等的任何合适的电子装置，外围装置30可包括移动装置或存储产品。
参照图1B，图1A中例示的外围装置30可由存储系统35来实现。也就是说，数据处理系统10可包括主机20和存储系统35。主机20可包括诸如移动电话、MP3播放器和膝上型计算机这样的便携式电子装置或者诸如台式计算机、游戏机、TV和投影仪这样的非便携式电子装置。
存储在存储系统35中的数据可响应于从主机20输入的命令而被访问。存储系统35可被用作主机20的主存储装置或辅助存储装置。
存储系统35可包括存储控制器100和存储装置200。存储控制器100可响应于从主机20接收的命令而执行对存储装置200的访问操作。例如，存储控制器100可响应于从主机20接收的写命令而将来自主机20的写数据存储在存储装置200中。又如，存储控制器100可响应于从主机20接收的读命令而读取存储在存储装置200中的数据，并且可将所访问的数据(所读取的数据)传送到主机20。在各种示例中，存储装置200可以是或者包括诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)这样的易失性存储装置。在其它示例中，存储装置200可以是或者包括诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电式RAM(FRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器这样的各种类型的非易失性存储装置中的一种。
图2例示了存储控制器的示例。例如，图2例示了图1B中例示的存储控制器100的示例性配置。
参照图2，存储控制器100可包括主机接口(I/F)电路110、处理器120、纠错码(ECC)电路130、电力管理单元(PMU)140、存储接口(I/F)电路150和存储器160。
主机I/F电路110可处理从主机20接收到的命令和任何相关数据。主机I/F电路110可被配置成使得存储控制器100通过各种接口协议中的一种或更多种与主机20通信。
ECC电路130可检测并纠正在存储装置中访问的数据中包含的错误。例如，存储装置可以是图1B中例示的存储装置200。PMU 140可向存储控制器100中包括的各种组件提供电力，并且管理提供给组件的电力。
存储I/F电路150可执行存储控制器100与存储装置200之间的接口连接。具体地，存储I/F电路150可对存储控制器100与存储装置200之间的由处理器120控制的命令和数据进行处理。例如，存储I/F电路150可响应于来自主机20的写命令而将来自主机20的写数据传送到存储装置200，使得写数据被存储在存储装置200中。又如，存储I/F电路150可响应于来自主机20的读命令而接收从存储装置200输出的数据，并且可将所读取的数据传送到主机20。
存储器160可用作存储系统35和存储控制器100的工作存储器，并且存储与存储系统35和存储控制器100的操作相关的程序或数据。例如，存储器160可存储由主机20在存储装置200处执行写操作和/或读操作所需的程序数据，并且可存储写数据和/或读取所存储的数据。存储器160可用诸如SRAM或DRAM这样的易失性存储器来实现。
处理器120可控制存储系统35的总体操作。例如，处理器120可响应于从主机20接收到的写请求或读请求而控制对存储装置200的写操作和/或读操作。
图3例示了存储装置的层级结构。例如，图3例示了可用作图1B中例示的存储装置200的诸如NAND型闪速存储器这样的非易失性存储装置的配置。
参照图3，存储装置200可包括多个NAND芯片210-1和210-2、220-1和220-2、...、290-1和290-2。多个NAND芯片210-1和210-2、220-1和220-2、...290-1和290-2可通过多个信道CH1、CH2、...、CHk(本文中，k是大于2的正整数)联接到存储控制器(例如，图1B中例示的存储控制器100)。NAND芯片210-1和210-2可通过信道CH1联接到存储控制器100，NAND芯片220-1和220-2可通过信道CH2联接到存储控制器100，并且NAND芯片290-1和290-2可通过信道CHk连接到存储控制器100。
NAND芯片210-1可包括多个存储晶片。例如，每个NAND芯片(例如，NAND芯片210-1)可包括两个存储晶片310和320，并且每个存储晶片(例如，存储晶片310)可包括多个存储平面311至314。存储平面中的每一个可包括多个存储块(未例示)，并且存储块中的每一个可包括多个存储页(未例示)。
又如，每个存储晶片(例如，存储晶片310)可包括两个存储平面。在一个实施方式中，存储平面可包括1024个存储块，并且这些块中的每一个可包括512个页。
图4例示了存储晶片的配置的简化框图，图5例示了存储块的电路图。例如，图4例示了图3中例示的存储晶片310的示例性配置。
参照图4，存储晶片310可包括含有多个存储块411至419的存储单元阵列410、电压生成电路430、行解码器440、页缓冲器组450、列选择电路460、输入/输出电路470、合格/失效检查电路480和控制电路420。电压生成电路430、行解码器440、页缓冲器组450、列选择电路460、输入/输出电路470和合格/失效检查电路480可被配置为对选自存储块411至419的页中包括的存储单元执行编程操作、读操作和测试操作，并且控制电路420可控制电路元件430至480。
在NAND闪速存储装置中，操作电路可包括用作电压供应电路的电压生成电路430、行解码器440、页缓冲器组450、列选择电路460、输入/输出电路470和合格/失效检查电路480。存储单元阵列410可包括多个存储块411至419。
图4例示了存储晶片310包括单个平面内的组件。然而，存储晶片310可包括布置在多个平面中的每一个中的组件。例如，当存储晶片310包括两个平面时，存储晶片310可包括两个电压生成电路、两个行解码器、两个页缓冲器组、两个列选择电路、两个输入/输出电路和两个合格/失效检查电路。
参照图5，存储块可包括联接在位线BL1至BLk(本文中，k是大于4的正整数)与公共源线CSL之间的多个串ST1至STk。也就是说，串ST1至STk可联接到对应的位线BL1至BLk，并且共同联接到公共源线CSL。串ST1可包括其源极与公共源线CSL联接的源极选择晶体管SST、多个存储单元C10至C1n以及其漏极与位线BL1联接的漏极选择晶体管DST。存储单元C10至C1n可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。源极选择晶体管SST的栅极可与源极选择线SSL联接，存储单元C10至C1n的栅极可分别与字线WL0至WLn联接，并且漏极选择晶体管DST的栅极可与漏极选择线DSL联接。
在NAND闪速存储装置中，包括在存储块中的存储单元可按物理页或逻辑页划分。例如，与单条字线WL0联接的存储单元C10至Ck0可构成单个物理页PAGE0。与单条字线WL0联接的偶数编号存储单元Ce10至Cek0可构成单个偶数物理页，奇数编号存储单元Co10至Cok0可构成单个奇数物理页。这样的页可被设置成编程操作或读操作的基本单元。在该示例中，将以与单条字线联接的存储单元构成单个物理页的情况为示例进行描述。
返回参照图4和图5，控制电路420可响应于经由输入/输出电路470从外部装置输入的命令信号CMD而输出用于执行编程操作、读操作或测试操作的内部命令信号CMDi，并且可根据操作的类型来输出用于控制页缓冲器组450中包括的多个页缓冲器PB1至PBk的PB控制信号PB_SIGNALS。此外，控制电路420可响应于经由输入/输出电路470从外部输入的地址信号ADD而输出行地址信号RADD和列地址信号CADD。
用作电压供应电路的电压生成电路430和行解码器440可响应于来自控制电路420的内部命令信号CMDi而将用于存储单元的多个操作电压供应到被选存储单元块。电压生成电路430可响应于来自控制电路420的内部命令信号CMDi而将在存储单元中进行编程操作、读操作和测试操作所需的操作电压(例如，Vpgm、Vread和Vpass)输出到多条全局线。对于编程操作，电压生成电路430可将编程电压Vpgm和通过电压Vpass输出到多条全局线，使得编程电压Vpgm被施加到被选页的存储单元，而通过电压Vpass被施加到未选存储单元。对于读操作，电压生成电路430可将读电压Vread和通过电压Vpass输出到全局线，使得读电压Vread被施加到被选页的存储单元，而通过电压Vpass被施加到未选存储单元。在与所存储的数据相关的测试操作期间，电压生成电路430可如编程操作中一样输出编程电压Vpgm和通过电压Vpass。在与所读的数据相关的测试操作期间，电压生成电路430可如读操作中一样输出读电压Vread和通过电压Vpass。
行解码器440可响应于来自控制电路420的行地址信号RADD而将全局线与本地线DSL、WL0至WLn和SSL联接，使得从电压生成电路430输出到全局线的操作电压可被传送到从存储单元阵列410中选择的存储块411至419的本地线DSL、WL0至WLn和SSL。因此，编程电压Vpgm或读电压Vread可从电压生成电路430通过全局字线被施加到与被选单元(例如，C01)联接的局部字线(例如，WL0)。另一方面，通过电压Vpass可从电压生成电路430通过全局字线被施加到与未选单元C11至Cn1联接的局部字线(例如，WL1至WLn)。在擦除操作期间，擦除电压Vera可被施加到块中的全部存储单元。因此，可通过编程电压Vpgm将数据存储在被选单元C01中，或者可通过读电压Vread来读取存储在被选单元C01中的数据。
页缓冲器组450可包括通过位线BL1至BLk与存储单元阵列410联接的多个页缓冲器PB1至PBk。响应于来自控制电路420的PB控制信号PB_SIGNALS，页缓冲器组450的页缓冲器PB1至PBk可根据输入数据选择性地对位线BL1至BLk进行预充电，以便将数据存储在存储单元C10至Ck0中，或者感测位线BL1至BLk的电压，以便从存储单元C10至Ck0读取数据。
例如，在编程操作期间，当编程数据(例如，数据“0”)被输入到页缓冲器PB1以将编程数据存储在存储单元C01中时，页缓冲器PB1可将编程允许电压(例如，地电压)施加到其中将存储编程数据的存储单元C01的位线BL1。结果，存储单元C01的阈值电压可由于在编程操作期间施加到字线WL0的编程电压Vpgm和施加到位线BL1的编程允许电压而上升。此外，在编程操作期间，当擦除数据(例如，数据“1”)被输入到页缓冲器PB1以便将擦除数据存储在存储单元C01中时，页缓冲器PB1可将编程禁止电压(例如，电源电压)施加到其中将存储擦除数据的存储单元C01的位线BL1。结果，虽然在编程操作期间将编程电压Vpgm施加到字线WL0，但是存储单元C01的阈值电压的上升可因施加到位线BL1的编程禁止电压而被禁止。因为存储单元具有不同的阈值电压，所以可在存储单元中存储不同的数据。
在读操作期间，页缓冲器组450可对所有被选位线(例如，BL1至BLk)进行预充电。当读电压Vread从电压生成电路430和行解码器440被施加到被选字线WL0时，其中存储有编程数据的存储单元的位线可保持预充电状态，并且其中存储有擦除数据的存储单元的位线可被放电。页缓冲器组450可感测位线BL1至BLk的电压变化，并且可将存储单元的与感测结果对应的数据锁存。
列选择电路460可响应于从控制电路420输出的列地址信号CADD而选择页缓冲器组450中包括的页缓冲器PB1至PBk。也就是说，列选择电路460可响应于列地址信号CADD而将数据依次传送到页缓冲器PB1至PBk，以便将数据存储在存储单元中。此外，列选择电路460可响应于列地址信号CADD而依次选择页缓冲器PB1至PBk，使得存储单元的锁存在页缓冲器PB1至PBk中的数据可通过读操作被输出到外部。
输入/输出电路470可根据控制电路420的控制将数据传送到列选择电路460，以将数据输入到页缓冲器组450，所述数据是从外部装置输入的，以便在编程操作期间被存储在存储单元中。当列解码电路460根据上述方法将数据从输入/输出电路470传送到页缓冲器组450的页缓冲器PB1至PBk时，页缓冲器PB1至PBk可将数据存储在其锁存电路中。此外，在读操作期间，输入/输出电路470可将数据输出到外部，该数据是从页缓冲器组450的页缓冲器PB1至PBk通过列选择电路460传送的。
合格/失效检查电路480可在编程操作之后执行的编程验证操作期间响应于从相应的页缓冲器PB1至PBk输出的比较结果信号PF[1]至PF[k]而输出合格/失效信号PF_SIGNAL。具体地，在编程验证操作期间，合格/失效检查电路480可将存储单元的阈值电压与目标电压进行比较，并且可将结果值锁存在页缓冲器PB1至PBk的内部锁存电路中。锁存的比较结果信号PF[1]至PF[k]可被输出到合格/失效检查电路480。合格/失效检查电路480可响应于比较结果信号PF[1]至PF[k]而将合格/失效信号PF_SIGNAL输出到控制电路420，合格/失效信号PF_SIGNAL指示是否已经完成了编程操作。控制电路420可响应于合格/失效信号PF_SIGNAL而确定在存储有编程数据的存储单元当中是否存在其阈值电压低于目标电压的存储单元。根据确定结果，控制电路420可决定是否再次执行编程操作。
控制电路420可响应于读命令而控制存储晶片310，使得可按不同的速度或不同的定时来对存储晶片310中包括的多个存储平面执行读操作。例如，当存储晶片310包括第一平面和第二平面的存储单元时，控制电路420可响应于读命令而执行多次读操作。多次读操作可包括在第一读时段中对第一平面的存储单元执行的第一读操作和在第二读时段中对第二平面的存储单元执行的第二读操作。
在各种示例中，存储平面可被设置成包括不同数目的存储块的单级单元(SLC)。
在各种示例中，控制电路420可控制电压生成电路430产生用于读操作的操作电压、读电压和通过电压。换句话说，控制电路420可控制电压生成电路430将操作电压施加到漏极选择线，将读电压施加到为进行读操作而选择的字线，并且将通过电压施加到未选字线。此外，控制电路420可对被选位线进行预充电。
在各种示例中，第一读操作和第二读操作中的每一个可包括第一子操作、第二子操作和第三子操作。第一子操作可包括将操作电压施加到漏极选择线的操作，第二子操作可包括将读电压施加到被选字线并且将通过电压施加到未选字线的操作，并且第三子操作可包括对被选位线进行预充电的操作。
在各种示例中，使第一子操作和第二子操作开始的起始定时可彼此相同或彼此不同，并且使第二子操作和第三子操作开始的起始定时可彼此相同或彼此不同。
图6A和图6B例示了根据实施方式的对多个平面执行的多次读操作。
参照图6A，存储装置可包括多个存储平面(或平面的单元)311至314。多个存储平面311至314可支持以各种读速度或读定时进行的多次读操作。例如，多个存储平面311至314可支持以3μs的第一速度进行的读操作，以5μs的第二速度进行的读操作，以7μs的第三速度进行的读操作以及以9μs的第四速度进行的读操作。
参照图6B，多个存储平面311至314可在图4中例示的控制电路420的控制下以不同的速度执行读操作。包括不同数目的存储块的存储平面可按不同的读速度或读定时执行读操作。例如，存储平面A 311可按3μs tR的第一读速度执行读操作，存储平面B 312可按3μstR的第一读速度执行读操作，存储平面C 313可按5μs tR的第二读速度执行读操作，并且存储平面D 314可按5μs tR的第二读速度执行读操作。此时，存储平面A 311和存储平面B 312可包括相等数目的存储块，并且存储平面C 313和存储平面D 314可包括相等数目的存储块。
图7A至图7D例示了根据实施方式的对多个平面执行的多次读操作的定时。图7A至图7D的多次读操作可通过图4中例示的控制电路420、电压生成电路430、行解码器440、页缓冲器组450和列选择电路460来控制。
参照图7A，可在就绪/繁忙信号RB#处于低电平的读时段期间执行读操作。例如，读时段可与5.0μs的时段A、1.0μs的时段B、1.7μs的时段C、1.4μs的时段D、3.6μs的时段E、1.0μs的时段F、4.5μs的时段G、1.1μs的时段H和2.0μs的时段I之和对应。也就是说，读操作可按读速度(例如，tR＝21.3μs)来执行。
读时段可包括将操作电压施加到漏极选择线DSL的第一时段、将读电压Vread施加到被选字线WL并且将通过电压Vpass施加到未选字线的第二时段以及对被选位线BL进行预充电的第三时段。
例如，第一时段可与1.0μs的时段B、1.7μs的时段C、1.4μs的时段D、3.6μs的时段E、1.0μs的时段F、4.5μs的时段G和1.1μs的时段H之和对应。例如，第二时段可与1.7μs的时段C、1.4μs的时段D、3.6μs的时段E、1.0μs的时段F、4.5μs的时段G和1.1μs的时段H之和对应。例如，第三时段可与3.6μs的时段E、1.0μs的时段F、4.5μs的时段G和1.1μs的时段H之和对应。
在各种示例中，使第一时段和第二时段开始的起始定时可彼此不同，使第二时段和第三时段开始的起始定时可彼此不同。
参照图7B，可在就绪/繁忙信号RB#处于低电平的读时段中执行读操作。例如，读时段可与0.5μs的时段A、1.4μs的时段D、3.6μs的时段E、1.0μs的时段F、1.1μs的时段H和0.5μs的时段I之和对应。也就是说，读操作可按读速度(例如，tR＝8.1μs)来执行。
读时段可包括将操作电压施加到漏极选择线DSL的第一时段、将读电压Vread施加到被选字线WL并且将通过电压Vpass施加到未选字线的第二时段以及对被选位线BL进行预充电的第三时段。
例如，第一时段可与1.4μs的时段D、3.6μs的时段E、1.0μs的时段F和1.1μs的时段H之和对应。例如，第二时段可与1.4μs的时段D、3.6μs的时段E、1.0μs的时段F和1.1μs的时段H之和对应。例如，第三时段可与3.6μs的时段E、1.0μs的时段F和1.1μs的时段H之和对应。
在各种示例中，使第一时段和第二时段开始的起始定时可彼此相同，并且使第二时段和第三时段开始的起始定时可彼此不同。
参照图7C，可在就绪/繁忙信号RB#处于低电平的读时段中执行读操作。例如，读时段可与1.0μs的时段t1、1.4μs的时段t2、3.6μs的时段t3、1.0μs的时段t4、1.1μs的时段t5和0.5μs的时段t6之和对应。又如，读时段可与1.0μs的时段t1、1.4μs的时段t2、3.6μs的时段t3和1.0μs的时段t4之和对应。在这种情况下，可按读速度(例如，tR＝7.0μs)来执行读操作，而在就绪/繁忙信号RB#升高之后的{t5+t6}期间可禁止进行除了数据输出操作之外的操作。
读时段可包括将操作电压施加到漏极选择线DSL的第一时段、将读电压Vread施加到被选字线WL并且将通过电压Vpass施加到未选字线的第二时段以及对被选位线BL进行预充电的第三时段。
第一时段可与1.4μs的时段t2、3.6μs的时段t3、1.0μs的时段t4和1.1μs的时段t5之和对应。例如，第二时段可与1.4μs的时段t2、3.6μs的时段t3、1.0μs的时段t4和1.1μs的时段t5之和对应。例如，第三时段可与3.6μs的时段t3、1.0μs的时段t4和1.1μs的时段t5之和对应。
在各种示例中，使第一时段和第二时段开始的起始定时可彼此相同，并且使第二时段和第三时段开始的起始定时可彼此不同。
参照图7D，可在就绪/繁忙信号RB#处于低电平的读时段中执行读操作。例如，读时段可与1.0μs的时段t1、1.4μs的时段t2、3.6μs的时段t3、1.0μs的时段t4、1.1μs的时段t5和0.5μs的时段t6之和对应。又如，读时段可与1.0μs的时段t1、1.4μs的时段t2、3.6μs的时段t3和1.0μs的时段t4之和对应。在这种情况下，可按读速度(例如，tR＝7.0μs)来执行读操作，而在就绪/繁忙信号RB#升高之后的{t5+t6}期间可禁止进行除了数据输出操作之外的操作。
读时段可包括将操作电压施加到漏极选择线DSL的第一时段、将读电压Vread施加到被选字线WL并且将通过电压Vpass施加到未选字线的第二时段以及对被选位线BL进行预充电的第三时段。
第一时段可与1.4μs的时段t2、3.6μs的时段t3、1.0μs的时段t4和1.1μs的时段t5之和对应。例如，第二时段可与1.4μs的时段t2、3.6μs的时段t3、1.0μs的时段t4和1.1μs的时段t5之和对应。例如，第三时段可与1.4μs的时段t2、3.6μs的时段t3、1.0μs的时段t4和1.1μs的时段t5之和对应。
在各种示例中，使第一时段和第二时段开始的起始定时可彼此相同，并且使第二时段和第三时段开始的起始定时可彼此相同。
根据实施方式，存储装置可支持具有以不同读速度执行的多次读操作的存储平面，并且具有多个块的存储平面可按不同的速度对不同的块执行读操作。
虽然已经出于例示性目的描述了各种实施方式，但是对于本领域技术人员而言将明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求于2017年6月29日提交的标题为“FAST SLC WITH MULTIPLE tRFEATURE”的美国临时专利申请No.62/526,637的优先权，该美国临时专利申请的全部内容通过引用并入本文中。

Claims (21)

1.一种存储装置，该存储装置包括：
第一平面的至少一个第一存储单元；
第二平面的至少一个第二存储单元；以及
控制电路，所述控制电路响应于读命令而对所述至少一个第一存储单元和所述至少一个第二存储单元执行多次读操作，
其中，所述多次读操作包括在第一读时段中对所述至少一个第一存储单元执行的第一读操作和在第二读时段中对所述至少一个第二存储单元执行的第二读操作。
2.根据权利要求1所述的存储装置，其中，所述第一平面和所述第二平面包括不同数目的存储块。
3.根据权利要求1所述的存储装置，其中，所述第一平面和所述第二平面包括单级单元SLC。
4.根据权利要求1所述的存储装置，该存储装置还包括电压生成电路，所述电压生成电路产生用于所述第一读操作和所述第二读操作的操作电压、读电压和通过电压。
5.根据权利要求4所述的存储装置，其中，所述控制电路控制所述电压生成电路将所述操作电压施加到漏极选择线，将所述读电压施加到为进行读操作而选择的字线并且将所述通过电压施加到未选字线，并且所述控制电路对被选位线进行预充电。
6.根据权利要求5所述的存储装置，其中，所述第一读时段和所述第二读时段中的每一个包括将所述操作电压施加到所述漏极选择线的第一时段、将所述读电压施加到所选字线并且将所述通过电压施加到所述未选字线的第二时段以及对所述被选位线进行预充电的第三时段。
7.根据权利要求6所述的存储装置，其中，所述第一时段和所述第二时段具有相同的起始定时。
8.根据权利要求6所述的存储装置，其中，所述第一时段和所述第二时段具有不同的起始定时。
9.根据权利要求6所述的存储装置，其中，所述第二时段和所述第三时段具有相同的起始定时。
10.根据权利要求6所述的存储装置，其中，所述第二时段和所述第三时段具有不同的起始定时。
11.一种存储装置，该存储装置包括：
多个存储平面；以及
控制电路，所述控制电路响应于读命令而进行控制，以按不同的速度对不同的存储平面执行多次读操作。
12.根据权利要求11所述的存储装置，其中，所述多个存储平面分别包括不同数目的存储块。
13.根据权利要求11所述的存储装置，其中，所述存储平面中的每一个包括单级单元SLC。
14.根据权利要求11所述的存储装置，该存储装置还包括电压生成电路，所述电压生成电路产生用于所述多次读操作的操作电压、读电压和通过电压。
15.根据权利要求14所述的存储装置，其中，所述控制电路控制所述电压生成电路将所述操作电压施加到漏极选择线，将所述读电压施加到为进行所述多次读操作而选择的字线并且将所述通过电压施加到未选字线，并且所述控制电路对被选位线进行预充电。
16.根据权利要求15所述的存储装置，其中，所述读操作包括将所述操作电压施加到所述漏极选择线的第一操作、将所述读电压施加到所选字线并且将所述通过电压施加到所述未选字线的第二操作以及对所述被选位线进行预充电的第三操作。
17.根据权利要求16所述的存储装置，其中，所述第一操作和所述第二操作具有相同的起始定时。
18.根据权利要求16所述的存储装置，其中，所述第一操作和所述第二操作具有不同的起始定时。
19.根据权利要求16所述的存储装置，其中，所述第二操作和所述第三操作具有相同的起始定时。
20.根据权利要求16所述的存储装置，其中，所述第二操作和所述第三操作具有不同的起始定时。
21.一种存储装置，该存储装置包括：
多个存储平面，所述多个存储平面各自具有不同数目的存储块；以及
控制电路，所述控制电路响应于读命令而进行控制，以根据所述存储块的数目按不同的速度对不同的存储平面执行多次读操作。
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