CN105321567A - 非易失性存储器装置、编程方法及存储装置 - Google Patents

Abstract

本申请公开了非易失性存储器装置、编程方法及存储装置。该非易失性存储器装置包括在垂直于衬底的方向上堆叠的存储器单元，并且还包括连接在选中的位线与选中的串选择线之间的第一存储器单元串、连接在选中的位线与未选中的串选择线之间的第二存储器单元串、以及连接至未选中的位线的第三存储器单元串。在编程操作的位线设定时段期间，向选中的位线提供地电压，并将向未选中的串选择线提供的电源电压变为地电压。

Description

非易失性存储器装置、编程方法及存储装置

相关申请的交叉引用

本申请要求于2014年7月23日提交至美国专利商标局的美国专利临时申请No.62/027,807以及于2015年3月30日提交至韩国知识产权局的韩国专利申请No.10-2015-0044344的优先权，上述申请的全部内容以引用方式并入本文中。

技术领域

本文描述的本申请的实施例涉及半导体存储器装置，更具体地，涉及一种具有三维结构的非易失性存储器装置及其编程方法。

背景技术

半导体存储器装置分类为易失性存储器装置(例如，DRAM、SRAM等)和非易失性存储器装置(例如，EEPROM、FRAM、PRAM、MRAM、闪速存储器等)。易失性存储器装置在断电时丢失其中存储的数据，而非易失性存储器装置在断电时维持其中存储的数据。特别地，闪速存储器具有例如快速编程速度、低功耗、大容量数据存储等的优点。因此，包含闪速存储器的闪速存储器系统被广泛用作数据存储介质。

闪速存储器的集成度持续增加，以保持卓越的性能和具有竞争力的价格。然而，传统的二维闪速存储器具有由制造工艺所导致的在增加集成度上的局限性。为了克服这样的局限性，正在发展三维闪速存储器。

三维闪速存储器使得集成度较高，但是由编程干扰或各单元之间在编程操作期间的干扰耦合导致其数据可靠性降低。特别地，当在存储器单元中存储两位或两位以上的数据时，数据可靠性会存在更多问题。

发明内容

本申请的各实施例提供一种非易失性存储器装置以及一种编程方法，其通过使用编程电压管理器能够调整要在页面编程操作时提供的电压，从而使由于编程干扰所导致的数据可靠性的降低最小化。

本申请的各实施例的一个方面在于：提供一种非易失性存储器装置，其包括在垂直于衬底的方向上堆叠的存储器单元，该非易失性存储器装置包括连接至选中的位线和选中的串选择线的第一存储器单元串、连接至选中的位线和未选中的串选择线的第二存储器单元串、以及连接至未选中的位线的第三存储器单元串。其中，在编程操作的位线设定时段期间，将位线编程电压施加至选中的位线，并将向未选中的串选择线提供的导通电压变为关断电压。

本申请的各实施例的另一方面在于：提供一种非易失性存储器装置的编程方法，该非易失性存储器装置包括连接至选中的位线和选中的串选择线的第一存储器单元串、连接至选中的位线和未选中的串选择线的第二存储器单元串、以及连接至未选中的位线的第三存储器单元串。该编程方法包括步骤：在多个编程循环中的至少一个编程循环内执行编程操作的第一位线设定。在所述第一位线设定期间，将位线编程电压施加至选中的位线，并将向未选中的串选择线提供的导通电压变为关断电压。在所述多个编程循环中的至少一个其他编程循环内执行编程操作的第二位线设定。在编程操作的第二位线设定期间，将预充电电压施加至选中的位线和未选中的位线，将导通电压施加至选中的串选择线和未选中的串选择线，然后将关断电压施加至未选中的串选择线和选中的位线。

本申请的各实施例的另一方面在于：提供一种非易失性存储器装置的编程方法，该非易失性存储器装置包括连接至选中的位线和选中的串选择线的第一存储器单元串、连接至选中的位线和未选中的串选择线的第二存储器单元串、以及连接至未选中的位线的第三存储器单元串。该编程方法包括步骤：在多个编程循环中的至少一个编程循环内执行编程操作的位线设定。在所述位线设定期间，将位线编程电压施加至选中的位线，并将向未选中的串选择线提供的导通电压变为关断电压。

该非易失性存储器装置包括电连接至选中的存储器单元的字线。在所述位线设定期间，在将编程电压施加至字线之前，将未选中的串选择线的电压放电至地电压。并且，在所述位线设定期间，在将编程电压施加至字线之前，将施加至选中的位线的位线编程电压保持在地电压。

该编程方法还包括步骤：在所述多个编程循环中的另一编程循环内，执行编程操作的第二位线设定。其中在所述第二位线设定期间，将导通电压施加至选中的串选择线和未选中的位线，并将关断电压施加至未选中的串选择线和选中的位线。

本申请的各实施例的另一方面在于：提供一种包括非易失性存储器装置的存储装置，该非易失性存储器装置包括连接在选中的位线和选中的串选择线之间的第一存储器单元串、连接在选中的位线和未选中的串选择线之间的第二存储器单元串、以及连接至未选中的位线的第三存储器单元串。存储器控制器配置为控制非易失性存储器装置。该非易失性存储器装置在多个编程循环中的至少一个编程循环内执行编程操作的位线设定。在所述位线设定期间，向选中的位线提供位线编程电压，并将向未选中的串选择线提供的导通电压变为关断电压。

本申请的各实施例的又一方面在于：提供一种具有非易失性存储器单元阵列的存储器装置，根据在多条位线中的选中的一条、多条串选择线中的选中的一条和多条字线中的选中的一条上接收的信号来对各存储器单元中的每一个进行编程。电压产生器将电压施加至多条位线、多条串选择线和多条字线。该电压产生器将选中的串选择线和未选中的串选择线预充电至串选择线的导通电压。在将选中的串选择线和未选中的串选择线预充电至导通电压之后，电压产生器将关断电压施加至未选中的串选择线，从而关断未选中的串选择线，并在位线设定周期期间和编程周期期间继续将导通电压施加至选中的串选择线。完成位线设定周期后，电压产生器在在编程周期期间将编程电压施加至选中的字线，以对由选中的串选择线、选中的字线和选中的位线寻址的选中的存储器单元进行编程。

本申请的各实施例的又一方面在于：提供一种由存储器控制器执行的对具有非易失性存储器单元阵列的存储器装置进行编程的方法。根据在多条位线中的选中的一条、多条串选择线中的选中的一条和多条字线中的选中的一条上接收的信号对各存储器单元中的每一个进行编程。该方法包括步骤：接收来自主机设备的地址和数据；识别选中的位线、选中的串选择线和选中的字线，以用于对与接收到的地址相对应的存储器单元进行编程；识别与接收到的用于对存储器单元进行编程的数据相对应的编程电压；将选中的串选择线和未选中的串选择线预充电至串选择线的导通电压；在将选中的串选择线和未选中的串选择线预充电至导通电压之后，将关断电压施加至未选中的串选择线，从而关断未选中的串选择线，并且在位线设定周期和编程周期期间继续向选中的串选择线施加导通电压；以及在完成位线设定周期后，在编程周期期间将编程电压施加至选中的字线，以对由选中的串选择线、选中的字线和选中的位线寻址的存储器单元进行编程。

附图说明

通过以下参照附图的说明，上述目的和特征以及其他目的和特征将变得显而易见，其中除非另外明确指出，否则相同的附图标记在不同的附图中始终表示相同的部分，并且其中：

图1是示意性示出根据本申请的一个示例性实施例的闪速存储器系统的框图；

图2是示意性示出根据本申请的一个示例性实施例的图1所示的闪速存储器装置的框图；

图3是示意性示出图2所示的存储器块的三维结构的透视图；

图4是图3所示的存储器块的等效电路；

图5是示意性示出3位存储器单元的阈值电压变化的示图；

图6是用于描述根据本申请的一个示例性实施例的闪速存储器装置的编程操作的示图；

图7是示出在根据本申请的一个示例性实施例的闪速存储器装置的编程操作时各电压条件的表；

图8是示意性示出图6所示的闪速存储器装置的编程操作的时序图；

图9是用于描述根据本申请的另一示例性实施例的闪速存储器装置的编程操作的示图；

图10是示出在根据本申请的另一示例性实施例的闪速存储器装置的编程操作时各电压条件的表；

图11是示意性示出图9所示的闪速存储器装置的编程操作的时序图；

图12是示意性示出根据编程循环的重复的位线电压电平变化的示图；

图13是示意性示出根据编程循环的重复的位线电压电平变化的另一实施例的示图；

图14是示意性示出在图2所示的闪速存储器装置的编程操作时的位线预充电方法的示图；

图15是示意性示出根据本申请的一个示例性实施例的闪速存储器装置的编程方法的示图；

图16是示意性示出根据本申请的另一示例性实施例的闪速存储器系统的框图；

图17是用于描述图1和图16所示的编程电压管理器的操作方法的流程图；

图18是示意性示出根据本申请的一个实施例的包括了存储器控制器和非易失性存储器装置的电子设备的框图；

图19是示意性示出根据本申请的另一实施例的包括了存储器控制器和非易失性存储器装置的电子设备的框图；

图20是示意性示出根据本申请的另一实施例的包括了非易失性存储器装置的电子设备的框图；

图21是示意性示出根据本申请的另一实施例的包括了存储器控制器和非易失性存储器装置的电子设备的框图；

图22是示意性示出根据本申请的另一实施例的包括了存储器控制器和非易失性存储器装置的电子设备的框图；以及

图23是示意性示出包括了图22所示的电子设备的数据处理系统的框图。

具体实施方式

下面将参照附图详细描述各实施例。然而，本申请可以按照许多不同的形式实施，并且不应理解为仅限于示出的各实施例。此外，提供这些实施例作为示例，是为了使得本公开将是彻底和完整的，并且将向所属技术领域的技术人员充分地传达本申请的构思。因此，关于本申请的一些实施例，没有对已知的过程、元件和技术进行描述。除非另外指明，否则在附图和书面说明中相同的附图标记始终表示相同的元件，因此将不再重复描述。为清楚起见，在附图中可以放大层与区域的尺寸和相对尺寸。

应当理解，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述不同的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、部件、区域、层和/或部分与另一个元件、部件、区域、层和/或部分区分开。因此，下面讨论的第一元件、第一部件、第一区域、第一层和/或第一部分可以被称作第二元件、第二部件、第二区域、第二层和/或第二部分而没有脱离本申请的指教。

为了便于描述，可以在本文中使用空间相对术语，例如“位于……下方”、“之下”、“下部”、“位于……之下”、“之上”、“上部”等，以描述附图所示的一个元件或特征与另一个(一些)元件或特征的关系。应当理解，空间相对术语旨在涵盖在使用或操作中的器件的除附图所示的指向之外的不同指向。例如，如果附图中的器件被翻转，则被描述为“在”另一些元件或特征“之下”或者“位于”另一些元件或特征“下方”或者“位于”另一些元件或特征“之下”的元件将指向为“在”另一些元件或特征“之上”。因此，示例性术语“之下”或“位于……之下”可以涵盖“之上”和“之下”这两种指向。器件可另外地进行指向(旋转90度或位于其他指向)，并相应地解释本文所使用的空间相对描述词。另外，还应当理解，当一层被称作“在”两层“之间”时，所述一层可以是这两层之间的唯一一层，也可以存在一个或多个中间层。

本文所使用的术语仅用于描述特定实施例，而非旨在限定本申请。如本文所使用的那样，除非上下文另外明确表示，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。应当理解，当术语“包含”和/或“包含……的”用于本说明书中时，其指示了存在所述特征、整体、步骤、操作、元件和/或部件，但并不排除存在或增加其他一个或多个特征、整体、步骤、操作、元件、部件和/或它们的组。如本文中使用的那样，术语“和/或”包括相关的所列项目中的一个或多个的任何和所有组合。另外，术语“示例性”旨在表示一个示例或说明。

应当理解，当一个元件或层被称作“位于”另一个元件或层“上”、“连接至”或“耦接至”或“邻近”另一个元件或层时，所述一个元件或层可以直接“位于”另一个元件或层“上”、直接“连接至”或“耦接至”或“邻近”另一个元件或层，或者也可以存在中间元件或中间层。与此相反，当一个元件或层被称作“直接位于”另一个元件或层“上”、“直接连接至”或“直接耦接至”或“紧邻”另一个元件或层时，则不存在中间元件或中间层。

除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本申请所属技术领域的普通技术人员的通常理解相同的含义。应当理解，那些诸如在常用字典中定义的术语应当被解释为与相关技术和/或本说明书的上下文中一致的含义，而不应理想化或者过于正式地进行解释，除非在本文中明确地这样进行了定义。

在本申请的实施例中，提供了三维(3D)存储器阵列。该3D存储器阵列整体地(monolithically)形成在存储器单元阵列的一个或多个物理水平中，所述存储器单元阵列具有设置在硅衬底上方的有源区域和与这些存储器单元的操作关联的电路，这些关联电路位于所述衬底上方或位于所述衬底中。术语“整体”意指阵列的每个水平的层直接设置在阵列的每个下一水平的层之上。

在本申请的实施例中，3D存储器阵列包括竖直指向的竖直NAND串，以使至少一个存储器单元位于另一个存储器单元上方。所述至少一个存储器单元可以包括电荷捕获层。每个竖直NAND串可以包括位于存储器单元上方的至少一个选择晶体管，所述至少一个选择晶体管具有与存储器单元相同的结构，并与各存储器单元整体地一起形成。

以引用方式并入本文中的以下专利文献描述了适用于三维存储器阵列的配置，其中三维存储器阵列配置为多个水平，在各水平之间共享各条字线和/或各条位线：美国专利第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号和美国专利公布第2011/0233648号。

图1是示意性示出根据本申请的一个示例性实施例的闪速存储器系统的框图。参照图1，闪速存储器系统1000包括闪速存储器装置1100和存储器控制器1200。闪速存储器系统1000可以包括所有基于闪速存储器的数据存储介质，例如存储器卡、USB存储器、固态盘(SSD)等。

闪速存储器装置1100根据存储器控制器1200的控制执行操作，包括擦除操作、写入操作和读取操作。闪速存储器装置1100通过各条输入/输出线接收命令CMD、地址ADDR和数据DATA。闪速存储器装置1100通过电源线接收功率PWR，并通过控制线接收控制信号CTRL。控制信号CTRL可以包括命令锁存器使能信号CLE、地址锁存器使能信号ALE、芯片使能nCE、写入使能new、读取使能nRE等。

闪速存储器装置1100包括编程电压管理器1165。编程电压管理器1165调节要在闪速存储器装置1100的编程操作期间提供(或需要)的(各)电压。

与此相反，编程电压管理器1165可以包含在存储器控制器1200中。在这种情况下，可以通过闪存转换层(FTL)管理编程电压管理器1165。根据本申请的示例性实施例的闪速存储器系统1000通过使用编程电压管理器1165在编程操作时减少编程干扰，从而改进闪速存储器装置1100的可靠性。

图2是示意性示出根据本申请的一个实施例的图1所示的闪速存储器装置的框图。参照图2，闪速存储器装置1100包含存储器单元阵列1110、地址译码器1120、页面缓冲电路1130、数据输入/输出电路1140、电压产生器1150和控制逻辑1160。控制逻辑1160包括编程电压管理器1165。如上文所述，编程电压管理器1165可以调节要在编程操作时提供的(各)电压。

存储器单元阵列1110包括多个存储器块BLK1至BLKz，各存储器块中的每一个具有三维结构(或竖直结构)。具有二维结构(或水平结构)的存储器块包括在平行于衬底的方向上形成的存储器单元。

与此相反，具有三维结构的存储器块包括在垂直于衬底的方向上形成的存储器单元。每个存储器块可以对应于闪速存储器装置1100的一个擦除单位。然而，应当清楚的是，擦除单位可以不限于存储器块。

地址译码器1120通过选择线SSL和GSL以及各条字线WL连接至存储器单元阵列1110。地址译码器1120从电压产生器1150接收字线电压VWL，并且响应于控制逻辑1160的控制而进行操作。地址译码器1120在读取操作或编程操作时选择字线。可以将编程电压或读取电压施加至选中的字线。

页面缓冲电路1130通过各条位线BL连接至存储器单元阵列1110。页面缓冲器可与一条位线(所有BL结构)或者两条或更多条位线(屏蔽BL结构)连接。页面缓冲电路1130临时存储要进行编程的数据或从选中的页面读取出的数据。

数据输入/输出电路1140通过各条数据线DL连接至页面缓冲电路1130。另外，数据输入/输出电路1140通过各条输入/输出数据线连接至存储器控制器1200(参照图1)。数据输入/输出电路1140在编程操作时从存储器控制器1200接收编程数据Data，并在读取操作时向存储器控制器1200提供读取数据Data。

电压产生器1150从存储器控制器1200接收功率PWR，以产生读取或写入数据所需的字线电压VWL。向地址译码器1120提供字线电压VWL。电压产生器1150产生高于电源电压Vdd的高电压。该高电压可以用作编程电压Vpgm或通路电压Vpass等。

继续参照图2，电压产生器1150包括编程电压(Vpgm)产生器1151、通路电压(Vpass)产生器1152和选择线电压(Vsl)产生器1153。编程电压产生器1151产生要在编程操作时向选中的字线提供的编程电压Vpgm。可以在重复编程循环时提高编程电压Vpgm。通路电压产生器1152产生要在编程操作时施加至选中的字线和未选中的字线的通路电压Vpass。通常情况下，即使重复编程循环，仍然一直保持通路电压Vpass。选择线电压产生器1153产生要施加至串选择线SSL或接地选择线GSL的选择线电压Vsl。

控制逻辑1160可以通过使用命令CMD、地址ADDR和控制信号CTRL来控制闪速存储器装置1100的编程操作、读取操作和擦除操作。

例如，在编程操作时，控制逻辑1160可以控制地址译码器1120向选中的字线提供编程电压Vpgm，并且可以控制页面缓冲电路1130和数据输入/输出电路1140向选中的页面提供编程数据。

控制逻辑1160包括编程电压管理器1165。编程电压管理器1165可以确定要在执行编程操作中施加至(各条)串选择线和(各条)位线的(各个)电压。与上述描述不同，编程电压管理器1165可以独立设置在控制逻辑1160之外。

在各示例性实施例中，编程电压管理器1165可以在编程操作时管理以下操作。将电源电压施加至(各条)串选择线和(各条)未选中的位线，并将地电压(例如，0V)施加至(各条)选中的位线。将(各条)未选中的串选择线的电源电压放电至地电压(例如，0V)，并向选中的字线提供编程电压。可替换地，在编程电压管理器1165的控制下，可以将高于电源电压的第一电压施加至(各条)未选中的串选择线。第一电压可以是足以导通串选择晶体管的电压。

在编程电压管理器1165的控制下，将(各条)未选中的串选择线的第一电压放电至第二电压，并且向选中的字线提供编程电压。第二电压可以是地电压或者足以关断串选择晶体管的电压。由于向(各条)未选中的串选择线提供电源电压或第一电压，因此在编程操作时减少了编程干扰和发生错误的概率，从而改进了数据可靠性。

在其他示例性实施例中，当非易失性存储器装置劣化时，编程电压管理器1165可以管理以下操作。将电源电压施加至所有串选择线和所有位线，并且将(各条)未选中的串选择线与(各条)选中的位线的电压放电至地电压(例如，0V)。在这种情况下，对(各条)未选中的串选择线与(各条)选中的位线的电压进行放电会导致编程时间的延迟并增加电流消耗。将参照图6至图11更加全面地描述这种情况。

图3是示意性示出图2所示的存储器块BLK1的三维结构的透视图。参照图3，在垂直于衬底SUB的方向上形成存储器块BLK1。在衬底SUB中形成n+掺杂区。在衬底SUB上轮流布置栅电极层和绝缘层。

在栅电极层和绝缘层之间形成信息存储层。信息存储层包括隧穿绝缘层、电荷存储层和阻挡绝缘层。

当在竖直方向上对栅电极层和绝缘层进行图案化时，形成V形柱状物。各柱状物经由栅电极层和绝缘层与衬底SUB接触。在每个柱状物中，外部可以是竖直有源图案并由沟道半导体形成，内部可以是填充电介质图案并由绝缘材料(例如氧化硅)形成。

继续参照图3，存储器块BLK1的栅电极层可以与接地选择线GSL、多条字线WL1至WL8和串选择线SSL连接。存储器块BLK1的各柱状物与多条位线BL1至BL3连接。在图3中，将本申请的实施例示例为：一个存储器块BLK1具有两条选择线SSL和GSL、八条字线WL1至WL8，以及三条位线BL1至BL3。然而，本申请的范围和精神可以不限于此。

图4是图3所示的存储器块BLK1的等效电路。

参照图4，NAND串NS11至NS33连接在位线BL1至BL3与公共源极线CSL之间。每个NAND串(例如，NS11)包括串选择晶体管SST、多个存储器单元MC1至MC8，以及接地选择晶体管GST。

各串选择晶体管SST与串选择线SSL1至SSL3连接。存储器单元MC1至MC8分别与相应的字线WL1至WL8连接。各接地选择晶体管GST与接地选择线GSL连接。在每个单元串中，串选择晶体管SST与位线连接，接地选择晶体管与公共源极线CSL连接。

继续参照图4，串选择线SSL1至SSL3分离。具有相同高度的字线(例如，WL1)可以连接在一起。选取第一字线WL1、第一串选择线SSL1和第一位线BL1，以对与第一字线WL1连接并属于NAND串NS11的选中的存储器单元进行编程。

参照图2至图4，编程电压管理器1165可以决定要在编程操作时向串选择线和位线提供的电压。在部分实施例中，编程电压管理器1165可以允许向选中的位线提供地电压，并且将电源电压施加至未选中的位线。

在各示例性实施例中，可以将选中的串选择线和未选中的串选择线分别连接至第一串选择晶体管和第二串选择晶体管，并且可以将电源电压施加至选中的串选择线和未选中的串选择线。编程电压管理器1165可以将未选中的串选择线从电源电压放电至地电压，并且向选中的字线提供编程电压。未选中的串选择线与选中的位线之间的存储器单元串可以具有初始沟道电位，该初始沟道电位对应于电源电压与第二串选择晶体管的阈值电压之间的差值。

在其他示例性实施例中，编程电压管理器1165可以向选中的串选择线和未选中的串选择线提供高于电源电压并且足以使串选择晶体管导通的第一电压。编程电压管理器1165可以将未选中的串选择线从第一电压放电至第二电压，并向选中的字线提供编程电压。第二电压可以是足以关断未选中的串选择晶体管的电压。未选中的串选择线与选中的位线之间的存储器单元串可以具有初始沟道电位，该初始沟道电位对应于电源电压与第二串选择晶体管的阈值电压之间的差值和第一电压与第二串选择晶体管的阈值电压之间的差值中的相对较小的那个。

一个存储器单元可以存储1位数据或者M位数据(M为二或更大的整数)。存储1位数据的存储器单元称作“单层单元(SLC)”或“单位单元”，而存储多位数据的存储器单元称作“多层单元(MLC)”或“多位单元”。例如，2位存储器单元可以存储低位数据和高位数据，而3位存储器单元可以存储LSB数据、CSB数据和MSB数据。

图5是示意性示出3位存储器单元的阈值电压变化的示图。在图5中，横坐标表示阈值电压Vth，纵坐标表示存储器单元的数量。根据阈值电压的分布，3位存储器单元具有八种状态(E以及P1至P7)中的一个。这里，“E”表示擦除状态，“P1”至“P7”表示编程状态。

闪速存储器装置1100(参照图2)对与字线连接的各存储器单元同时进行编程。这种编程操作被称作“页面编程”。在3位闪速存储器装置中，关于一条字线执行三次页面编程操作。以下，假设第一页面编程操作、第二页面编程操作和第三页面编程操作分别称作“LSB页面编程操作”、“CSB页面编程操作”和“MSB页面编程操作”。

具有在垂直于衬底的方向上形成的单元串结构的闪速存储器会受到编程禁止串之间的编程干扰。为了对选中的存储器单元进行编程，在将电源电压施加至选中的串选择线并将地电压施加至选中的位线的条件下，将编程电压Vpgm施加至选中的字线。在这种情况下，可以将选中的单元串的沟道设置为地电压电平。

可以对与选中的字线、选中的串选择线与未选中的位线连接的第一编程禁止串的沟道进行预充电，使其在初始状态具有(Vdd-Vth)的电压，因而可以关断串选择晶体管。然后，可以使第一编程禁止串的沟道升压。这里，“Vth”是串选择晶体管的阈值电压。

在初始状态将第二编程禁止串和第三编程禁止串的沟道设置为地电压之后，可以使第二编程禁止串和第三编程禁止串的沟道升压。这里，第二编程禁止串与选中的字线、未选中的串选择线以及选中的位线连接，而第三编程禁止串与选中的字线、未选中的串选择线以及未选中的位线连接。因此，会使得第二编程禁止串和第三编程禁止串的沟道在与第一编程禁止串的沟道不同的初始状态时开始升压。

如上所述，由于第二编程禁止串和第三编程禁止串的初始沟道电压电平低于第一编程禁止串的初始沟道电压电平，因此会发生编程干扰，从而使得难以确保通路电压窗口。

本申请可以提供多种不同的方法用于解决由各编程禁止串的初始电压电平之间的差别所导致的问题。例如，本申请可以通过将所有编程禁止串的沟道预充电至(Vdd-Vth)来减小(或最小化)编程干扰。

图6是用于描述根据本申请的一个示例性实施例的闪速存储器装置的编程操作的示图，图7是示出在根据本申请的一个示例性实施例的闪速存储器装置的编程操作时各电压条件的表。在图6和图7中示出了利用(Vdd-Vth)对所有编程禁止串的沟道进行预充电的实施例。

参照图6，将电源电压Vdd施加至选中的串选择线和未选中的串选择线，并将预充电电压(例如，电源电压Vdd)施加至选中的位线和未选中的位线。根据这种电压条件，关断各串选择晶体管，并且利用(Vdd-Vth)对所有编程禁止串的沟道进行预充电。为了使沟道升压，可以通过将未选中的串选择线的电压从Vdd拉低至GND来关断串选择晶体管。在这个时候，所述沟道的初始预充电电平可以保持在(Vdd-Vth)。

接下来，选中的串选择线保持在Vdd，将选中的位线的电压从Vdd拉低至GND。根据这种电压条件，将编程串的沟道电压从(Vdd-Vth)拉低至GND。然后，当编程电压Vpgm施加至选中的字线时，对选中的存储器单元进行编程，同时未选中的存储器单元为编程禁止的。

根据本申请的示例性实施例的闪速存储器装置将第一至第三编程禁止串的初始沟道电压电平设置为(Vdd-Vth)，从而防止由各编程禁止串的初始电压电平之间的差别所导致的编程干扰。

图8是示意性示出图6所示的闪速存储器装置的编程操作的时序图。参照图8，编程操作被分为初始预充电时段、位线设定时段和编程执行时段。

在初始预充电时段的第一区间t0至t1内，将电源电压Vdd施加至选中的位线、未选中的位线、选中的串选择线和未选中的串选择线。将地电压GND施加至接地选择线GSL，并向公共源极线CSL提供电源电压Vdd。根据这种电压条件，利用(Vdd-Vth)对所有串进行预充电。在这个时候，与选中的串选择线连接的串(或其串选择晶体管)是关断的。

在初始预充电时段的第二区间t1至t2内，选中的串选择线保持在电源电压Vdd，将未选中的串选择线的电压从Vdd放电至GND。根据这种电压条件，(各)编程禁止串可以与(各条)位线电隔离。

在位线设定时段t2至t3内，将地电压GND施加至选中的位线，同时未选中的位线保持在电源电压Vdd。在编程执行时段t3至t4内，向所有字线提供通路电压Vpass，从而使电断开的编程禁止串的沟道升压。然后，向选中的字线提供编程电压Vpgm，以对与选中的字线连接的选中的各存储器单元进行编程。

在参照图6至图8描述的编程方法中，在初始预充电时段利用(Vdd-Vth)对所有串的沟道进行预充电。因而，本申请的编程方法可以将各编程禁止串的沟道设置为相同的初始沟道电压，从而减少编程干扰。

图9是用于描述根据本申请的另一示例性实施例的闪速存储器装置的编程操作的示图，图10是示出在根据本申请的另一示例性实施例的闪速存储器装置的编程操作时各电压条件的表。与图6的编程方法不同，图9的编程方法可以将电源电压Vdd施加至未选中的位线，并将地电压GND施加至选中的位线，就像一般的编程方法一样。

参照图9，向选中的串选择线和未选中的串选择线提供电源电压Vdd，将地电压GND施加至选中的位线，并将电源电压Vdd施加至未选中的位线。在这个时候，如图10所示，与选中的位线连接的串的沟道电压是地电压GND或0V，并且与未选中的位线连接的串的沟道电压是(Vdd-Vth)。

参照图9，为了说明起见，向选中的串选择线和未选中的串选择线提供的电压被示作电源电压Vdd。然而，可以向选中的串选择线和未选中的串选择线提供高于电源电压Vdd的第一电压。换言之，第一电压可以是高于电源电压Vdd被足以使串选择晶体管导通的电压。

为了在编程操作时使沟道升压，将未选中的串选择线的电压放电至第二电压(例如，地电压GND)。这里，第二电压可以是足以关断串选择晶体管的电压。在放电之后，如上所述，将通路电压Vpass施加至未选中的字线，并将编程电压Vpgm施加至选中的字线WLn。

图11是示意性示出图9所示的闪速存储器装置的编程操作的时序图。

在第一区间t0至t1内，向选中的位线提供地电压GND，并向未选中的位线提供电源电压Vdd。将电源电压Vdd施加至选中的串选择线和未选中的串选择线。在这个时候，与选中的位线连接的串的沟道具有0V的初始沟道电压，而与未选中的位线连接的串的沟道具有(Vdd-Vth)的初始沟道电压。

在第二区间t1至t2内，选中的串选择线保持在电源电压Vdd，并将未选中的串选择线的电源电压Vdd拉低至地电压GND。在这个时候，与未选中的串选择线连接的所有串选择晶体管是关断的。

在第三区间t2至t3内，将通路电压Vpass施加至所有字线，并使电断开的各编程禁止串的各沟道升压。然后，将编程电压Vpgm施加至选中的字线。

在闪速存储器装置中，编程电压较高时的编程干扰比编程电压较低时的编程干扰更为严重。闪速存储器装置在重复编程循环时提高了编程电压Vpgm。为了对尚未编程的存储器单元进行编程，闪速存储器装置在重复编程循环时提高了编程电压Vpgm。这被称作“增长步长脉冲编程(ISPP)”。

参照图9描述的编程方法可以通过使用编程循环特性来解决连接未选中的串选择线和选中的位线的第二编程禁止串的初始沟道电压与连接未选中的串选择线和未选中的位线的第三编程禁止串的初始沟道电压之间的差别。

即使重复编程循环，与未选中的串选择线连接的第三编程禁止串仍可保持初始沟道电压(Vdd-Vth)。与此相反，在编程循环的开始，与未选中的串选择线连接的第二编程禁止串的沟道电压为0V，而当执行编程循环时，其变为(Vdd-Vth)。其原因是，如果完成了与第二编程禁止串连接的选中的存储器单元的编程，则将电源电压Vdd施加至选中的位线以禁止编程。参照图9描述的编程方法可以减少编程干扰而不降低闪速存储器装置的性能。

图12是示意性示出根据编程循环的重复的位线电压电平变化的示图。

参照图12，编程循环被分为第一阶段至第三阶段。假设存储器单元具有擦除状态E和第一至第三编程状态P1至P3。在图12中，基于由两个存储器单元来存储每个状态的假设，示出八条位线的电压电平。用细实线表示的位线具有地电压GND，并且用粗实线表示的位线具有电源电压Vdd。

在编程循环的起点(第1阶段)，将电源电压Vdd施加至仅连接至维持擦除状态E的存储器单元的位线。也就是说，将电源电压Vdd施加至对应于擦除状态E的两条位线。

在编程循环的中间(第2阶段)，电源电压Vdd还施加至在重复编程循环时与完成编程的存储器单元连接的位线。也就是说，如果编程验证操作的结果表明“通过”，则可以将电源电压Vdd施加至相关的位线以禁止编程。在图12中，将本申请的实施例示例为：将具有第一编程状态P1的两个存储器单元和具有第二存储状态P2的一个存储器单元编程至目标状态。

在编程循环的末尾(第3阶段)，由于多数存储器单元被编程至目标状态，因此将电源电压Vdd施加至大多数位线。在图12中，将本申请的实施例示例为：将除了要编程至第三编程状态P3的一个存储器单元之外的所有存储器单元编程至目标状态。

由于编程电压根据编程循环的重复而增加，所以编程干扰会变得更加严重。然而，当重复编程循环时，位线的电压从地电压GND变为电源电压Vdd。在这个时候，与未选中的串选择线连接的编程禁止串具有沟道电压(Vdd-Vth)。通过利用这样的现象，即，大多数位线在编程干扰更严重的编程循环末尾(第3阶段)具有电源电压Vdd，本申请可以减小编程干扰而没有降低闪速存储器装置的性能。

如果各条位线直至最后的编程循环都很少地保持地电压也并不重要。其原因是，ECC会纠正这样的错误。

图13是示意性示出根据编程循环的重复的位线电压电平变化的另一实施例的示图。参照图13，在编程循环的起点执行参照图9描述的方法，并在编程循环的末尾执行参照图6描述的方法。

例如，将应用了参照图9描述的方法的编程操作电压施加至第1阶段编程。也就是说，向选中的位线提供地电压GND，并将电源电压Vdd施加至未选中的位线。向选中的串选择线和未选中的串选择线提供电源电压Vdd或第一电压。在提供编程脉冲之前，可以向未选中的串选择线提供地电压GND或第二电压。

在这个时候，使与未选中的串选择线连接的串的沟道升压。将应用了参照图6描述的方法的编程操作电压施加至第2阶段编程。将电源电压Vdd施加至选中的位线和未选中的位线，并对选中的位线进行放电，以将其设置为地电压GND。因此，执行了关于与选中的位线和选中的串选择线连接的串的编程。

参照图13，假设闪速存储器装置1100在编程操作时执行第一至第n+2编程循环L1至Ln+2。在图13中，将本申请的实施例示例为：将编程循环分为包括第1编程循环至第n编程循环的第一阶段和包括第n+1编程循环至第n+2编程循环的第二阶段。在第一阶段L1至Ln中，可以完成对应于大多数编程状态的存储器单元的编程。在第二阶段Ln+1和Ln+2中，可以对具有部分上部编程状态(upperprogramstate)的存储器单元进行编程。

根据本申请的示例性实施例的闪速存储器装置1100将参照图9描述的编程电压条件施加至第一阶段L1至Ln，并将参照图6描述的编程电压条件施加至第二阶段Ln+1和Ln+2。

在第一阶段L1至Ln中的每个编程循环期间，将地电压GND施加至选中的位线，将电源电压Vdd施加至未选中的位线，并将电源电压Vdd施加至选中的串选择线和未选中的串选择线。接下来，选中的串选择线保持在电源电压Vdd，同时将未选中的串选择线的电源电压Vdd拉低至地电压GND(或将未选中的串选择线接地)。然后，将编程电压Vpgm施加至选中的字线。在第一阶段中，编程干扰减少，而没有降低闪速存储器装置1100的性能。

在第二阶段Ln+1和Ln+2中，在初始预充电时段期间利用(Vdd-Vth)对所有串的沟道进行预充电。因而，本申请的编程方法可以通过将各编程禁止串的沟道设置为相同的初始沟道电压来减少编程干扰。

图14是示意性示出在图2所示的闪速存储器装置的编程操作时的位线预充电方法的示图。参照图14，如上所述，闪速存储器装置1100(参照图2)在编程操作时可以使用三种方法对位线进行预充电。

第一位线预充电方法可以包括：将0V和电源电压Vdd分别施加至选中的位线和未选中的位线，并且将电源电压Vdd和0V分别施加至选中的串选择线和未选中的串选择线。

如参照图11描述的那样，第二位线预充电方法可以包括：将0V和电源电压Vdd分别施加至选中的位线和未选中的位线，将电源电压Vdd施加至选中的串选择线和未选中的串选择线，并且将0V施加至未选中的字线。

如参照图6至图8描述的那样，第三位线预充电方法可以包括：通过将电源电压Vdd施加至选中的和未选中的位线以及选中的和未选中的串选择线，并且将未选中的串选择线和选中的位线的电压放电至0V来将所有单元串的沟道预充电至(Vdd-Vth)。

图15是示意性示出根据本申请的一个示例性实施例的闪速存储器装置的编程方法的示图。在图15中，将本申请的实施例示例为：编程循环的数量是“15”。然而，本申请的范围和精神可以不限于此。当重复编程循环时，根据本申请的一个实施例的闪速存储器装置1100可以将多种不同的位线预充电方法中的至少一种应用于每个编程循环。

例如，参照图15中的情况(A)，将第一位线预充电方法应用于第一编程循环至第十编程循环，并将第三位线预充电方法应用于剩余的编程循环。参照图15中的情况(B)，将第二位线预充电方法应用于第一编程循环至第十编程循环，并将第三位线预充电方法应用于剩余的编程循环。与情况(B)对应的预充电方案可以与参照图13描述的方案实质上相同。参照图15的情况(C)，将第一位线预充电方法应用于第一编程循环至第十编程循环，并将第二位线预充电方法应用于剩余的编程循环。参照图15的情况(D)，将第三位线预充电方法应用于第一编程循环至第十编程循环，并将第二位线预充电方法应用于剩余的编程循环。

参照图15的情况(E)和情况(F)，根据本申请的示例性实施例的闪速存储器装置1100可以执行使用了所述三种预充电方法的编程操作。也就是说，参照图15的情况(E)，将第一位线预充电方法应用于第一编程循环至第五编程循环，将第二位线预充电方法应用于第六编程循环至第十编程循环，并将第三位线预充电方法应用于剩余的编程循环。参照图15的情况(F)，将第一位线预充电方法应用于第一编程循环至第五编程循环，将第三位线预充电方法应用于第六编程循环至第十编程循环，并将第二位线预充电方法应用于剩余的编程循环。这里，编程循环的数量和位线预充电方法的数量可以仅为示例性的，并可以有多种不同的变化。

回到图2，可以通过编程电压管理器1165实现根据本申请的示例性实施例的闪速存储器装置1100的编程操作。编程电压管理器1165可以管理在编程操作时向(各条)串选择线、(各条)位线和(各条)字线提供的电压。

在编程恢复操作之后，编程电压管理器1165可以将沟道电压减小至负电压。当向未选中的串选择线提供电源电压Vdd时，闪速存储器装置1100可以将初始沟道电压电平设置为电源电压与串选择晶体管的阈值电压之间的差值(Vdd-Vth)，或者第一电压与串选择晶体管的阈值电压之间的差值，而不是负电压。编程电压管理器1165可以通过设置要向(各条)串选择线和(各条)位线提供的电压来提高升压操作的效率。换言之，编程电压管理器1165可以通过减少发生错误的概率来改进数据可靠性。

图16是示例性示出根据本申请的另一示例性实施例的闪速存储器系统的框图。参照图16，闪速存储器系统2000包括存储装置2100和主机2200。存储装置2100包括闪速存储器2110和存储器控制器2120。

存储装置2100可以包括存储介质，例如存储卡(例如，SD、MMC等)或可移除的移动存储装置(例如，USB存储器等)。存储装置2100与主机2200连接。存储装置2100通过主机接口与主机2200交换数据。存储装置2100由主机2200供电，并且执行内部操作。

参照图16，在存储器控制器2120中实现编程电压管理器2121。编程电压管理器2121可以基于闪速存储装置2100的编程操作时的编程循环，调整要向(各条)串选择线和(各条)位线提供的电压。

编程电压管理器2121可以采用上述方法选则编程电压。在编程电压管理器2121的管理下，将电源电压Vdd施加至(各条)串选择线和(各条)未选中的位线，并将地电压(例如，0V)施加至(各条)选中的位线。在编程电压管理器2121的管理下，将(各条)未选中的串选择线的电源电压Vdd或第一电压放电至第二电压，并向选中的字线提供编程电压。第二电压可以是地电压(例如，0V)或者足以关断串选择晶体管的电压。

由于向(各条)未选中的串选择线提供电源电压或第一电压，因此在编程操作时减少了编程干扰和发生错误的概率，从而改进数据可靠性。

图17是用于描述图1和图16所示的编程电压管理器的操作方法的流程图。下面，将更加详细地描述图1所示的编程电压管理器1165的操作方法。可以将编程电压管理器1165的操作方法应用于图16所示的编程电压管理器2121。编程电压管理器1165可以确定在编程操作时要向(各条)位线和(各条)串选择线提供的电压。

在步骤S110中，编程电压管理器1165允许向选中的位线提供地电压(例如，0V)，并且向未选中的位线提供电源电压Vdd。

在步骤S120中，编程电压管理器1165允许向选中的串选择线和未选中的串选择线提供第一电压。这里，第一电压可以是高于电源电压Vdd的电压。

在步骤S130中，编程电压管理器1165允许在将编程电压施加至选中的字线之前，将未选中的串选择线的第一电压放电至第二电压。这里，第二电压可以是地电压或者足以关断串选择晶体管的电压。

在步骤S140中，编程电压管理器1165允许向选中的字线提供编程电压。也就是说，可以对选中的字线执行编程。

图18是示意性示出根据本申请的一个实施例的包括了存储器控制器和非易失性存储器装置的电子设备的框图。

参照图18，电子设备10000(例如，蜂窝电话、智能手机或平板PC)包括由闪速存储器装置实现的非易失性存储器装置16000以及用于控制非易失性存储器装置16000的存储器控制器15000。

非易失性存储器装置16000是图1所示的非易失性存储器装置。非易失性存储器装置16000可以存储随机数据。由控制电子设备10000的整体操作的处理器11000来控制存储器控制器15000。通过根据存储器控制器15000的控制的显示器13000对存储于非易失性存储器装置16000的数据进行显示，存储器控制器15000根据处理器11000的控制进行操作。

射频收发器12000通过天线交换射频信号。例如，射频收发器12000将通过天线接收的射频信号转换为能够由处理器11000进行处理的信号。因此，处理器11000对来自射频收发器12000的信号进行处理，并将处理后的信号存储在非易失性存储器装置16000中。可替换地，处理器11000通过显示器13000显示处理后的信号。射频收发器12000转换从处理器11000输出的信号，并将转换后的信号通过天线输出至外部设备。

输入设备14000是这样的设备，其接收用于控制处理器11000的操作的控制信号或者要由处理器11000处理的数据，并且实现为定点设备(例如，触摸板或计算机鼠标、键区或键盘)。

处理器11000控制显示器13000，使得通过显示器13000显示来自非易失性存储器装置16000的数据、来自射频收发器12000的射频信号或来自输入设备14000的数据。

图19是示意性示出根据本申请的另一实施例的电子设备20000的框图，其包括存储器控制器24000和非易失性存储器装置25000。

参照图19，可以通过数据处理设备来实现电子设备20000，例如个人计算机、平板电脑、上网本、电子阅读器、PDA(个人数字助理)、PMP(便携多媒体播放器)、MP3播放器或MP4播放器。电子设备20000包括非易失性存储器装置25000(例如，闪速存储器装置)以及用于控制非易失性存储器装置25000的操作的存储器控制器24000。

电子设备20000包括处理器21000，其控制电子设备20000的整体操作。由处理器21000对存储器控制器24000进行控制。根据输入设备22000产生的输入信号，处理器21000通过显示器23000显示存储在非易失性存储器装置25000中的数据。例如，输入设备22000实现为定点设备(例如触摸板或计算机鼠标、键区或键盘)。

图20是示意性示出根据本申请的另一实施例的电子设备30000的框图，其包括非易失性存储器装置34000。参照图20，电子设备30000包括卡接口31000、存储器控制器32000和非易失性存储器装置34000(例如，闪速存储器装置)。电子设备30000通过卡接口31000与主机交换数据。

在各示例性实施例中，卡接口31000可以是SD(安全数字)卡接口或MMC(多媒体卡)接口。然而，本申请的范围和精神可以不限于此。卡接口31000根据能够与电子设备30000进行通信的主机的通信协议，允许在主机与存储器控制器32000之间交换数据。

存储器控制器32000控制电子设备30000的整体操作，并且控制卡接口31000与非易失性存储器装置34000之间的数据交换。存储器控制器32000的缓冲存储器33000对在卡接口31000与非易失性存储器装置34000之间传输的数据进行缓冲。

存储器控制器32000通过数据总线DATA和地址总线ADDRESS连接至卡接口31000和非易失性存储器装置34000。在各示例性实施例中，存储器控制器32000通过地址总线ADDRESS从卡接口31000接收要进行读取或写入的数据的地址，并将其发送至非易失性存储器装置34000。

此外，存储器控制器32000通过连接至卡接口31000或非易失性存储器装置34000的数据总线DATA接收或传输要进行读取或写入的数据。非易失性存储器装置34000可以是图1所示的闪速存储器装置。非易失性存储器装置34000可以存储随机数据。

当电子设备30000连接至主机(例如PC、平板PC、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒)时，主机可以通过卡接口31000和存储器控制器32000交换存储在非易失性存储器装置34000中的数据。

图21是示意性示出根据本申请的另一实施例的电子设备的框图，其包括存储器控制器和非易失性存储器装置。

参照图21，电子设备40000包括非易失性存储器装置45000(例如，闪速存储器装置)、用于控制非易失性存储器装置45000的数据处理操作的存储器控制器44000、以及用于控制电子设备40000的整体操作的处理器41000。

非易失性存储器装置45000是图1或图2所示的非易失性存储器装置。电子设备40000的图像传感器42000将光信号转换为数字信号，并且在处理器41000的控制下将经转换的数字信号存储在非易失性存储器装置45000中。另外，在处理器41000的控制下，通过显示器43000显示经转换的数字信号。

图22是示意性示出根据本申请的另一实施例的电子设备60000的框图，其包括存储器控制器61000和非易失性存储器装置62000A、62000B和62000C。参照图22，电子设备60000实现为数据存储器装置(例如固态盘(SSD))。

电子设备60000包括非易失性存储器装置62000A、62000B和62000C以及用于控制非易失性存储器装置62000A、62000B和62000C中的每一个的数据处理操作的存储器控制器61000。

电子设备60000实现为存储器系统或存储器模块。

非易失性存储器装置62000A、62000B和62000C中的每一个是图1或图2所示的非易失性存储器装置。非易失性存储器装置62000A、62000B和62000C中的每一个可以存储随机数据。根据各实施例，在电子设备60000外部或其内部实现存储器控制器61000。

图23是示意性示出包括图22所示的电子设备的数据处理系统进行的框图。参照图22和图23，数据存储装置70000实现为RAID(独立磁盘冗余阵列)系统。数据存储装置70000包括RAID控制器71000和多个存储器系统72000A至72000N(N为自然数)。

存储器系统72000A至72000N构成RAID阵列。数据存储装置70000实现为个人计算机或SSD。

在编程操作期间，RAID控制器71000根据基于从主机输出的RAID级别信息所选取的多个RAID级别中的一个，将来自主机的编程数据输出至存储器系统72000A至72000N中的一个。

在读取操作期间，RAID控制器71000根据基于从主机输出的RAID级别信息所选取的多个RAID级别中的一个，向主机提供从存储器系统72000A至72000N中的一个读取的数据。

如上所述，可以在编程操作时减少发生错误的概率，从而改进数据可靠性。

虽然已经参照各示例性实施例描了述本申请，但是所属技术领域的技术人员应当清楚的是，可以进行许多不同的变化和修改而没有背离本申请的精神和范围。因此，应当理解，上述各实施例不是限制性的，而是示意性的。

Claims (25)

1.一种非易失性存储器装置，其包括在垂直于衬底的方向上堆叠的存储器单元，所述非易失性存储器装置包括：

连接至选中的位线和选中的串选择线的第一存储器单元串；

连接至选中的位线和未选中的串选择线的第二存储器单元串；以及

连接至未选中的位线的第三存储器单元串，

其中，在编程操作的位线设定时段期间，将位线编程电压施加至选中的位线，并将向未选中的串选择线提供的导通电压变为关断电压。

2.根据权利要求1所述的非易失性存储器装置，还包括：

电连接至选中的存储器单元的字线，

其中，在将编程电压施加至所述字线之前，将所述未选中的串选择线的电压放电至地电压。

3.根据权利要求2所述的非易失性存储器装置，其中，在将编程电压施加至所述字线之前，将施加至选中的位线的位线编程电压保持在地电压。

4.根据权利要求1所述的非易失性存储器装置，其中，在位线设定时段期间，将编程禁止电压施加至未选中的位线。

5.根据权利要求1所述的非易失性存储器装置，其中，所述导通电压足以导通连接至未选中的串选择线的串选择晶体管。

6.根据权利要求5所述的非易失性存储器装置，其中，所述导通电压是电源电压。

7.根据权利要求1所述的非易失性存储器装置，其中，所述关断电压足以关断连接至未选中的串选择线的串选择晶体管。

8.根据权利要求7所述的非易失性存储器装置，其中，所述关断电压是地电压。

9.根据权利要求1所述的非易失性存储器装置，其中，所述非易失性存储器装置包括至少一个具有三维结构的闪速存储器，在所述三维结构中在垂直于所述衬底的方向上堆叠各存储器单元。

10.一种非易失性存储器装置的编程方法，所述非易失性存储器装置包括连接至选中的位线和选中的串选择线的第一存储器单元串、连接至选中的位线和未选中的串选择线的第二存储器单元串、以及连接至未选中的位线的第三存储器单元串，所述编程方法包括步骤：

在多个编程循环中的至少一个编程循环内执行编程操作的第一位线设定，其中，在所述第一位线设定期间，将位线编程电压施加至选中的位线，并将向未选中的串选择线提供的导通电压变为关断电压；以及

在所述多个编程循环中的至少一个其他编程循环内执行编程操作的第二位线设定，其中，在编程操作的第二位线设定期间，将预充电电压施加至选中的位线和未选中的位线，将导通电压施加至选中的串选择线和未选中的串选择线，然后将关断电压施加至未选中的串选择线和选中的位线。

11.根据权利要求10所述的编程方法，其中，所述非易失性存储器装置包括电连接至选中的存储器单元的字线，其中，在所述第一位线设定期间，在将编程电压施加至所述字线之前，将未选中的串选择线的电压放电至地电压。

12.根据权利要求11所述的编程方法，其中，在所述第一位线设定期间，在将编程电压施加至所述字线之前，将施加至选中的位线的位线编程电压保持在地电压。

13.根据权利要求11所述的编程方法，其中，在所述第二位线设定期间，在将编程电压施加至所述字线之前，将选中的位线和未选中的位线的电压预充电至编程禁止电压，然后将选中的位线的电压放电至位线编程电压。

14.根据权利要求13所述的编程方法，其中，所述编程禁止电压是电源电压，并且所述位线编程电压是地电压。

15.根据权利要求14所述的编程方法，其中，在所述第二位线设定期间，在未选中的串选择线接地之后，将选中的位线放电至地电压。

16.根据权利要求10所述的编程方法，其中，在执行了所述多个编程循环中的所述至少一个编程循环之后，执行所述多个编程循环中的所述至少一个其他编程循环。

17.根据权利要求10所述的编程方法，其中，在执行了所述多个编程循环中的所述至少一个其他编程循环之后，执行所述多个编程循环中的所述至少一个编程循环。

18.一种非易失性存储器装置的编程方法，所述非易失性存储器装置包括连接至选中的位线和选中的串选择线的第一存储器单元串、连接至选中的位线和未选中的串选择线的第二存储器单元串、以及连接至未选中的位线的第三存储器单元串，所述编程方法包括步骤：

在多个编程循环中的至少一个第一编程循环内执行编程操作的位线设定，

其中，在所述位线设定期间，将位线编程电压施加至选中的位线，并将向未选中的串选择线提供的导通电压变为关断电压。

19.根据权利要求18所述的编程方法，其中，所述非易失性存储器装置包括电连接至选中的存储器单元的字线，其中，在所述位线设定期间，在将编程电压施加至所述字线之前，将未选中的串选择线的电压放电至地电压。

20.根据权利要求19所述的编程方法，其中，在所述位线设定期间，在将编程电压施加至所述字线之前，将施加至选中的位线的位线编程电压保持在地电压。

21.根据权利要求18所述的编程方法，还包括步骤：

在所述多个编程循环中的不同于所述至少一个第一编程循环的至少一个第二编程循环内执行编程操作的第二位线设定，

其中，在所述第二位线设定期间，将导通电压施加至选中的串选择线和未选中的位线，并将关断电压施加至未选中的串选择线和选中的位线。

22.根据权利要求21所述的编程方法，其中，在执行了所述多个编程循环中的所述至少一个第二编程循环之后，执行所述多个编程循环中的所述至少一个第一编程循环。

23.根据权利要求21所述的编程方法，还包括步骤：

在所述多个编程循环中的不同于所述至少一个第一编程循环和所述至少一个第二编程循环的至少一个第三编程循环内执行编程操作的第三位线设定，

其中，在所述第三位线设定期间，将预充电电压施加至选中的位线和未选中的位线，将导通电压施加至选中的串选择线和未选中的串选择线，然后将关断电压施加至未选中的串选择线和选中的位线。

24.根据权利要求23所述的编程方法，其中，在执行了所述多个编程循环中的所述至少一个第二编程循环之后，执行所述多个编程循环中的所述至少一个第一编程循环，然后执行所述至少一个第三编程循环。

25.根据权利要求23所述的编程方法，其中，在执行了所述多个编程循环中的所述至少一个第三编程循环之后，执行所述多个编程循环中的所述至少一个第一编程循环，然后执行所述至少一个第二编程循环。